本發(fā)明的實施例涉及集成電路器件，更具體地，涉及半導(dǎo)體器件及其靜態(tài)隨機存取存儲器單元和制造方法。

背景技術(shù)：

只要存儲器通電，則靜態(tài)隨機存取存儲器(靜態(tài)RAM或SRAM)是以靜態(tài)形式保留數(shù)據(jù)的半導(dǎo)體存儲器。SRAM比更多普通的動態(tài)RAM(DRAM)更快并且更可靠。該術(shù)語靜態(tài)來源于它不需要像DRAM一樣刷新的事實。SRAM用于計算機高速緩存并且用作顯卡上的隨機存取存儲器數(shù)字模擬轉(zhuǎn)換器的部分。

技術(shù)實現(xiàn)要素：

本發(fā)明的實施例提供了一種半導(dǎo)體器件，包括：襯底；第一半導(dǎo)體鰭，設(shè)置在所述襯底上；第二半導(dǎo)體鰭，設(shè)置在所述襯底上并且鄰近所述第一半導(dǎo)體鰭；n-型外延結(jié)構(gòu)，設(shè)置在所述第一半導(dǎo)體鰭上；p-型外延結(jié)構(gòu)，設(shè)置在所述第二半導(dǎo)體鰭上并且與所述n-型外延結(jié)構(gòu)分隔開；以及多個介電鰭側(cè)壁結(jié)構(gòu)，設(shè)置在所述n-型外延結(jié)構(gòu)和所述p-型外延結(jié)構(gòu)的至少一個的相對側(cè)上。

本發(fā)明的另一實施例提供了一種靜態(tài)隨機存取存儲器(SRAM)單元包括：兩個上拉(PU)晶體管、兩個傳輸門(PG)晶體管以及兩個下拉(PD)晶體管，其中，所述上拉晶體管和所述下拉晶體管配置為形成兩個交叉耦合的逆變器，所述傳輸門晶體管電連接至所述交叉耦合的逆變器，并且所述上拉晶體管、所述傳輸門晶體管和所述下拉晶體管的至少一個包括：半導(dǎo)體鰭，包括至少一個凹進部分和至少一個溝道部分；外延結(jié)構(gòu)，設(shè)置在所述半導(dǎo)體鰭的所述凹進部分上；以及多個介電鰭側(cè)壁結(jié)構(gòu)，設(shè)置在所述外延結(jié)構(gòu)的相對側(cè)上。

本發(fā)明的又一實施例提供了一種用于制造半導(dǎo)體器件的方法，所述方法包括：在襯底上形成第一半導(dǎo)體鰭和第二半導(dǎo)體鰭，其中，所述第一半導(dǎo)體鰭鄰近所述第二半導(dǎo)體鰭；在所述第一半導(dǎo)體鰭的至少相對側(cè)上形成多個介電鰭側(cè)壁結(jié)構(gòu)；使所述第一半導(dǎo)體鰭凹進；在凹進的第一半導(dǎo)體鰭上形成第一外延結(jié)構(gòu)；使所述第二半導(dǎo)體鰭凹進；以及在凹進的第二半導(dǎo)體鰭上形成第二外延結(jié)構(gòu)，其中，所述第一外延結(jié)構(gòu)和所述第二外延結(jié)構(gòu)是不同的類型。

附圖說明

當(dāng)結(jié)合附圖進行閱讀時，從以下詳細描述可最佳理解本發(fā)明的各個方面。應(yīng)該指出，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1是六晶體管(6T)的SRAM單元的電路圖。

圖2A至圖6A是根據(jù)本發(fā)明的一些實施例的處于各個階段的用于制造SRAM器件的方法的頂視圖。

圖2B至圖6B是圖2A至圖6A的區(qū)B的立體圖。

具體實施方式

以下公開內(nèi)容提供了許多用于實現(xiàn)所提供主題的不同特征的不同實施例或?qū)嵗?。下面描述了組件和布置的具體實例以簡化本發(fā)明。當(dāng)然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實例。此外，本發(fā)明可在各個實施例中重復(fù)參考標(biāo)號和/或字符。該重復(fù)是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關(guān)系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空間相對術(shù)語，以描述如圖所示的一個元件或部件與另一個(或另一些)原件或部件的關(guān)系。除了圖中所示的方位外，空間相對術(shù)語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作出相應(yīng)的解釋。

本發(fā)明將參照特定的上下文中的實施例進行描述，靜態(tài)隨機存取存儲器(SRAM)由鰭式場效應(yīng)晶體管(FinFET)形成。然而，本發(fā)明的實施例也可以應(yīng)用于各種半導(dǎo)體器件。將參照附圖詳細地說明各個實施例。

靜態(tài)隨機存取存儲器(SRAM)是一種類型的易失性半導(dǎo)體存儲器，該存儲器使用雙穩(wěn)態(tài)自鎖電路以儲存每個位。SRAM中的每個位儲存在形成兩個交叉耦合的逆變器的四個晶體管(PU-1、PU-2、PD-1和PD-2)上。這種存儲器單元具有用于表示0和1的兩個穩(wěn)定狀態(tài)。兩個附加存取晶體管(PG-1和PG-2)電連接至兩個交叉耦合的逆變器并且在讀取和寫入操作期間用以控制對存儲單元的存取。

圖1是六晶體管(6T)SRAM單元的電路圖。SRAM單元100包括由上拉晶體管PU-1和下拉晶體管PD-1形成的第一逆變器102。SRAM單元100還包括由上拉晶體管PU-2和下拉晶體管PD-2形成的第二逆變器104。此外，第一逆變器102和第二逆變器104耦合在電壓總線Vdd和接地電位Vss之間。在一些實施例中，上拉晶體管PU-1和PU-2可以是p-型晶體管而下拉晶體管PD-1和PD-2可以是n-型晶體管，并且本發(fā)明要求的范圍不限于這個方面。

在圖1中，第一逆變器102和第二逆變器104是交叉耦合的。也就是說，第一逆變器102的輸入連接至第二逆變器104的輸出。同樣地，第二逆變器104的輸入連接至第一逆變器102的輸出。第一逆變器102的輸出稱為存儲節(jié)點103。同樣地，第二逆變器104的輸出稱為存儲節(jié)點105。在正常的操作模式中，存儲節(jié)點103與存儲節(jié)點105的邏輯狀態(tài)相反。通過采用兩個交叉耦合的逆變器，SRAM單元100可以使用鎖存結(jié)構(gòu)保持數(shù)據(jù)從而使得只要通過Vdd提供電力，沒有施加更新周期，將不會丟失存儲的數(shù)據(jù)。

在使用6T SRAM單元的SRAM器件中，該單元布置為行和列。SRAM陣列的列由位線對形成，即第一位線BL和第二位線BLB。SRAM器件的單元設(shè)置在相應(yīng)的位線對之間。如圖1所示，SRAM單元100放置在位線BL和位線BLB之間。

在圖1中，SRAM單元100還包括連接在位線BL和第一逆變器102的輸出103之間的第一傳輸門晶體管PG-1。SRAM單元100還包括連接在位線BLB和第二逆變器104的輸出105之間的第二傳輸門晶體管PG-2。第一傳輸門晶體管PG-1和第二傳輸門晶體管PG-2的柵極連接至字線WL，該字線連接位于SRAM陣列的行中的SRAM單元。

在操作中，如果傳輸門晶體管PG-1和PG-2是不活動的，則只要通過Vdd提供電力，SRAM單元100將無限期地保持存儲節(jié)點103和105處的補償值。這是因為一對交叉耦合逆變器的每個逆變器驅(qū)動著另一個的輸入，因而保持了存儲節(jié)點處的電壓。這種情況將保持穩(wěn)定直至SRAM斷電或?qū)嵤└淖兇鎯?jié)點處的存儲數(shù)據(jù)的寫入周期。

在圖1的電路圖中，上拉晶體管PU-1、PU-2是p-型晶體管。下拉晶體管PD-1、PD-2和傳輸門晶體管PG-1、PG-2是n-型晶體管。根據(jù)各個實施例，上拉晶體管PU-1、PU-2、下拉晶體管PD-1、PD-2和傳輸門晶體管PG-1、PG-2由FinFET實現(xiàn)。

圖1中的SRAM單元100的結(jié)構(gòu)將在6T-SRAM的上下文中描述。然而，本領(lǐng)域中的技術(shù)人員應(yīng)該明白，此處描述的各個實施例的部件可以用于形成諸如8T-SRAM存儲器器件的其它類型的器件，或諸如標(biāo)準(zhǔn)單元、柵控二極管或ESD(靜電放電)器件的存儲器器件而不是SRAM。此外，本發(fā)明的實施例可以用作獨立存儲器器件、與其它集成電路集成的存儲器器件等。

圖2A至圖6A是根據(jù)本發(fā)明的一些實施例的處于各個階段的用于制造SRAM器件的方法的頂視圖，并且圖2B至圖6B是圖2A至圖6A的區(qū)B的立體圖。在圖2A至圖6A中，示出了包括四個SRAM單元200a、200b、200c和200d的SRAM器件。然而，在一些其它實施例中，SRAM器件中的SRAM單元200a、200b、200c和200d的數(shù)量不限于這個方面。參照圖2A和圖2B。提供襯底210。在一些實施例中，例如，襯底210可以是半導(dǎo)體材料并且可以包括包含分級層或埋氧層的已知結(jié)構(gòu)。在一些實施例中，襯底210包括可以是未摻雜或摻雜(例如，p-型、n-型或它們的組合)的塊狀硅?？梢允褂眠m用于半導(dǎo)體器件形成的其它材料。諸如鍺、石英、藍寶石和玻璃的其它材料可以可選地用于襯底210?？蛇x地，硅襯底210可以是絕緣體上半導(dǎo)體(SOI)襯底的有源層或諸如在塊狀硅層上形成的硅鍺層的多層結(jié)構(gòu)。

在襯底210中形成多個p-阱區(qū)域212和多個n-阱區(qū)域216。在兩個p-阱區(qū)域212之間形成一個n-阱區(qū)域216。P-阱區(qū)域212注入有諸如硼離子的P型摻雜劑材料，并且n-阱區(qū)域216注入有諸如砷離子的N型摻雜劑材料。在p-阱區(qū)域212的注入期間，n-阱區(qū)域216覆蓋有掩模(諸如光刻膠)，并且在n-阱區(qū)域216的注入期間，p-阱區(qū)域212覆蓋有掩模(諸如光刻膠)。

在襯底210上形成多個半導(dǎo)體鰭222、224、226和228。更具體地，在p-阱區(qū)域212上形成半導(dǎo)體鰭222和226，并且在n-阱區(qū)域216上形成半導(dǎo)體鰭224和228。半導(dǎo)體鰭222鄰近半導(dǎo)體鰭224，并且半導(dǎo)體鰭226鄰近半導(dǎo)體鰭228。在一些實施例中，半導(dǎo)體鰭222、224、226和228包括硅。應(yīng)該注意，圖2A中的半導(dǎo)體鰭222、224、226和228的數(shù)量是說明性的并且不應(yīng)限制本發(fā)明所要求的范圍。本領(lǐng)域中的普通技術(shù)人員可以根據(jù)實際情況選擇用于半導(dǎo)體鰭222、224、226和228的合適的數(shù)量。

例如，可以通過使用光刻技術(shù)圖案化和蝕刻襯底210來形成半導(dǎo)體鰭222、224、226和228。在一些實施例中，在襯底210上方沉積光刻膠材料層(未示出)。根據(jù)期望的圖案(這種情況下為半導(dǎo)體鰭222、224、226和228)輻照(曝光)光刻膠材料層并且顯影以去除部分光刻膠材料。剩余的光刻膠材料保護下面的材料免受隨后工藝步驟(諸如蝕刻)的影響。應(yīng)該注意，諸如氧化物或氮化硅掩模的其它掩模也可以用在蝕刻工藝中。

參照圖3A和圖3B。去除部分半導(dǎo)體鰭224和228。例如，包含用于半導(dǎo)體鰭224和228的圖案的光掩模(未示出)用于保護保留的部分半導(dǎo)體鰭224和228。之后，同時蝕刻半導(dǎo)體鰭224和228的暴露的部分。

隨后，在襯底210上形成多個隔離結(jié)構(gòu)230。在半導(dǎo)體鰭222、224、226和228的周圍用作淺溝槽隔離(STI)的隔離結(jié)構(gòu)230可以使用四乙基原硅酸(TEOS)和氧氣作為前體通過化學(xué)汽相沉積(CVD)技術(shù)形成。在一些其它實施例中，可以通過向襯底210注入諸如氧、氮、碳等的離子形成隔離結(jié)構(gòu)230。在又一些其他實施例中，隔離結(jié)構(gòu)230是SOI晶圓的絕緣層。

參照圖4A和圖4B。在部分半導(dǎo)體鰭222、224、226和228上形成多個柵極堆疊件242、244、246和248并且暴露另一部分的半導(dǎo)體鰭222、224、226和228。更具體地，在一些實施例中，柵極堆疊件242形成在部分半導(dǎo)體222、224上并且還形成在部分半導(dǎo)體鰭228上；在一些實施例中，柵極堆疊件244形成在部分半導(dǎo)體鰭226和228上并且還形成在部分半導(dǎo)體鰭224上；柵極堆疊件246形成在部分半導(dǎo)體鰭222上并且柵極堆疊件248形成在部分半導(dǎo)體鰭226上。

如圖4B所示，柵極堆疊件242、244、246和248的至少一個包括柵極絕緣層240a和柵電極層240b。柵極絕緣層240a設(shè)置在柵電極層240b和襯底210之間，并且形成在半導(dǎo)體鰭222、224、226和228上。例如，防止電子消耗的柵極絕緣層240a可以包括諸如金屬氧化物、金屬氮化物、金屬硅酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅酸鹽、金屬氮氧化物、金屬鋁酸鹽、硅酸鋯、鋁酸鋯或它們的組合的高k介電材料。一些實施例可以包括氧化鉿(HfO₂)、氧化鉿硅(HfSiO)、氮氧化鉿硅(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鑭(LaO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta₂O₅)、氧化釔(Y₂O₃)、鈦酸鍶(SrTiO₃,STO)、鈦酸鋇(BaTiO3,BTO)、氧化鋇鋯(BaZrO)、氧化鉿鑭(HfLaO)、氧化鑭硅(LaSiO)、氧化鋁硅(AlSiO)、氧化鋁(Al₂O₃)、氮化硅(Si₃N₄)、氮氧化硅(SiON)和它們的組合。柵極絕緣層240a可以具有諸如一層氧化硅(例如，界面層)和另一層高k材料的多層結(jié)構(gòu)。

可以使用化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、熱氧化、臭氧氧化、其它合適的工藝或它們的組合形成柵極絕緣層240a。柵電極層240b形成在襯底210上方以覆蓋柵極絕緣層240a和部分半導(dǎo)體鰭222、224、226和228。在一些實施例中，柵電極層240b包括諸如多晶硅、非晶硅等的半導(dǎo)體材料。柵電極層240b可以是摻雜或未摻雜沉積的。例如，在一些實施例中，柵電極層240b包括通過低壓化學(xué)汽相沉積(LPCVD)未摻雜沉積的多晶硅。例如，也可以通過原位摻雜的多晶硅的爐沉積來沉積多晶硅?？蛇x地，柵電極層240b可以包括多晶硅金屬合金或包括諸如鎢(W)、鎳(Ni)、鋁(Al)、鉭(Ta)、鈦(Ti)或它們的任何組合的金屬的金屬柵極。

在圖4B中，在襯底210上方并且沿著柵極堆疊件242、244、246和248的側(cè)面形成多個柵極間隔件250。為清楚起見，在圖4B中示出了柵極間隔件250并且在圖4A中省略。在一些實施例中，柵極間隔件250可以包括氧化硅、氮化硅、氮氧化硅或其它合適的材料。柵極間隔件250可以包括單層或多層結(jié)構(gòu)?？梢酝ㄟ^CVD、PVD、ALD或其它合適的技術(shù)形成柵極間隔件250的毯狀層。之后，對毯狀層實施各向異性蝕刻以在柵極間隔件242、244、246和248的兩側(cè)上形成一對柵極間隔件250。在一些實施例中，柵極間隔件250用于偏移隨后形成的摻雜區(qū)域(諸如源極/漏極區(qū)域)。柵極間隔件250還可以用于設(shè)計或修改源極/漏極區(qū)域(結(jié))的輪廓。

在半導(dǎo)體鰭222、224、226和228的相對側(cè)上形成多個介電鰭側(cè)壁結(jié)構(gòu)260。沿著半導(dǎo)體鰭222、224、226和228形成介電鰭側(cè)壁結(jié)構(gòu)260。介電鰭側(cè)壁結(jié)構(gòu)260可以包括諸如氧化硅的介電材料?？蛇x地，介電鰭側(cè)壁結(jié)構(gòu)260可以包括氮化硅、SiC、SiON或它們的組合。用于介電鰭結(jié)構(gòu)260的形成方法可以包括在半導(dǎo)體鰭222、224、226和228上方沉積介電材料，以及之后各向異性回蝕刻介電材料?；匚g刻工藝可以包括多步蝕刻以獲得蝕刻選擇性、靈活性和期望的過蝕刻控制。

在一些實施例中，可以用相同的制造工藝形成柵極間隔件250和介電鰭側(cè)壁結(jié)構(gòu)260。例如，可以通過CVD、PVD、ALD或其它合適的技術(shù)形成介電層的毯狀層以覆蓋柵極堆疊件242、244、246和248以及半導(dǎo)體鰭222、224、226和228。之后，對毯狀層實施蝕刻工藝以在柵極堆疊件242、244、246和248的相對側(cè)上形成柵極間隔件250并且在半導(dǎo)體鰭222、224、226和228的相對側(cè)上形成介電鰭側(cè)壁結(jié)構(gòu)260。然而，在一些其它實施例中，可以在不同制造工藝中形成柵極間隔件250和介電鰭側(cè)壁結(jié)構(gòu)260。

在圖4A中，半導(dǎo)體鰭222和柵極堆疊件242形成下拉晶體管PD-1，并且半導(dǎo)體鰭224和柵極堆疊件242形成上拉晶體管PU-1。換句話說，下拉晶體管PD-1和上拉晶體管PU-1共用柵極堆疊件242。半導(dǎo)體鰭226和柵極堆疊件244形成另一下拉晶體管PD-2，并且半導(dǎo)體鰭228和柵極堆疊件244形成另一上拉晶體管PU-2。換句話說，下拉晶體管PD-2和上拉晶體管PU-2共用柵極堆疊件244。此外，半導(dǎo)體鰭222和柵極堆疊件246形成傳輸門晶體管PG-1。換句話說，傳輸門晶體管PG-1和下拉晶體管PD-1共用半導(dǎo)體鰭222。半導(dǎo)體鰭226和柵極堆疊件248形成另一傳輸門晶體管PG-2。換句話說，傳輸門晶體管PG-2和下拉晶體管PD-2共用半導(dǎo)體鰭226。因此，SRAM單元200a是六晶體管(6T)SRAM。然而，本領(lǐng)域中的普通技術(shù)人員應(yīng)該明白，此處描述的各個實施例的部件可以用于形成其它類型的器件(諸如8T-SRAM存儲器器件)。

在一些實施例中，半導(dǎo)體鰭222的數(shù)量可以是復(fù)數(shù)，和/或半導(dǎo)體鰭226的數(shù)量可以是復(fù)數(shù)。因此，下拉晶體管PD-1、PD-2以及傳輸門晶體管PG-1、PG-2的每個晶體管具有多個半導(dǎo)體鰭，并且上拉晶體管PU-1和PU-2的每個晶體管具有一個半導(dǎo)體鰭，并且本發(fā)明要求的范圍不限于這個方面。

在圖4A中，當(dāng)SRAM單元200a～200d布置在一起時，形成陣列(此處的SRAM器件)，可以翻轉(zhuǎn)或旋轉(zhuǎn)單元布局以使更高的封裝密度成為可能。通常通過繞單元邊界或軸翻轉(zhuǎn)單元并且將翻轉(zhuǎn)的單元鄰近原始單元放置，可以結(jié)合普通節(jié)點和連接點以增加封裝密度。例如，SRAM單元200a～200d是鏡像并且為彼此旋轉(zhuǎn)的圖像。具體地，SRAM單元200a和200b是關(guān)于Y軸的鏡像，正如SRAM單元200c和200d。SRAM單元200a和200c是關(guān)于X軸的鏡像，正如SRAM單元200b和200d。此外，對角SRAM單元(SRAM單元200a和200d；SRAM單元200b和200c)為彼此旋轉(zhuǎn)180度的圖像。

參照圖5A和圖5B，部分地去除(或部分地凹進)由柵極堆疊件242、244、246和248以及柵極間隔件250暴露的部分半導(dǎo)體鰭222、224、226和228以在半導(dǎo)體鰭222、224、226和228中形成凹槽R。在圖5A和圖5B中，凹槽R形成有介電鰭側(cè)壁結(jié)構(gòu)260作為它的上部。在一些實施例中，凹槽R的側(cè)壁基本垂直和彼此平行。在一些其它實施例中，凹槽R形成有非垂直平行的輪廓。

在圖5B中，半導(dǎo)體鰭222包括至少一個凹進部分222r和至少一個溝道部分222c。凹槽R形成在凹進部分222r上，并且柵極堆疊件242覆蓋溝道部分222c。半導(dǎo)體鰭224包括至少一個凹進部分224r和至少一個溝道部分224c。凹槽R形成在凹進部分224r上并且柵極堆疊件242覆蓋溝道部分224c。同樣，半導(dǎo)體鰭226和228(見圖4A)分別包括至少一個凹進部分和至少一個溝道部分(未示出)。由于半導(dǎo)體鰭226和228的凹進部分和溝道部分具有類似于凹進部分222r和224r以及溝道部分222c和224c的配置，并且因此此處不再重復(fù)這方面的描述。

至少一個介電鰭側(cè)壁結(jié)構(gòu)260具有高度H1，并且半導(dǎo)體鰭222、224、226和228的至少一個具有突出于隔離結(jié)構(gòu)230的高度H2(即，溝道部分222c、224c)。高度H1低于高度H2。在一些實施例中，高度H1和高度H2滿足條件：0.1≤(H1/H2)≤0.5，并且本發(fā)明要求的范圍不限于這個方面。例如，可以通過蝕刻調(diào)整介電鰭側(cè)壁結(jié)構(gòu)260的高度H1以調(diào)節(jié)在其上形成的外延結(jié)構(gòu)272和276(見圖6A和6B)的輪廓。

凹進工藝可以包括干蝕刻工藝、濕蝕刻工藝和/或它們的組合。凹進工藝也可以包括選擇性濕蝕刻或選擇性干蝕刻。濕蝕刻溶液包括四甲基氫氧化銨(TMAH)、HF/HNO₃/CH₃COOH溶液或其它合適的溶液。干蝕刻工藝和濕蝕刻工藝具有可以調(diào)整的蝕刻參數(shù)，諸如使用的蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、電源功率、RF偏置電壓、RF偏置功率、蝕刻流量和其它合適的參數(shù)。例如，濕蝕刻溶液可以包括NH₄OH、KOH(氫氧化鉀)、HF(氫氟酸)、TMAH(四甲基氫氧化銨)、其它合適的濕蝕刻溶液或它們的組合。干蝕刻工藝包括使用氯基化學(xué)物的偏置等離子體蝕刻工藝。其它干蝕刻劑氣體包括CF₄、NF₃、SF₆和He。也可以使用諸如DRIE(深反應(yīng)離子蝕刻)的機制實施各向異性干蝕刻。

參照圖6A和圖6B，在半導(dǎo)體鰭222和226(見圖4A)的凹槽R中分別形成多個外延結(jié)構(gòu)272，并且在半導(dǎo)體鰭224和228(見圖4A)的凹槽R中分別形成多個外延結(jié)構(gòu)276。外延結(jié)構(gòu)272與鄰近的外延結(jié)構(gòu)276分隔開。外延結(jié)構(gòu)272和276突出于凹槽R。外延結(jié)構(gòu)272可以是n-型外延結(jié)構(gòu)，并且外延結(jié)構(gòu)276可以是p-型外延結(jié)構(gòu)。外延結(jié)構(gòu)272和276可以使用一個或多個外延或外延的(epi)工藝形成，從而使得可以在半導(dǎo)體鰭222、224、226和228上以結(jié)晶狀態(tài)形成Si部件、SiGe部件和/或其它合適的部件。在一些實施例中，外延結(jié)構(gòu)272和276的晶格常數(shù)不同于半導(dǎo)體鰭222、224、226和228的晶格常數(shù)，并且外延結(jié)構(gòu)272和276是應(yīng)變的或受到應(yīng)力的以使能夠增加SRAM器件的載流子遷移率和增強器件性能。外延結(jié)構(gòu)272和276可以包括諸如鍺(Ge)或硅(Si)的半導(dǎo)體材料；或諸如砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)、硅鍺(SiGe)、碳化硅(SiC)或磷砷化鎵(GaAsP)的化合物半導(dǎo)體材料。

在一些實施例中，在不同的外延工藝中形成外延結(jié)構(gòu)272和276。外延結(jié)構(gòu)272可以包括SiP、SiC、SiPC、Si、III-V族化合物半導(dǎo)體材料或它們的組合，并且外延結(jié)構(gòu)276可以包括SiGe、SiGeC、Ge、Si、III-V族化合物半導(dǎo)體材料或它們的組合。在外延結(jié)構(gòu)272的形成期間，隨著外延的進行，可以摻雜諸如磷或砷的n-型雜質(zhì)。例如，當(dāng)外延結(jié)構(gòu)272包括SiC或Si時，摻雜n-型雜質(zhì)。此外，在外延結(jié)構(gòu)276的形成期間，隨著外延的進行，可以摻雜諸如硼或BF₂的p-型雜質(zhì)。例如，當(dāng)外延結(jié)構(gòu)276包括SiGe時，摻雜p-型雜質(zhì)。外延工藝包括CVD沉積技術(shù)(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其它合適的工藝。外延工藝可以使用氣體和/或液體前體，該前體與半導(dǎo)體鰭222、224、226和228的組分(例如，硅)反應(yīng)。因此，可以獲得應(yīng)變的溝道以增加載流子遷移率并且增強器件性能。外延結(jié)構(gòu)272和276可以是原位摻雜的。如果外延結(jié)構(gòu)272和276不是原位摻雜的，實施第二注入工藝(即，結(jié)注入工藝)以摻雜外延結(jié)構(gòu)272和276?？梢詫嵤┮粋€或多個退火工藝以激活外延結(jié)構(gòu)272和276。該退火工藝包括快速熱退火(RTA)和/或激光退火工藝。

在一些實施例中，外延結(jié)構(gòu)272具有頂部272a以及設(shè)置在頂部272a和襯底210之間的主體部分272b。頂部272a具有寬度W1，并且主體部分270b具有短于寬度W1的寬度W2。半導(dǎo)體鰭222和226的至少一個具有與寬度W2基本相同的寬度W3。介電鰭側(cè)壁結(jié)構(gòu)260設(shè)置在外延結(jié)構(gòu)272的主體部分272b的相對側(cè)上，并且外延結(jié)構(gòu)272的頂部272a設(shè)置在介電鰭側(cè)壁結(jié)構(gòu)260上。

此外，外延結(jié)構(gòu)276具有頂部276a以及設(shè)置在頂部276a和襯底210之間的主體部分276b。頂部276a具有寬度W4，并且主體部分276b具有短于寬度W4的寬度W5。半導(dǎo)體鰭222和226的至少一個具有與寬度W5基本相同的寬度W6。介電鰭側(cè)壁結(jié)構(gòu)260設(shè)置在外延結(jié)構(gòu)276的主體部分276b的相對側(cè)上，并且外延結(jié)構(gòu)276的頂部276a設(shè)置在介電鰭側(cè)壁結(jié)構(gòu)260上。

在一些實施例中，外延結(jié)構(gòu)272和276具有不同的形狀。外延結(jié)構(gòu)272的頂部272a可以具有存在于介電鰭側(cè)壁結(jié)構(gòu)260之上的至少一個基本小平面，并且外延結(jié)構(gòu)276的頂部276a可以具有存在于介電鰭側(cè)壁結(jié)構(gòu)260之上的至少一個非小平(或圓)面，并且，本發(fā)明要求的范圍不限于這個方面。

在圖6A中，半導(dǎo)體鰭222(見圖4A)、在半導(dǎo)體鰭222上形成的外延結(jié)構(gòu)272、在外延結(jié)構(gòu)272的相對側(cè)上形成的介電鰭側(cè)壁結(jié)構(gòu)260以及柵極堆疊件242一起形成了下拉晶體管PD-1，其中，半導(dǎo)體鰭222和外延結(jié)構(gòu)272用作下拉晶體管PD-1的源極/漏極。半導(dǎo)體鰭224(見圖4A)、在半導(dǎo)體鰭224上形成的外延結(jié)構(gòu)276、在外延結(jié)構(gòu)276的相對側(cè)上形成的介電鰭側(cè)壁結(jié)構(gòu)260以及柵極堆疊件242一起形成了上拉晶體管PU-1，其中，半導(dǎo)體鰭224和外延結(jié)構(gòu)276用作上拉晶體管PU-1的源極/漏極。半導(dǎo)體鰭226(見圖4A)、在半導(dǎo)體鰭226上形成的外延結(jié)構(gòu)272、在外延結(jié)構(gòu)272的相對側(cè)上形成的介電鰭側(cè)壁結(jié)構(gòu)260以及柵極堆疊件244一起形成了下拉晶體管PD-2，其中，半導(dǎo)體鰭226和外延結(jié)構(gòu)272用作下拉晶體管PD-2的源極/漏極。半導(dǎo)體鰭228(見圖4A)、在半導(dǎo)體鰭228上形成的外延結(jié)構(gòu)276、在外延結(jié)構(gòu)276的相對側(cè)上形成的介電鰭結(jié)構(gòu)260以及柵極堆疊件244一起形成了上拉晶體管PU-2，其中，半導(dǎo)體鰭228和外延結(jié)構(gòu)276用作上拉晶體管PU-2的源極/漏極。半導(dǎo)體鰭222、在半導(dǎo)體鰭222上形成的外延結(jié)構(gòu)272、在外延結(jié)構(gòu)272的相對側(cè)上形成的介電鰭側(cè)壁結(jié)構(gòu)260以及柵極堆疊件246一起形成了傳輸門晶體管PG-1，其中，半導(dǎo)體鰭222和外延結(jié)構(gòu)272用作傳輸門晶體管PG-1的源極/漏極。半導(dǎo)體鰭226、在半導(dǎo)體鰭226上形成的外延結(jié)構(gòu)272、在外延結(jié)構(gòu)272的相對側(cè)上形成的介電鰭側(cè)壁結(jié)構(gòu)260以及柵極堆疊件248一起形成了傳輸門晶體管PG-2，其中，半導(dǎo)體鰭226和外延結(jié)構(gòu)272用作傳輸門晶體管PG-2的源極/漏極。因此，SRAM單元200a是六晶體管(6T)SRAM。然而，本領(lǐng)域中普通技術(shù)人員應(yīng)該理解，此處描述的各個實施例的部件可以用于形成其它類型的器件(諸如，8T-SRAM存儲器器件)。

根據(jù)上述實施例，由于介電鰭側(cè)壁結(jié)構(gòu)設(shè)置在至少一個半導(dǎo)體鰭的相對側(cè)上，因此可以通過介電鰭側(cè)壁結(jié)構(gòu)調(diào)整外延結(jié)構(gòu)的形成。更具體地，外延結(jié)構(gòu)的外延生長縱向和橫向延伸。橫向外延生長將擴大外延結(jié)構(gòu)的尺寸并且將它們之間的間隔變窄。然而，介電鰭側(cè)壁結(jié)構(gòu)可以抑制外延結(jié)構(gòu)的橫向外延生長，從而使得它們之間的間隔可以減小以防止外延結(jié)構(gòu)合并在一起。因此，可以改進SRAM器件的性能。

根據(jù)一些實施例，半導(dǎo)體器件包括襯底、第一半導(dǎo)體鰭、第二半導(dǎo)體鰭、n-型外延結(jié)構(gòu)、p-型外延結(jié)構(gòu)以及多個介電鰭側(cè)壁結(jié)構(gòu)。第一半導(dǎo)體鰭設(shè)置在襯底上。第二半導(dǎo)體鰭設(shè)置在襯底上并且鄰近第一半導(dǎo)體鰭。n-型外延結(jié)構(gòu)設(shè)置在第一半導(dǎo)體鰭上。p-型外延結(jié)構(gòu)設(shè)置在第二半導(dǎo)體鰭上并且與n-型外延結(jié)構(gòu)分隔開。介電鰭側(cè)壁結(jié)構(gòu)設(shè)置在n-型外延結(jié)構(gòu)和p-型外延結(jié)構(gòu)的至少一個的相對側(cè)上。

在上述半導(dǎo)體器件中，其中，所述介電鰭側(cè)壁結(jié)構(gòu)設(shè)置在所述n-型外延結(jié)構(gòu)的相對側(cè)上，并且所述n-型外延結(jié)構(gòu)包括：頂部，具有第一寬度；以及主體部分，設(shè)置在所述頂部和所述第一半導(dǎo)體鰭之間并且具有短于所述第一寬度的第二寬度，其中，所述介電鰭側(cè)壁結(jié)構(gòu)設(shè)置在所述n-型外延結(jié)構(gòu)的所述主體部分的相對側(cè)上，并且所述n-型外延結(jié)構(gòu)的所述頂部設(shè)置在所述介電鰭側(cè)壁結(jié)構(gòu)上。

在上述半導(dǎo)體器件中，其中，所述介電鰭側(cè)壁結(jié)構(gòu)設(shè)置在所述n-型外延結(jié)構(gòu)的相對側(cè)上，并且所述n-型外延結(jié)構(gòu)包括：頂部，具有第一寬度；以及主體部分，設(shè)置在所述頂部和所述第一半導(dǎo)體鰭之間并且具有短于所述第一寬度的第二寬度，其中，所述介電鰭側(cè)壁結(jié)構(gòu)設(shè)置在所述n-型外延結(jié)構(gòu)的所述主體部分的相對側(cè)上，并且所述n-型外延結(jié)構(gòu)的所述頂部設(shè)置在所述介電鰭側(cè)壁結(jié)構(gòu)上，所述第一半導(dǎo)體鰭具有第三寬度，所述第三寬度與所述n-型外延結(jié)構(gòu)的所述主體部分的所述第二寬度相同。

在上述半導(dǎo)體器件中，其中，所述介電鰭側(cè)壁結(jié)構(gòu)設(shè)置在所述n-型外延結(jié)構(gòu)的相對側(cè)上，并且所述n-型外延結(jié)構(gòu)包括：頂部，具有第一寬度；以及主體部分，設(shè)置在所述頂部和所述第一半導(dǎo)體鰭之間并且具有短于所述第一寬度的第二寬度，其中，所述介電鰭側(cè)壁結(jié)構(gòu)設(shè)置在所述n-型外延結(jié)構(gòu)的所述主體部分的相對側(cè)上，并且所述n-型外延結(jié)構(gòu)的所述頂部設(shè)置在所述介電鰭側(cè)壁結(jié)構(gòu)上，所述n-型外延結(jié)構(gòu)的所述頂部具有至少一個非小平面。

在上述半導(dǎo)體器件中，其中，所述介電鰭側(cè)壁結(jié)構(gòu)設(shè)置在所述p-型外延結(jié)構(gòu)的相對側(cè)上，并且所述p-型外延結(jié)構(gòu)包括：頂部，具有第四寬度；以及主體部分，設(shè)置在所述頂部和所述第二半導(dǎo)體鰭之間并且具有短于所述第四寬度的第五寬度，其中，所述介電鰭側(cè)壁結(jié)構(gòu)設(shè)置在所述p-型外延結(jié)構(gòu)的所述主體部分的相對側(cè)上，并且所述p-型外延結(jié)構(gòu)的所述頂部設(shè)置在所述介電鰭側(cè)壁結(jié)構(gòu)上。

在上述半導(dǎo)體器件中，其中，所述介電鰭側(cè)壁結(jié)構(gòu)設(shè)置在所述p-型外延結(jié)構(gòu)的相對側(cè)上，并且所述p-型外延結(jié)構(gòu)包括：頂部，具有第四寬度；以及主體部分，設(shè)置在所述頂部和所述第二半導(dǎo)體鰭之間并且具有短于所述第四寬度的第五寬度，其中，所述介電鰭側(cè)壁結(jié)構(gòu)設(shè)置在所述p-型外延結(jié)構(gòu)的所述主體部分的相對側(cè)上，并且所述p-型外延結(jié)構(gòu)的所述頂部設(shè)置在所述介電鰭側(cè)壁結(jié)構(gòu)上，所述第二半導(dǎo)體鰭具有第六寬度，所述第六寬度與所述p-型外延結(jié)構(gòu)的所述主體部分的所述第五寬度相同。

在上述半導(dǎo)體器件中，其中，所述介電鰭側(cè)壁結(jié)構(gòu)設(shè)置在所述p-型外延結(jié)構(gòu)的相對側(cè)上，并且所述p-型外延結(jié)構(gòu)包括：頂部，具有第四寬度；以及主體部分，設(shè)置在所述頂部和所述第二半導(dǎo)體鰭之間并且具有短于所述第四寬度的第五寬度，其中，所述介電鰭側(cè)壁結(jié)構(gòu)設(shè)置在所述p-型外延結(jié)構(gòu)的所述主體部分的相對側(cè)上，并且所述p-型外延結(jié)構(gòu)的所述頂部設(shè)置在所述介電鰭側(cè)壁結(jié)構(gòu)上，所述p-型外延結(jié)構(gòu)的所述頂部具有至少一個小平面。

在上述半導(dǎo)體器件中，其中，所述介電鰭側(cè)壁結(jié)構(gòu)設(shè)置在所述n-型外延結(jié)構(gòu)的相對側(cè)上和所述p-型外延結(jié)構(gòu)的相對側(cè)上。

根據(jù)一些實施例，靜態(tài)隨機存取存儲器(SRAM)單元包括兩個上拉(PU)晶體管、兩個傳輸門(PG)晶體管和兩個下拉(PD)晶體管。PU晶體管和PD晶體管配置為形成兩個交叉耦合的逆變器。PG晶體管電連接至交叉耦合的逆變器。PU晶體管、PG晶體管和PD晶體管的至少一個包括半導(dǎo)體鰭、外延結(jié)構(gòu)以及多個介電鰭側(cè)壁結(jié)構(gòu)。半導(dǎo)體鰭包括至少一個凹進部分和至少一個溝道部分。外延結(jié)構(gòu)設(shè)置在半導(dǎo)體鰭的凹進部分上。介電鰭側(cè)壁結(jié)構(gòu)設(shè)置在外延結(jié)構(gòu)的相對側(cè)上。

在上述SRAM單元中，其中，所述外延結(jié)構(gòu)包括：頂部，具有第一寬度；以及主體部分，設(shè)置在所述頂部和所述半導(dǎo)體鰭之間并且具有短于所述第一寬度的第二寬度，其中，所述介電鰭側(cè)壁結(jié)構(gòu)設(shè)置在所述外延結(jié)構(gòu)的所述主體部分的相對側(cè)上，并且所述外延結(jié)構(gòu)的所述頂部設(shè)置在所述介電鰭側(cè)壁結(jié)構(gòu)上。

在上述SRAM單元中，其中，所述外延結(jié)構(gòu)包括：頂部，具有第一寬度；以及主體部分，設(shè)置在所述頂部和所述半導(dǎo)體鰭之間并且具有短于所述第一寬度的第二寬度，其中，所述介電鰭側(cè)壁結(jié)構(gòu)設(shè)置在所述外延結(jié)構(gòu)的所述主體部分的相對側(cè)上，并且所述外延結(jié)構(gòu)的所述頂部設(shè)置在所述介電鰭側(cè)壁結(jié)構(gòu)上，其中，所述半導(dǎo)體鰭具有第三寬度，所述第三寬度與所述外延結(jié)構(gòu)的所述主體部分的所述第二寬度相同。

在上述SRAM單元中，還包括：至少一個隔離結(jié)構(gòu)，設(shè)置為鄰近所述半導(dǎo)體鰭。

在上述SRAM單元中，還包括：至少一個隔離結(jié)構(gòu)，設(shè)置為鄰近所述半導(dǎo)體鰭，其中，所述上拉晶體管、所述傳輸門晶體管和所述下拉晶體管的至少一個還包括：柵極堆疊件，覆蓋所述半導(dǎo)體鰭的所述溝道部分，并且所述介電鰭側(cè)壁結(jié)構(gòu)的一個的高度短于突出于所述隔離結(jié)構(gòu)的所述半導(dǎo)體鰭的所述溝道部分的高度。

在上述SRAM單元中，還包括：襯底，具有至少一個p-阱區(qū)域和至少一個n-阱區(qū)域，其中，所述傳輸門晶體管和所述下拉晶體管的至少一個設(shè)置在所述p-阱區(qū)域上，并且所述上拉晶體管的至少一個設(shè)置在所述n-阱區(qū)域上。

根據(jù)一些實施例，用于制造半導(dǎo)體器件的方法包括在襯底上形成第一半導(dǎo)體鰭和第二半導(dǎo)體鰭。第一半導(dǎo)體鰭鄰近第二半導(dǎo)體鰭。在第一半導(dǎo)體鰭的至少相對側(cè)上形成多個介電鰭側(cè)壁結(jié)構(gòu)。使第一半導(dǎo)體鰭凹進。在凹進的第一半導(dǎo)體鰭上形成第一外延結(jié)構(gòu)。使第二半導(dǎo)體鰭凹進。在凹進的第二半導(dǎo)體鰭上形成第二外延結(jié)構(gòu)。第一外延結(jié)構(gòu)和第二外延結(jié)構(gòu)是不同的類型。在第一半導(dǎo)體鰭的相對側(cè)上形成多個第一介電鰭側(cè)壁結(jié)構(gòu)。在第二半導(dǎo)體鰭的相對側(cè)上形成多個第二介電鰭側(cè)壁結(jié)構(gòu)。使設(shè)置在第一介電鰭側(cè)壁結(jié)構(gòu)之間的部分第一半導(dǎo)體鰭凹進。使設(shè)置在第二介電鰭側(cè)壁結(jié)構(gòu)之間的部分第二半導(dǎo)體鰭凹進。在第一半導(dǎo)體鰭的凹進部分上形成n-型外延結(jié)構(gòu)。在第二半導(dǎo)體鰭的凹進部分上形成p-型外延結(jié)構(gòu)。

在上述方法中，其中，在所述第一半導(dǎo)體鰭的相對側(cè)上和所述第二半導(dǎo)體鰭的相對側(cè)上形成所述介電鰭側(cè)壁結(jié)構(gòu)。

在上述方法中，還包括：調(diào)整所述介電鰭側(cè)壁結(jié)構(gòu)的高度。

在上述方法中，還包括：調(diào)整所述介電鰭側(cè)壁結(jié)構(gòu)的高度，其中，通過蝕刻調(diào)整所述介電鰭側(cè)壁結(jié)構(gòu)的所述高度。

在上述方法中，其中，所述第一外延結(jié)構(gòu)和所述第二外延結(jié)構(gòu)的一個為n型，并且所述第一外延結(jié)構(gòu)和所述第二外延結(jié)構(gòu)的另一個為p-型。

在上述方法中，還包括：在所述第一半導(dǎo)體鰭和所述第二半導(dǎo)體鰭的至少一個上形成柵極堆疊件。

上面概述了若干實施例的特征，使得本領(lǐng)域人員可以更好地理解本發(fā)明的方面。本領(lǐng)域人員應(yīng)該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實施與本人所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。