本發(fā)明一般來(lái)說(shuō)涉及半導(dǎo)體存儲(chǔ)器及方法,且更特定來(lái)說(shuō)是涉及與使用感測(cè)電路執(zhí)行邏輯操作有關(guān)的設(shè)備及方法。
背景技術(shù):
存儲(chǔ)器裝置通常經(jīng)提供為計(jì)算機(jī)或其它電子系統(tǒng)中的內(nèi)部半導(dǎo)體集成電路。存在包含易失性及非易失性存儲(chǔ)器的許多不同類型的存儲(chǔ)器。易失性存儲(chǔ)器可需要電力來(lái)維持其數(shù)據(jù)(例如,主機(jī)數(shù)據(jù)、錯(cuò)誤數(shù)據(jù)等)且包含隨機(jī)存取存儲(chǔ)器(RAM)、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)、靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)、同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)及晶閘管隨機(jī)存取存儲(chǔ)器(TRAM)以及其它。非易失性存儲(chǔ)器可通過(guò)在未被供電時(shí)保持所存儲(chǔ)數(shù)據(jù)而提供持久數(shù)據(jù)且可包含NAND快閃存儲(chǔ)器、NOR快閃存儲(chǔ)器及電阻可變存儲(chǔ)器,例如相變隨機(jī)存取存儲(chǔ)器(PCRAM)、電阻式隨機(jī)存取存儲(chǔ)器(RRAM)及磁阻式隨機(jī)存取存儲(chǔ)器(MRAM),例如自旋扭矩轉(zhuǎn)移隨機(jī)存取存儲(chǔ)器(STT RAM)以及其它。
電子系統(tǒng)通常包含可檢索及執(zhí)行指令且將所執(zhí)行指令的結(jié)果存儲(chǔ)到適合位置的若干個(gè)處理資源(例如,一或多個(gè)處理器)。處理器可包括若干個(gè)功能單元,例如算術(shù)邏輯單元(ALU)電路、浮點(diǎn)單元(FPU)電路及/或組合邏輯塊,舉例來(lái)說(shuō),所述功能單元可用于通過(guò)對(duì)數(shù)據(jù)(例如,一或多個(gè)操作數(shù))執(zhí)行邏輯操作(例如AND、OR、NOT、NAND、NOR及XOR以及反轉(zhuǎn)(例如,求反)邏輯操作)而執(zhí)行指令。舉例來(lái)說(shuō),功能單元電路(FUC)可用于經(jīng)由若干個(gè)邏輯操作對(duì)操作數(shù)執(zhí)行算術(shù)操作,例如加法、減法、乘法及/或除法。
在提供指令到FUC以用于執(zhí)行時(shí)可涉及電子系統(tǒng)中的若干個(gè)組件。所述指令可例如由處理資源(例如控制器及/或主機(jī)處理器)產(chǎn)生。數(shù)據(jù)(例如,將對(duì)其執(zhí)行指令的操作數(shù))可存儲(chǔ)于可由FUC存取的存儲(chǔ)器陣列中。可從存儲(chǔ)器陣列檢索指令及/或數(shù)據(jù)并在FUC開始對(duì)數(shù)據(jù)執(zhí)行指令之前對(duì)指令及/或數(shù)據(jù)進(jìn)行排序及/或緩沖。此外,由于可在一或多個(gè)時(shí)鐘循環(huán)中通過(guò)FUC執(zhí)行不同類型的操作,因此還可對(duì)指令及/或數(shù)據(jù)的中間結(jié)果進(jìn)行排序及/或緩沖。
在許多實(shí)例中,處理資源(例如,處理器及/或相關(guān)聯(lián)FUC)可在存儲(chǔ)器陣列外部,且經(jīng)由處理資源與存儲(chǔ)器陣列之間的總線存取數(shù)據(jù)以執(zhí)行一組指令。可用其中可實(shí)施在存儲(chǔ)器內(nèi)部及/或附近(例如,直接與存儲(chǔ)器陣列位于同一芯片上)的處理器的存儲(chǔ)器中處理器(PIM)裝置來(lái)改善處理性能,此在處理時(shí)可節(jié)省時(shí)間及電力。然而,此類PIM裝置可具有各種缺陷,例如經(jīng)增加芯片大小。此外,此類PIM裝置仍可消耗與執(zhí)行邏輯操作(例如,計(jì)算函數(shù))相關(guān)聯(lián)的非所要量的電力。
附圖說(shuō)明
圖1是根據(jù)本發(fā)明的若干個(gè)實(shí)施例的呈包含存儲(chǔ)器裝置的計(jì)算系統(tǒng)的形式的設(shè)備的框圖。
圖2是圖解說(shuō)明根據(jù)本發(fā)明的若干個(gè)實(shí)施例的存儲(chǔ)器單元及感測(cè)電路的示意圖。
圖3是圖解說(shuō)明根據(jù)本發(fā)明的若干個(gè)實(shí)施例的感測(cè)電路的一部分的示意圖。
圖4圖解說(shuō)明根據(jù)本發(fā)明的若干個(gè)實(shí)施例的與使用感測(cè)電路執(zhí)行若干個(gè)邏輯操作相關(guān)聯(lián)的時(shí)序圖。
圖5圖解說(shuō)明根據(jù)本發(fā)明的若干個(gè)實(shí)施例的與使用感測(cè)電路執(zhí)行若干個(gè)邏輯操作相關(guān)聯(lián)的時(shí)序圖。
圖6是圖解說(shuō)明根據(jù)本發(fā)明的若干個(gè)實(shí)施例的感測(cè)電路的一部分的另一示意圖。
圖7圖解說(shuō)明根據(jù)本發(fā)明的若干個(gè)實(shí)施例的與使用感測(cè)電路執(zhí)行若干個(gè)邏輯操作相關(guān)聯(lián)的時(shí)序圖。
圖8圖解說(shuō)明根據(jù)本發(fā)明的若干個(gè)實(shí)施例的與使用感測(cè)電路執(zhí)行若干個(gè)邏輯操作相關(guān)聯(lián)的時(shí)序圖。
具體實(shí)施方式
本發(fā)明包含與使用感測(cè)電路執(zhí)行邏輯操作有關(guān)的設(shè)備及方法。實(shí)例性設(shè)備包括:存儲(chǔ)器單元陣列;感測(cè)電路,其經(jīng)由感測(cè)線耦合到所述存儲(chǔ)器單元陣列;及控制器,其耦合到所述存儲(chǔ)器單元陣列及所述感測(cè)電路。所述感測(cè)電路包含感測(cè)放大器且不包含累加器。所述控制器經(jīng)配置以在不將數(shù)據(jù)傳送出所述存儲(chǔ)器單元陣列及感測(cè)電路的情況下使用所述存儲(chǔ)器陣列作為累加器來(lái)執(zhí)行邏輯操作。
與先前系統(tǒng)(例如先前PIM系統(tǒng))以及具有外部處理器(例如,位于存儲(chǔ)器陣列外部(例如位于單獨(dú)集成電路芯片上)的處理資源)的系統(tǒng)相比,本發(fā)明的若干個(gè)實(shí)施例可提供與執(zhí)行計(jì)算函數(shù)相關(guān)聯(lián)的經(jīng)改善并行性及/或經(jīng)減少電力消耗。例如,若干個(gè)實(shí)施例可提供在不例如經(jīng)由總線(例如,數(shù)據(jù)總線、地址總線、控制總線)將數(shù)據(jù)傳送出存儲(chǔ)器陣列及感測(cè)電路的情況下執(zhí)行完全完整計(jì)算函數(shù),例如整數(shù)加法、減法、乘法、除法及CAM(內(nèi)容可尋址存儲(chǔ)器)函數(shù)。此類計(jì)算函數(shù)可涉及執(zhí)行若干個(gè)邏輯操作(例如,邏輯函數(shù),例如AND、OR、NOT、NOR、NAND、XOR等)。然而,實(shí)施例并不限于這些實(shí)例。例如,執(zhí)行邏輯操作可包含執(zhí)行若干個(gè)非布爾(non-Boolean)邏輯操作,例如復(fù)制、比較、毀壞等。
在先前方法中,可將數(shù)據(jù)從陣列及感測(cè)電路(例如,經(jīng)由包括輸入/輸出(I/O)線的總線)傳送到處理資源(例如處理器、微處理器及/或計(jì)算引擎),所述處理資源可包括ALU電路及/或經(jīng)配置執(zhí)行適當(dāng)邏輯操作的其它功能單元電路。然而,將數(shù)據(jù)從存儲(chǔ)器陣列及感測(cè)電路傳送到此類處理資源可涉及顯著電力消耗。即使處理資源與存儲(chǔ)器陣列位于同一芯片上,在將數(shù)據(jù)從陣列移出到計(jì)算電路時(shí)仍可消耗顯著電力,將數(shù)據(jù)從陣列移出到計(jì)算電路可涉及執(zhí)行感測(cè)線(其在本文中可稱為數(shù)字線或數(shù)據(jù)線)地址存取(例如,激發(fā)列解碼信號(hào))以便將數(shù)據(jù)從感測(cè)線傳送到I/O線(例如,局部I/O線)上,將數(shù)據(jù)移動(dòng)到陣列外圍裝置,以及將數(shù)據(jù)提供到計(jì)算函數(shù)。
此外,處理資源(例如,計(jì)算引擎)的電路可不符合與存儲(chǔ)器陣列相關(guān)聯(lián)的間距規(guī)則。舉例來(lái)說(shuō),存儲(chǔ)器陣列的單元可具有4F2或6F2單元大小,其中“F”是對(duì)應(yīng)于單元的特征大小。如此,舉例來(lái)說(shuō),與先前PIM系統(tǒng)的ALU電路相關(guān)聯(lián)的裝置(例如,邏輯門)可不能夠按與存儲(chǔ)器單元相同的間距形成,此可影響芯片大小及/或存儲(chǔ)器密度。本發(fā)明的若干個(gè)實(shí)施例包含按與陣列的存儲(chǔ)器單元相同的間距形成且能夠執(zhí)行計(jì)算函數(shù)(例如本文中在下文所描述的那些計(jì)算函數(shù))的感測(cè)電路。
在本發(fā)明的以下詳細(xì)描述中,參考形成本發(fā)明的一部分且其中以圖解說(shuō)明方式展示可如何實(shí)踐本發(fā)明的一或多個(gè)實(shí)施例的附圖。充分詳細(xì)地描述這些實(shí)施例以使所屬領(lǐng)域的技術(shù)人員能夠?qū)嵺`本發(fā)明的實(shí)施例,且應(yīng)理解,可利用其它實(shí)施例且可做出過(guò)程、電及/或結(jié)構(gòu)改變,而不背離本發(fā)明的范圍。如本文中所使用,特定地關(guān)于圖式中的參考編號(hào)的指定符“N”指示可包含如此指定的若干個(gè)特定特征。如本文中所使用,“若干個(gè)”特定事物可指此類事物中的一或多者(例如,若干個(gè)存儲(chǔ)器陣列可指一或多個(gè)存儲(chǔ)器陣列)。
本文中的圖遵循其中第一個(gè)數(shù)字或前幾個(gè)數(shù)字對(duì)應(yīng)于圖式的圖編號(hào)且其余數(shù)字識(shí)別圖式中的元件或組件的編號(hào)慣例。不同圖之間的類似元件或組件可通過(guò)使用類似數(shù)字來(lái)識(shí)別。舉例來(lái)說(shuō),206可在圖2中指代元件“06”,且在圖6中可將類似元件指代為606。如將了解,可添加、交換及/或消除本文中的各種實(shí)施例中所展示的元件以便提供本發(fā)明的若干個(gè)額外實(shí)施例。另外,如將了解,圖中所提供的元件的比例及相對(duì)標(biāo)度打算圖解說(shuō)明本發(fā)明的某些實(shí)施例且不應(yīng)視為限制意義。
圖1是根據(jù)本發(fā)明的若干個(gè)實(shí)施例的呈包含存儲(chǔ)器裝置120的計(jì)算系統(tǒng)100的形式的設(shè)備的框圖。如本文中所使用,存儲(chǔ)器裝置120、存儲(chǔ)器陣列130及/或感測(cè)電路150還可被單獨(dú)地視為“設(shè)備”。
系統(tǒng)100包含耦合(例如,連接)到包含存儲(chǔ)器陣列130的存儲(chǔ)器裝置120的主機(jī)110。主機(jī)110可為主機(jī)系統(tǒng),例如個(gè)人膝上型計(jì)算機(jī)、桌上型計(jì)算機(jī)、數(shù)碼相機(jī)、智能電話或存儲(chǔ)器讀卡器,以及各種其它類型的主機(jī)。主機(jī)110可包含系統(tǒng)母板及/或背板且可包含若干個(gè)處理資源(例如,一或多個(gè)處理器、微處理器或某一其它類型的控制電路)。系統(tǒng)100可包含單獨(dú)集成電路,或主機(jī)110與存儲(chǔ)器裝置120兩者可位于同一集成電路上。系統(tǒng)100可為(例如)服務(wù)器系統(tǒng)及/或高性能計(jì)算(HPC)系統(tǒng)及/或其一部分。盡管圖1中展示的實(shí)例圖解說(shuō)明具有馮·諾依曼(Von Neumann)架構(gòu)的系統(tǒng),但本發(fā)明的實(shí)施例可實(shí)施于可不包含通常與馮·諾依曼架構(gòu)相關(guān)聯(lián)的一或多個(gè)組件(例如,CPU、ALU等)的非馮·諾依曼架構(gòu)(例如,圖靈(Turing)機(jī)器)中。
為清楚起見(jiàn),系統(tǒng)100已經(jīng)簡(jiǎn)化以著重于與本發(fā)明特定相關(guān)的特征上。存儲(chǔ)器陣列130可為例如DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/或NOR快閃陣列。陣列130可包括布置成由存取線(其在本文中可稱為字線或選擇線)耦合的行以及由感測(cè)線耦合的列的存儲(chǔ)器單元。盡管圖1中展示單個(gè)陣列130,但實(shí)施例不限于此。例如,存儲(chǔ)器裝置120可包含若干個(gè)陣列130(例如,DRAM單元的若干個(gè)庫(kù))。與圖2相關(guān)聯(lián)地描述實(shí)例性DRAM陣列。
存儲(chǔ)器裝置120包含用以鎖存經(jīng)由I/O總線156(例如,數(shù)據(jù)總線)通過(guò)I/O電路144提供的地址信號(hào)的地址電路142。行解碼器146及列解碼器152接收并解碼地址信號(hào)以存取存儲(chǔ)器陣列130??赏ㄟ^(guò)使用感測(cè)電路150感測(cè)數(shù)據(jù)線上的電壓及/或電流改變而從存儲(chǔ)器陣列130讀取數(shù)據(jù)。感測(cè)電路150可從存儲(chǔ)器陣列130讀取并鎖存數(shù)據(jù)頁(yè)(例如,行)。I/O電路144可用于經(jīng)由I/O總線156與主機(jī)110的雙向數(shù)據(jù)通信。寫入電路148用于將數(shù)據(jù)寫入到存儲(chǔ)器陣列130。
控制電路140解碼通過(guò)控制總線154從主機(jī)110提供的信號(hào)。這些信號(hào)可包含用于控制對(duì)存儲(chǔ)器陣列130執(zhí)行的操作(包含數(shù)據(jù)讀取、數(shù)據(jù)寫入及數(shù)據(jù)擦除操作)的芯片啟用信號(hào)、寫入啟用信號(hào)及地址鎖存信號(hào)。在各種實(shí)施例中,控制電路140負(fù)責(zé)執(zhí)行來(lái)自主機(jī)110的指令。控制電路140可為狀態(tài)機(jī)、排序器或某一其它類型的控制器。
控制器140可包含移位控制器170,移位控制器170可控制提供到例如與執(zhí)行數(shù)據(jù)移位相關(guān)聯(lián)的移位電路的信號(hào),如下文進(jìn)一步描述。舉例來(lái)說(shuō),移位控制器170可控制將陣列中的數(shù)據(jù)移位(例如,向右或向左)。
下文進(jìn)一步描述感測(cè)電路150的實(shí)例。例如,在若干個(gè)實(shí)施例中,感測(cè)電路150可包括若干個(gè)感測(cè)放大器(例如,圖2中所展示的感測(cè)放大器206或圖7中展示的感測(cè)放大器706)以及若干個(gè)計(jì)算組件(例如,圖2中所展示的計(jì)算組件231-1),所述若干個(gè)計(jì)算組件可包括累加器且可用于(例如,對(duì)與互補(bǔ)數(shù)據(jù)線相關(guān)聯(lián)的數(shù)據(jù))執(zhí)行邏輯操作。
在若干個(gè)實(shí)施例中,感測(cè)電路(例如,150)可用于使用存儲(chǔ)于陣列130中的數(shù)據(jù)作為輸入來(lái)執(zhí)行邏輯操作并在不經(jīng)由感測(cè)線地址存取傳送數(shù)據(jù)的情況下(例如,在不激發(fā)列解碼信號(hào)的情況下)將邏輯操作的結(jié)果往回存儲(chǔ)到陣列130。如此,代替由感測(cè)電路150外部的處理資源(例如,由與主機(jī)110相關(guān)聯(lián)的處理器及/或其它處理電路,例如位于裝置120上(例如,位于控制電路140上或其它處)的ALU電路)執(zhí)行(或與其相關(guān)聯(lián)地),可使用所述感測(cè)電路且在所述感測(cè)電路內(nèi)執(zhí)行各種計(jì)算函數(shù)。
在各種先前方法中,將經(jīng)由感測(cè)電路從存儲(chǔ)器讀取例如與操作數(shù)相關(guān)聯(lián)的數(shù)據(jù)且經(jīng)由I/O線(例如,經(jīng)由局部I/O線及/或全局I/O線)將所述數(shù)據(jù)提供到外部ALU電路。外部ALU電路可包含若干個(gè)寄存器且將使用操作數(shù)執(zhí)行計(jì)算函數(shù),且結(jié)果將經(jīng)由I/O線往回傳送到陣列。相比來(lái)說(shuō),在本發(fā)明的若干個(gè)實(shí)施例中,感測(cè)電路(例如,150)經(jīng)配置以在不啟用耦合到所述感測(cè)電路的I/O線(例如,局部I/O線)的情況下對(duì)存儲(chǔ)于存儲(chǔ)器(例如,陣列130)中的數(shù)據(jù)執(zhí)行邏輯操作且將結(jié)果往回存儲(chǔ)到存儲(chǔ)器,所述感測(cè)電路可按與陣列的存儲(chǔ)器單元相同的間距形成。啟用I/O線可包含啟用(例如,接通)具有耦合到解碼信號(hào)(例如,列解碼信號(hào))的柵極及耦合到I/O線的源極/漏極的晶體管。實(shí)施例不限于此。例如,在若干個(gè)實(shí)施例中,感測(cè)電路(例如,150)可用于在不啟用陣列的列解碼線的情況下執(zhí)行邏輯操作;然而,可啟用局部I/O線以便將結(jié)果傳送到適合位置(例如,傳送到外部寄存器)而非往回傳送到陣列。
如此,在若干個(gè)實(shí)施例中,不需要陣列130及感測(cè)電路150外部的電路來(lái)執(zhí)行計(jì)算函數(shù),因?yàn)楦袦y(cè)電路150可在不使用外部處理資源的情況下執(zhí)行適當(dāng)邏輯操作以執(zhí)行此類計(jì)算函數(shù)。因此,感測(cè)電路150可用于至少在一定程度上補(bǔ)償及/或替代此外部處理資源(或至少此外部處理資源的帶寬)。然而,在若干個(gè)實(shí)施例中,除了由外部處理資源(例如,主機(jī)110)執(zhí)行邏輯操作之外,感測(cè)電路150還可用于執(zhí)行邏輯操作(例如,執(zhí)行指令)。例如,主機(jī)110及/或感測(cè)電路150可限于僅執(zhí)行某些邏輯操作及/或特定數(shù)目個(gè)邏輯操作。
圖2是圖解說(shuō)明根據(jù)本發(fā)明的若干個(gè)實(shí)施例的感測(cè)電路的示意圖。在此實(shí)例中,存儲(chǔ)器陣列230是1T1C(一個(gè)晶體管一個(gè)電容器)存儲(chǔ)器單元的DRAM陣列,所述存儲(chǔ)器單元各自由存取裝置202(例如,晶體管)及存儲(chǔ)元件203(例如,電容器)組成。在若干個(gè)實(shí)施例中,存儲(chǔ)器單元可為破壞性讀取存儲(chǔ)器單元(例如,讀取存儲(chǔ)于單元中的數(shù)據(jù)會(huì)毀壞數(shù)據(jù)使得最初存儲(chǔ)于單元中的數(shù)據(jù)在讀取之后被刷新)。存儲(chǔ)器陣列230的單元布置成由字線204-0(行0)、204-1(行1)等耦合的行以及由互補(bǔ)數(shù)據(jù)線對(duì)DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_耦合的列。對(duì)應(yīng)于每一對(duì)互補(bǔ)數(shù)據(jù)線的個(gè)別數(shù)據(jù)線還可分別稱為數(shù)據(jù)線205-1(D)及205-2(D_)。盡管在圖2中僅展示三對(duì)互補(bǔ)數(shù)據(jù)線,但本發(fā)明的實(shí)施例不限于此,且存儲(chǔ)器單元陣列可包含額外存儲(chǔ)器單元列及/或數(shù)據(jù)線(例如,4,096、8,192、16,384等)。
如在圖2中所展示,特定存儲(chǔ)器單元晶體管202的柵極可耦合到其對(duì)應(yīng)字線204-0、204-1、…、204-7等。第一源極/漏極區(qū)域可耦合到其對(duì)應(yīng)數(shù)據(jù)線(例如,205-1(D)、205-2(D_)),且特定存儲(chǔ)器單元晶體管202的第二源極/漏極區(qū)域可耦合到其對(duì)應(yīng)電容器203。
根據(jù)本發(fā)明的若干個(gè)實(shí)施例,存儲(chǔ)器陣列230耦合到感測(cè)電路250。在此實(shí)例中,感測(cè)電路250包括對(duì)應(yīng)于相應(yīng)存儲(chǔ)器單元列(例如,耦合到相應(yīng)互補(bǔ)數(shù)據(jù)線對(duì)205-1(D)及205-2(D_))的感測(cè)放大器206,但其可或可不另外包括計(jì)算組件。舉例來(lái)說(shuō),所述感測(cè)電路可對(duì)應(yīng)于圖1中所展示的感測(cè)電路150。
在于圖2中所圖解說(shuō)明的實(shí)例中,感測(cè)電路250包括感測(cè)放大器206。下文關(guān)于圖3詳細(xì)地描述針對(duì)感測(cè)放大器206的實(shí)例性配置。在若干個(gè)實(shí)施例中,針對(duì)陣列(例如,陣列130)中的每一存儲(chǔ)器單元列提供一感測(cè)放大器206(例如,“感測(cè)放大器(sense amp)”)。例如,感測(cè)放大器206可為DRAM陣列的感測(cè)放大器。在此實(shí)例中,感測(cè)放大器206耦合到一對(duì)互補(bǔ)數(shù)據(jù)線205-1(D)及205-2(D_)。如此,感測(cè)放大器206可通過(guò)數(shù)據(jù)線205-1(D)及205-2(D_)耦合到相應(yīng)列中的所有存儲(chǔ)器單元。
如在圖2中所展示,感測(cè)電路250可經(jīng)由移位電路223耦合到存儲(chǔ)器陣列230。在此實(shí)例中,移位電路223包括耦合于數(shù)據(jù)線205-1(D)及205-2(D_)內(nèi)中間處的一對(duì)隔離晶體管221-1及221-2。即,隔離晶體管221-1的第一源極/漏極區(qū)域可耦合到數(shù)據(jù)線205-1(D)的第一部分,且隔離晶體管221-1的第二源極/漏極區(qū)域可耦合到數(shù)據(jù)線205-1(D)的第二部分。隔離晶體管221-2可類似地耦合于數(shù)據(jù)線205-2(D_)的部分之間。
隔離晶體管221-1及221-2的柵極耦合到提供正常配置控制信號(hào)(例如,“NORM”)的控制信號(hào)線222,所述正常配置控制信號(hào)在被激活時(shí)啟用(例如,接通)隔離晶體管221-1及221-2以將對(duì)應(yīng)感測(cè)放大器206耦合到存儲(chǔ)器單元列(其耦合到互補(bǔ)數(shù)據(jù)線對(duì)205-1(D)及205-2(D_))。根據(jù)各種實(shí)施例,將存儲(chǔ)器單元耦合到特定感測(cè)放大器206的隔離晶體管221-1及221-2可稱為移位電路223的“正?!迸渲?。隔離晶體管221-1及221-2可在傳送去往/來(lái)自耦合到數(shù)據(jù)線205-1(D)及205-2(D_)的存儲(chǔ)器單元以及對(duì)應(yīng)感測(cè)放大器206(例如,經(jīng)由隔離晶體管221-1及221-2耦合到數(shù)據(jù)線205-1(D)及205-2(D_))的數(shù)據(jù)值時(shí)使用。
在于圖2中所圖解說(shuō)明的實(shí)例中,移位電路223還包含耦合于感測(cè)放大器206與鄰近互補(bǔ)數(shù)據(jù)線對(duì)205-1(D)及205-2(D_)之間的另一(例如,第二)對(duì)隔離晶體管221-3及221-4。如在圖2中所展示,隔離晶體管221-3及221-4經(jīng)配置以將互補(bǔ)數(shù)據(jù)線對(duì)205-1(D)及205-2(D_)(例如,DIGIT(n)/DIGIT(n)_)耦合到鄰近感測(cè)放大器206。隔離晶體管221-3及221-4還可被描述為經(jīng)配置以將感測(cè)放大器206(例如,對(duì)應(yīng)于互補(bǔ)數(shù)據(jù)線對(duì)205-1(D)及205-2(D_),例如DIGIT(n)/DIGIT(n)_)耦合到鄰近互補(bǔ)數(shù)據(jù)線對(duì)205-1(D)及205-2(D_)(例如,DIGIT(n-1)/DIGIT(n-1)_)。
隔離晶體管221-3及221-4經(jīng)配置以將鄰近互補(bǔ)數(shù)據(jù)線對(duì)從耦合到互補(bǔ)數(shù)據(jù)線對(duì)205-1(D)及205-2的不同移位電路223的隔離晶體管221-1及221-2的一側(cè)(例如,存儲(chǔ)器單元所耦合到的鄰近互補(bǔ)數(shù)據(jù)線對(duì)205-1(D)及205-2的一部分)耦合到隔離晶體管221-1及221-2的相對(duì)側(cè)(例如,感測(cè)放大器206所耦合到的互補(bǔ)數(shù)據(jù)線205-1(D)及205-2的一部分)。舉例來(lái)說(shuō),隔離晶體管221-3及221-4將隔離晶體管221-1及221-2的存儲(chǔ)器陣列230側(cè)上的數(shù)據(jù)線Digit(n)及Digit(n)_耦合到對(duì)應(yīng)于數(shù)據(jù)線Digit(n+1)及Digit(n+1)_的感測(cè)放大器206(例如,圖2中所展示的最右側(cè)感測(cè)放大器206)。隔離晶體管221-3及221-4的柵極可耦合到提供移位控制信號(hào)(例如,“SHIFT”)的控制信號(hào)線219,舉例來(lái)說(shuō),所述移位控制信號(hào)可在對(duì)NORM控制信號(hào)222撤銷激活時(shí)被激活。
此配置促進(jìn)將數(shù)據(jù)向右或向左移位。舉例來(lái)說(shuō),為將數(shù)據(jù)向右移位,可通過(guò)接通圖2中所展示的最右側(cè)感測(cè)放大器206與數(shù)據(jù)線Digit(n+1)及Digit(n+1)_之間的移位隔離晶體管221-3及221-4而將來(lái)自耦合到數(shù)據(jù)線Digit(n)及Digit(n)_的存儲(chǔ)器單元的數(shù)據(jù)傳達(dá)到圖2中所展示的最右側(cè)感測(cè)放大器206。關(guān)斷圖2中所展示的中央感測(cè)放大器206與數(shù)據(jù)線Digit(n)及Digit(n)_之間的正常隔離晶體管221-1及221-2,且還關(guān)斷圖2中所展示的最右側(cè)感測(cè)放大器206與數(shù)據(jù)線Digit(n+1)及Digit(n+1)_之間的正常隔離晶體管。激發(fā)圖2中所展示的最右側(cè)感測(cè)放大器可將數(shù)據(jù)從數(shù)據(jù)線Digit(n)及Digit(n)_加載到圖2中所展示的最右側(cè)感測(cè)放大器中。
隨后可通過(guò)關(guān)斷移位隔離晶體管221-3及221-4且接通圖2中所展示的最右側(cè)感測(cè)放大器與數(shù)據(jù)線Digit(n+1)及Digit(n+1)_之間的正常隔離晶體管而將此經(jīng)向右移位數(shù)據(jù)傳送到耦合到數(shù)據(jù)線Digit(n+1)及Digit(n+1)_的存儲(chǔ)器單元。
舉例來(lái)說(shuō),為將數(shù)據(jù)向左移位,可首先通過(guò)接通圖2中所展示的中央感測(cè)放大器206與數(shù)據(jù)線Digit(n)及Digit(n)_之間的正常隔離晶體管221-1及221-2而將來(lái)自耦合到數(shù)據(jù)線Digit(n)及Digit(n)_的存儲(chǔ)器單元的數(shù)據(jù)傳達(dá)到圖2中所展示的中央感測(cè)放大器206,且隨后激發(fā)圖2中所展示的中央感測(cè)放大器206以將數(shù)據(jù)加載到圖2中所展示的中央感測(cè)放大器206中??申P(guān)斷圖2中所展示的中央感測(cè)放大器206與數(shù)據(jù)線Digit(n)及Digit(n)_之間的正常隔離晶體管221-1及221-2,且可接通圖2中所展示的中央感測(cè)放大器206與數(shù)據(jù)線Digit(n-1)及Digit(n-1)_之間的移位隔離晶體管(其中關(guān)斷圖2中所展示的最左側(cè)感測(cè)放大器206與數(shù)據(jù)線Digit(n-1)及Digit(n-1)_之間的正常隔離晶體管)??赏ㄟ^(guò)啟用耦合到數(shù)據(jù)線Digit(n-1)及Digit(n-1)_的所要存儲(chǔ)器單元行而將來(lái)自圖2中所展示的中央感測(cè)放大器206的數(shù)據(jù)加載到耦合到數(shù)據(jù)線Digit(n-1)及Digit(n-1)_的存儲(chǔ)器單元中。
盡管圖2中所展示的移位電路223經(jīng)配置使得隔離晶體管221-3及221-4將一對(duì)互補(bǔ)數(shù)據(jù)線205-1(D)及205(D_)耦合到右側(cè)鄰近感測(cè)放大器206(例如,或?qū)⒏袦y(cè)放大器耦合到左側(cè)鄰近互補(bǔ)數(shù)據(jù)線對(duì)205-1(D)及205-2(D_)),但本發(fā)明的實(shí)施例并不限于圖3中所圖解說(shuō)明的特定配置。例如,隔離晶體管221-3及221-4可經(jīng)配置以將一對(duì)互補(bǔ)數(shù)據(jù)線205-1(D)及205-2(D_)耦合到左側(cè)鄰近感測(cè)放大器206(例如,或?qū)⒏袦y(cè)放大器耦合到右側(cè)鄰近互補(bǔ)數(shù)據(jù)線對(duì)205-1(D)及205(D_))。根據(jù)本發(fā)明的一些實(shí)施例,隔離晶體管221-3及221-4可經(jīng)配置以將一對(duì)互補(bǔ)數(shù)據(jù)線205-1(D)及205-2(D_)耦合到非鄰近感測(cè)放大器206(例如,不同于隔離晶體管221-1及221-2將互補(bǔ)數(shù)據(jù)線對(duì)205-1(D)及205-2(D_)耦合到的感測(cè)放大器的感測(cè)放大器306)。
在于圖2中所圖解說(shuō)明的實(shí)例中,移位電路223進(jìn)一步包含耦合于感測(cè)放大器206與對(duì)應(yīng)互補(bǔ)數(shù)據(jù)線對(duì)205-1(D)及205-2(D_)(例如,隔離晶體管221-1及221-2將特定感測(cè)放大器206耦合到的互補(bǔ)數(shù)據(jù)線對(duì)205-1(D)及205-2(D_))之間的另一(例如,第三)對(duì)隔離晶體管221-5及221-6。然而,隔離晶體管221-5及221-6經(jīng)配置以沿與隔離晶體管221-1及221-2將互補(bǔ)數(shù)據(jù)線對(duì)205-1(D)及205-2(D_)耦合到感測(cè)放大器206所沿的定向相反的定向?qū)⒒パa(bǔ)數(shù)據(jù)線對(duì)205-1(D)及205-2(D_)耦合到感測(cè)放大器206。隔離晶體管221-5及221-6在將互補(bǔ)數(shù)據(jù)線對(duì)205-1(D)及205-2(D_)耦合到感測(cè)放大器206時(shí)轉(zhuǎn)置互補(bǔ)數(shù)據(jù)線對(duì)205-1(D)及205-2(D_)。
即,隔離晶體管221-1及221-2可經(jīng)配置以將數(shù)據(jù)線205-1(D)耦合到初級(jí)鎖存器217-1的節(jié)點(diǎn)S1并將數(shù)據(jù)線205-2(D_)耦合到初級(jí)鎖存器217-2的節(jié)點(diǎn)S2,且隔離晶體管221-5及221-6可經(jīng)配置以將數(shù)據(jù)線205-1(D)耦合到初級(jí)鎖存器217-2的節(jié)點(diǎn)S2并將數(shù)據(jù)線205-2(D_)耦合到初級(jí)鎖存器217-1的節(jié)點(diǎn)S1。如此,隔離晶體管221-5及221-6經(jīng)配置以將互補(bǔ)數(shù)據(jù)線對(duì)205-1(D)及205-2(D_)反轉(zhuǎn)連接到感測(cè)放大器206的初級(jí)鎖存器215。隔離晶體管221-5及221-6的柵極可耦合到提供反轉(zhuǎn)控制信號(hào)(例如,“INV”)的控制信號(hào)線226,舉例來(lái)說(shuō),所述反轉(zhuǎn)控制信號(hào)可在對(duì)NORM控制信號(hào)222撤銷激活時(shí)被激活。隔離晶體管221-5及221-6可操作以反轉(zhuǎn)數(shù)據(jù)值及/或存儲(chǔ)經(jīng)反轉(zhuǎn)數(shù)據(jù)值于感測(cè)放大器206的初級(jí)鎖存器中。
移位電路223被有效地配置為3對(duì)1(3-to-1)多路復(fù)用器,所述3對(duì)1多路復(fù)用器能夠?qū)⒂?jì)算組件250耦合到三個(gè)可能數(shù)據(jù)線配置中的一者(例如,經(jīng)由第一對(duì)隔離晶體管正常耦合到對(duì)應(yīng)互補(bǔ)數(shù)據(jù)線對(duì),經(jīng)由第二對(duì)隔離晶體管移位耦合到鄰近互補(bǔ)數(shù)據(jù)線對(duì),且經(jīng)由第三對(duì)隔離晶體管反轉(zhuǎn)耦合到經(jīng)轉(zhuǎn)置布置的對(duì)應(yīng)互補(bǔ)數(shù)據(jù)線對(duì))。
本發(fā)明的實(shí)施例并不限于圖2中所展示的移位電路223的配置。在若干個(gè)實(shí)施例中,例如,可與在不經(jīng)由I/O線(例如,局部IO/IO_線)將數(shù)據(jù)傳送出感測(cè)電路的情況下執(zhí)行例如加法及減法函數(shù)的計(jì)算函數(shù)相關(guān)聯(lián)地操作例如圖2中所展示的移位電路的移位電路223(例如,連同感測(cè)放大器206一起)。
每一存儲(chǔ)器單元列可耦合到列解碼線,所述列解碼線可經(jīng)啟用以經(jīng)由局部I/O線將來(lái)自對(duì)應(yīng)感測(cè)放大器206的數(shù)據(jù)值傳送到在陣列外部的控制組件,例如外部處理資源(例如,主機(jī)處理器及/或其它功能單元電路)。舉例來(lái)說(shuō),數(shù)據(jù)線205-1(D)及205-2(D_)可耦合到相應(yīng)局部I/O線(例如,I/O線624),所述相應(yīng)局部I/O線分別響應(yīng)于分別到存取晶體管208(n-1)、208(n)、208(n+1)等的線210(n-1)、210(n)、210(n+1)等上的啟用信號(hào)而執(zhí)行與讀取操作相關(guān)聯(lián)的操作,例如數(shù)據(jù)線存取??杉せ畲藛⒂眯盘?hào)以在I/O線224上將對(duì)應(yīng)于正被存取的存儲(chǔ)器單元的狀態(tài)(例如,邏輯數(shù)據(jù)值,例如邏輯“0”或邏輯“1”)的信號(hào)從陣列傳送到次級(jí)感測(cè)放大器(SSA)212及/或距陣列230一定間距外的其它處。
并且,列解碼線可耦合到列解碼器(例如,圖1中所展示的列解碼器152)。然而,如本文中所描述,在若干個(gè)實(shí)施例中,根據(jù)本發(fā)明的實(shí)施例,不需要經(jīng)由此類I/O線傳送數(shù)據(jù)以執(zhí)行邏輯操作。在若干個(gè)實(shí)施例中,例如,可在執(zhí)行例如加法及減法函數(shù)的計(jì)算函數(shù)時(shí)在不將數(shù)據(jù)傳送到在陣列外部的控制組件的情況下操作例如圖2中所展示的移位電路的移位電路223(例如,連同感測(cè)放大器206一起)。
可操作感測(cè)放大器206以確定存儲(chǔ)于選定存儲(chǔ)器單元中及/或由存在于互補(bǔ)數(shù)據(jù)線205-1(D)、205-2(D_)上的電壓表示的數(shù)據(jù)值(例如,邏輯狀態(tài))。還可連同存儲(chǔ)器陣列230一起利用感測(cè)放大器206以執(zhí)行邏輯函數(shù),如關(guān)于圖4所描述。
感測(cè)放大器206的實(shí)施例并不限于實(shí)例性感測(cè)放大器206,且可為(舉例來(lái)說(shuō))電流模式感測(cè)放大器及/或單端感測(cè)放大器(例如,耦合到一個(gè)數(shù)據(jù)線的感測(cè)放大器)。并且,本發(fā)明的實(shí)施例不限于折疊式數(shù)據(jù)線架構(gòu)。在若干個(gè)實(shí)施例中,可操作感測(cè)放大器206以使用平衡電路及/或連同反轉(zhuǎn)電路一起執(zhí)行邏輯操作,其中在不經(jīng)由I/O線傳送來(lái)自感測(cè)電路的數(shù)據(jù)的情況下(例如,在不經(jīng)由例如激活列解碼信號(hào)執(zhí)行數(shù)據(jù)線地址存取的情況下)將結(jié)果存儲(chǔ)于初級(jí)鎖存器中。
圖3是圖解說(shuō)明根據(jù)本發(fā)明的若干個(gè)實(shí)施例的感測(cè)電路的一部分的示意圖。圖3展示耦合到一對(duì)互補(bǔ)數(shù)據(jù)線305-1(D)及305-2(D_)的感測(cè)放大器306。圖3中所圖解說(shuō)明的感測(cè)放大器306可對(duì)應(yīng)于圖2中所展示的感測(cè)放大器206;圖3中所展示的數(shù)據(jù)線305-1(D)可對(duì)應(yīng)于圖2中所展示的數(shù)據(jù)線205-1(D);且圖3中所展示的數(shù)據(jù)線305-2(D_)可對(duì)應(yīng)于圖2中所展示的數(shù)據(jù)線205-2(D_)。
感測(cè)放大器306可包含平衡電路314及鎖存器315(例如,靜態(tài)鎖存器,例如交叉耦合鎖存器)。如本文中所使用,感測(cè)放大器306的交叉耦合鎖存器可稱為初級(jí)鎖存器315。鎖存器315可包含一對(duì)交叉耦合n溝道晶體管(例如,NMOS晶體管)327-1及327-2,其相應(yīng)源極通過(guò)匯集晶體管(sink transistor)313選擇性地耦合到參考電壓(例如,接地)。舉例來(lái)說(shuō),匯集晶體管313可為n溝道晶體管(例如,NMOS晶體管)。匯集晶體管313的柵極可耦合到提供負(fù)控制信號(hào)(例如,RNL)的負(fù)控制信號(hào)線328。交叉耦合n溝道晶體管327-1可具有直接耦合到第一鎖存器節(jié)點(diǎn)317-1(S1)的漏極,且交叉耦合n溝道晶體管327-2可具有直接耦合到第二鎖存器節(jié)點(diǎn)317-2(S2)的漏極。第一鎖存器節(jié)點(diǎn)317-1(S1)耦合到數(shù)據(jù)線305-1(D),且第二鎖存器節(jié)點(diǎn)317-2(S2)耦合到數(shù)據(jù)線305-2(D_)。
鎖存器315還可包含一對(duì)交叉耦合p溝道晶體管(例如,PMOS晶體管)329-1及329-2,其相應(yīng)源極通過(guò)源極晶體管311選擇性地耦合到供電電壓(例如,VDD)334。舉例來(lái)說(shuō),源極晶體管311可為p溝道晶體管(例如,PMOS晶體管)。源極晶體管311的柵極可耦合到提供正控制信號(hào)(例如,ACT)的正控制信號(hào)線307。交叉耦合p溝道晶體管329-1可具有直接耦合到第一鎖存器節(jié)點(diǎn)317-1(S1)的漏極,且交叉耦合p溝道晶體管329-2可具有直接耦合到第二鎖存器節(jié)點(diǎn)317-2(S2)的漏極。
交叉耦合n溝道晶體管327-1的柵極及交叉耦合p溝道晶體管329-1的柵極耦合到第二鎖存器節(jié)點(diǎn)317-2(S2)。交叉耦合n溝道晶體管327-2的柵極及交叉耦合p溝道晶體管329-2的柵極耦合到第二鎖存器節(jié)點(diǎn)317-1(S1)。
平衡電路314可經(jīng)配置以平衡數(shù)據(jù)線305-1(D)及305-2(D_)。在此實(shí)例中,平衡電路314包括耦合于數(shù)據(jù)線305-1(D)與305-2(D_)之間的晶體管324。平衡電路314還包括各自具有耦合在一起的第一源極/漏極區(qū)域的晶體管325-1及325-2。晶體管325-1的第二源極/漏極區(qū)域可耦合到數(shù)據(jù)線305-1(D),且晶體管325-2的第二源極/漏極區(qū)域可耦合到數(shù)據(jù)線305-2(D_)。晶體管324、325-1及325-2的柵極可耦合在一起,且耦合到提供平衡控制信號(hào)(EQ)的平衡控制信號(hào)線326。如此,激活EQ會(huì)接通晶體管324、325-1及325-2,此有效地將數(shù)據(jù)線305-1(D)及305-2(D_)短接在一起且短接到平衡電壓(例如,VDD/2)。
根據(jù)各種實(shí)施例,晶體管324、325-1、325-2及平衡晶體管是n溝道晶體管。然而,本發(fā)明的實(shí)施例并不限于此實(shí)例性配置中提供的特定導(dǎo)電性類型的晶體管。舉例來(lái)說(shuō),可與相反導(dǎo)電性類型的晶體管一起使用相反控制信號(hào)以實(shí)施相同感測(cè)放大器功能性。
感測(cè)放大器306還可包含用于以常規(guī)方式與存儲(chǔ)器陣列介接的額外晶體管,例如具有耦合到列解碼信號(hào)或列選擇信號(hào)的柵極的晶體管。并且,數(shù)據(jù)線305-1(D)及305-2(D_)可耦合到相應(yīng)局部I/O線(例如,I/O線324),所述局部I/O線響應(yīng)于到存取晶體管308的柵極的線310上的啟用信號(hào)而執(zhí)行與讀取操作相關(guān)聯(lián)的操作,例如數(shù)據(jù)線存取??杉せ畲藛⒂眯盘?hào)以在I/O線324上將對(duì)應(yīng)于正被存取的存儲(chǔ)器單元的狀態(tài)(例如,邏輯數(shù)據(jù)值,例如邏輯“0”或邏輯“1”)的信號(hào)從陣列傳送到次級(jí)感測(cè)放大器(SSA)312及/或距陣列一定間距外的其它處。
在操作中,當(dāng)正感測(cè)(例如,讀取)存儲(chǔ)器單元時(shí),數(shù)據(jù)線305-1(D)或305-2(D_)中的一者上的電壓將稍大于數(shù)據(jù)線305-1(D)或305-2(D_)中的另一者上的電壓。ACT信號(hào)307然后經(jīng)驅(qū)動(dòng)為低且RNL信號(hào)328經(jīng)驅(qū)動(dòng)為高,以啟用感測(cè)放大器306。具有較低電壓的數(shù)據(jù)線305-1(D)或305-2(D_)對(duì)PMOS晶體管329-1或329-2中的一者的接通程度將大于對(duì)PMOS晶體管329-1或329-2中的另一者的接通程度,借此使將具有較高電壓的數(shù)據(jù)線305-1(D)或305-2(D_)驅(qū)動(dòng)為高的程度大于將另一數(shù)據(jù)線305-1(D)或305-2(D_)驅(qū)動(dòng)為高的程度。
類似地,具有較高電壓的數(shù)據(jù)線305-1(D)或305-2(D_)對(duì)NMOS晶體管327-1或327-2中的一者的接通程度將大于對(duì)NMOS晶體管327-1或327-2中的另一者的接通程度,借此使將具有較低電壓的數(shù)據(jù)線305-1(D)或305-2(D_)驅(qū)動(dòng)為低的程度大于將另一數(shù)據(jù)線305-1(D)或305-2(D_)驅(qū)動(dòng)為低的程度。因此,在短延遲之后,具有稍大電壓的數(shù)據(jù)線305-1(D)或305-2(D_)通過(guò)源極晶體管311被驅(qū)動(dòng)到供電電壓VDD的電壓,且另一數(shù)據(jù)線305-1(D)或305-2(D_)通過(guò)匯集晶體管313被驅(qū)動(dòng)到參考電壓(例如,接地)的電壓。因此,交叉耦合NMOS晶體管327-1及327-2以及PMOS晶體管329-1及329-2用作感測(cè)放大器對(duì),其放大數(shù)據(jù)線305-1(D)及305-2(D_)上的差分電壓且操作以鎖存從選定存儲(chǔ)器單元感測(cè)的數(shù)據(jù)值。
圖4圖解說(shuō)明根據(jù)本發(fā)明的若干個(gè)實(shí)施例的與使用感測(cè)電路執(zhí)行若干個(gè)邏輯操作相關(guān)聯(lián)的時(shí)序圖。執(zhí)行邏輯操作(例如,涉及數(shù)據(jù)值的布爾邏輯函數(shù))是基本且常用的。在許多較高級(jí)函數(shù)中使用布爾邏輯函數(shù)。因此,可利用經(jīng)改善邏輯操作實(shí)現(xiàn)速度及/或電力效率,其可轉(zhuǎn)化為較高階功能性的速度及/或電力效率。本文中描述用于在不經(jīng)由輸入/輸出(I/O)線傳送數(shù)據(jù)的情況下及/或在不將數(shù)據(jù)傳送到在陣列外部的控制組件的情況下執(zhí)行邏輯操作的設(shè)備及方法。取決于存儲(chǔ)器陣列架構(gòu),用于執(zhí)行邏輯操作的設(shè)備及方法可不需要放大感測(cè)線(例如,數(shù)據(jù)線、數(shù)字線、位線)對(duì)。
關(guān)于圖2中所展示的電路(例如,存儲(chǔ)器陣列230、移位電路223及感測(cè)電路250)的操作論述圖4中所圖解說(shuō)明的時(shí)序圖。如先前在上文中所論述,除了實(shí)施對(duì)應(yīng)于每一對(duì)互補(bǔ)數(shù)據(jù)線(例如,205-1(D)及205-2(D_))的感測(cè)放大器206的晶體管之外,圖2中所展示的電路還包含僅六(6)個(gè)晶體管。額外六(6)個(gè)晶體管構(gòu)成移位電路223,移位電路223可用于實(shí)施移位(向右及/或向左)及反轉(zhuǎn)功能性,如先前所描述。除了實(shí)施感測(cè)放大器206的晶體管之外,不添加實(shí)施其它邏輯操作(例如,AND、OR)的晶體管。
如下文所描述,圖2中所展示的電路在AND及OR邏輯操作期間利用存儲(chǔ)器陣列230的存儲(chǔ)器單元作為“累加器”以用于操作數(shù)存儲(chǔ)。舉例來(lái)說(shuō),耦合到存儲(chǔ)器陣列230中的四(4)行的存儲(chǔ)器單元可在AND/OR邏輯操作期間用作“累加器”以用于操作數(shù)存儲(chǔ)。在AND/OR邏輯操作期間利用存儲(chǔ)器陣列230的存儲(chǔ)器單元作為“累加器”以用于操作數(shù)存儲(chǔ)利用以下事實(shí):在存取晶體管柵極處于特定電壓范圍內(nèi)時(shí),存儲(chǔ)器單元存取裝置(例如,圖2中所展示的晶體管202)可將具有第一狀態(tài)(例如,邏輯“0”)的數(shù)據(jù)值傳遞到數(shù)據(jù)線且不將具有第二狀態(tài)(例如,邏輯“1”)的數(shù)據(jù)值傳遞到所述數(shù)據(jù)線。
圖4圖解說(shuō)明與起始AND邏輯操作相關(guān)聯(lián)的時(shí)序圖。圖4展示用于各個(gè)行(例如,行1及行3(其在此實(shí)例中一起操作)、行4,以及行5)的信號(hào)。然而,本發(fā)明方法的實(shí)施方案并不限于這些特定行的操作且可使用不同行來(lái)實(shí)施。下文關(guān)于與圖2中所展示的電路的AND操作相關(guān)聯(lián)的偽碼論述特定時(shí)序圖信號(hào)。
與AND邏輯操作相關(guān)聯(lián)的偽碼的實(shí)例總結(jié)如下。在實(shí)例中,下文的偽碼實(shí)施涉及存儲(chǔ)于耦合到行4的存儲(chǔ)器單元中的數(shù)據(jù)值與存儲(chǔ)于耦合到行5的存儲(chǔ)器單元中的數(shù)據(jù)值的邏輯AND操作(例如,行4與行5的AND操作)。然而,使用來(lái)自行4及行5的操作數(shù)進(jìn)行邏輯AND操作僅是一個(gè)實(shí)例,且本發(fā)明并非經(jīng)配置以對(duì)僅來(lái)自這些行的操作數(shù)執(zhí)行邏輯操作(例如,存儲(chǔ)于來(lái)自存儲(chǔ)器陣列中的其它行的存儲(chǔ)器單元中的數(shù)據(jù)值可用作操作數(shù)以進(jìn)行邏輯操作)??墒褂贸挛恼f(shuō)明中所使用的行之外的行來(lái)實(shí)施邏輯操作。
將行4復(fù)制到行1及行3中
對(duì)EQ撤銷激活
開啟行4
激發(fā)感測(cè)放大器(在此之后行4數(shù)據(jù)駐存于感測(cè)放大器中)
開啟行1及行3
關(guān)閉所有行
預(yù)充電(例如,對(duì)感測(cè)放大器中的控制信號(hào)ACT及RNL撤銷激活)
對(duì)行4與行5進(jìn)行AND操作
對(duì)EQ撤銷激活
開啟行1及行3
關(guān)閉行1及行3
開啟行5
激發(fā)感測(cè)放大器
關(guān)閉行5(或行6)
預(yù)充電
在上文的偽碼中,“對(duì)EQ撤銷激活”指示在圖4中所展示的t1之前將對(duì)應(yīng)于圖2中所展示的感測(cè)放大器206的平衡電路撤銷激活。如關(guān)于用于圖3中所展示的感測(cè)放大器306的平衡電路314所描述,通過(guò)以下操作而發(fā)生對(duì)平衡電路314撤銷激活:使控制信號(hào)線326R上的平衡信號(hào)EQ變低以關(guān)斷晶體管325-1、225-2及324,使得數(shù)據(jù)線305-1(D)及305-2(D_)不短接在一起且不短接到平衡電壓(例如,VDD/2)。
在對(duì)平衡電路314撤銷激活之后,啟用選定行(例如,行4),如由偽碼中的“開啟行4”所指示且如圖4中針對(duì)信號(hào)行4在t1處所展示。當(dāng)施加到行4(例如,圖2中所展示的204-4)的電壓信號(hào)達(dá)到對(duì)應(yīng)于選定單元的存取晶體管的閾值電壓(Vt)時(shí),所述存取晶體管接通并將數(shù)據(jù)線(例如,205-2(D_))耦合到選定單元,此形成數(shù)據(jù)線之間的差分電壓信號(hào)。當(dāng)電源(例如,VDD)是1.2V時(shí),用于行的典型字線電壓可為(舉例來(lái)說(shuō))3.6V。即,例如,字線激活電壓可為電源電壓的三(3)倍。舉例來(lái)說(shuō),可使用充電泵電路實(shí)施VDD以上的電壓。圖4展示數(shù)據(jù)線D上的電壓從平衡電壓電平(例如,VDD/2=1.2V/2=0.6V)略有升高以指示邏輯“1”被存儲(chǔ)于耦合到行4的存儲(chǔ)器單元中。
在開啟行4之后,在上文的偽碼中,“激發(fā)感測(cè)放大器”指示啟用感測(cè)放大器206,還如圖4中在t1處所展示。激發(fā)感測(cè)放大器206會(huì)將行4數(shù)據(jù)值加載到感測(cè)放大器中。可如關(guān)于圖3中所展示的感測(cè)放大器306所描述(舉例來(lái)說(shuō))通過(guò)以下操作啟用感測(cè)放大器206:使ACT正控制信號(hào)變低且使RNL負(fù)控制信號(hào)變高(此放大205-1(D)與D_205-2之間的差分信號(hào)),從而在數(shù)據(jù)線205-1(D)上產(chǎn)生對(duì)應(yīng)于邏輯“1”的電壓(例如,VDD)或?qū)?yīng)于邏輯“0”的電壓(例如,GND)(且在互補(bǔ)數(shù)據(jù)線205-2(D_)上產(chǎn)生對(duì)應(yīng)于另一邏輯狀態(tài)的電壓)。舉例來(lái)說(shuō),圖4展示數(shù)據(jù)線D上的電壓升高到VDD(例如,1.2V)以指示邏輯“1”被存儲(chǔ)于耦合到行4的存儲(chǔ)器單元中。所感測(cè)數(shù)據(jù)值(例如,行4)被存儲(chǔ)于感測(cè)放大器206的初級(jí)鎖存器中。在將數(shù)據(jù)線(例如,205-1(D)或205-2(D_))從平衡電壓VDD/2充電到導(dǎo)軌電壓VDD時(shí)發(fā)生初級(jí)能量消耗。
在激發(fā)感測(cè)放大器之后,在上文的偽碼中,啟用選定行(例如,行1及行3),如由偽碼中的“開啟行1及行3”所指示且如圖4中針對(duì)信號(hào)行1及行3在t2處所展示。以與先前關(guān)于開啟行4所描述的方式類似的方式開啟行1及行3。開啟行1及行3會(huì)將存儲(chǔ)于感測(cè)放大器206的初級(jí)鎖存器中的數(shù)據(jù)值(例如,來(lái)自行4)存儲(chǔ)到耦合到行1及行3的存儲(chǔ)器單元。
在將來(lái)自行4的數(shù)據(jù)值存儲(chǔ)到行1及行3中之后,對(duì)所有行(例如,行1、行3及行4)撤銷激活,如由“關(guān)閉所有行”所指示,如圖4中針對(duì)行1及行3信號(hào)以及行4信號(hào)在t3處所指示。關(guān)閉行可通過(guò)將存取晶體管關(guān)斷而完成以將選定單元從對(duì)應(yīng)數(shù)據(jù)線解耦。
在關(guān)閉所有行之后,上文的偽碼中的“預(yù)充電”可通過(guò)平衡操作而致使對(duì)數(shù)據(jù)線的預(yù)充電,如圖4中在t4處所展示。可通過(guò)以下操作而起始平衡操作:使EQ控制信號(hào)(例如,在圖3中所展示的平衡控制信號(hào)線326上)變高以接通所有晶體管325-1、325-1及324,以便將數(shù)據(jù)線305-1(D)及305-2(D_)短接在一起且短接到平衡電壓(例如,VDD/2)。此清除來(lái)自圖2中所展示的數(shù)據(jù)線205-1(D)及205-2(D_)的行4數(shù)據(jù)值。在圖4中通過(guò)數(shù)據(jù)線D及D_上的電壓從導(dǎo)軌返回到平衡電壓(例如,0.6V)而展示預(yù)充電。在上文的偽碼中,“對(duì)EQ撤銷激活”指示將對(duì)應(yīng)于圖2中所展示的感測(cè)放大器206的平衡電路撤銷激活,如先前在上文中所描述且如圖4中在t5處所展示。
在數(shù)據(jù)線D及D_經(jīng)平衡的情況下,再次開啟行1及行3,如在偽碼中的“開啟行1及行3”所指示且如圖4中針對(duì)信號(hào)行1及行3在t6處所展示。以與先前所描述的方式類似的方式開啟行1及行3,但其中將字線充電到數(shù)據(jù)線被充電到的電壓加存儲(chǔ)器單元存取裝置的閾值電壓(例如,Vt)的某一部分。根據(jù)一些實(shí)施例,將字線充電到一電壓范圍內(nèi),所述電壓范圍是從存儲(chǔ)器單元存取裝置的閾值電壓(例如,Vt)到存儲(chǔ)器單元存取裝置的閾值電壓加數(shù)據(jù)線被充電到的電壓。根據(jù)各種實(shí)施例,將字線充電到一電壓,所述電壓介于從存儲(chǔ)器單元存取裝置的閾值電壓(例如,Vt)到存儲(chǔ)器單元存取裝置的閾值電壓加數(shù)據(jù)線被充電到的平衡電壓(例如,Vt+VDD/2)的范圍內(nèi)。將字線充電到上述范圍內(nèi)的相對(duì)較高電壓促進(jìn)較快速地感測(cè)邏輯“0”,但不正確地感測(cè)邏輯“1”的風(fēng)險(xiǎn)增加。將字線充電到上述范圍內(nèi)的相對(duì)較低電壓使感測(cè)邏輯“0”放慢,但不正確地感測(cè)邏輯“1”的風(fēng)險(xiǎn)減小。
根據(jù)實(shí)例性實(shí)施例,開啟行1及行3,其中將字線充電到數(shù)據(jù)線上的平衡電壓加存儲(chǔ)器單元存取裝置的閾值電壓的一半(例如,VDD/2+Vt/2)。由于平衡數(shù)據(jù)線D及D_緊接在開啟行1及行3之前,因此數(shù)據(jù)線處于平衡電壓(例如,在VDD是1.2V時(shí),VDD/2=0.6V)。假設(shè)圖2中所展示的存取晶體管202的Vt是0.8V,那么Vt/2是0.4V。因此,針對(duì)此實(shí)例,當(dāng)開啟行1及行3時(shí),將字線充電到0.6+0.4=1.0V,如圖4中針對(duì)信號(hào)行1及行3在t6處所展示。
開啟所述行(其中先前使用經(jīng)修改字線電壓存儲(chǔ)AND邏輯操作(例如,行4)數(shù)據(jù)值的第一操作數(shù))導(dǎo)致當(dāng)存儲(chǔ)于行1及行3中的行4數(shù)據(jù)值對(duì)應(yīng)于邏輯“1”時(shí),存儲(chǔ)于耦合到行1及行3的存儲(chǔ)器單元中的電荷對(duì)數(shù)據(jù)線電壓(例如,處于平衡電壓)不具有影響,因?yàn)樾?及行3的字線上的電壓不足以接通存取晶體管。接通存取晶體管需要至少Vt的Vgs(柵極到源極電壓)。根據(jù)本發(fā)明的各種實(shí)施例,存取裝置是MOS晶體管,其可沿任一方向接通;因此,評(píng)定存取裝置是否沿任一方向接通所關(guān)注的是柵極到端子電壓中的較高者。然而,在字線(耦合到存取晶體管的柵極)處于1.0V且數(shù)據(jù)線(耦合到存取晶體管的源極端子)處于0.6V(例如,平衡電壓)的情況下,存取晶體管經(jīng)歷僅是1.0V–0.6V=0.4V的Vgs(關(guān)于耦合到數(shù)據(jù)線的存取裝置端子),且因此保持關(guān)斷。由于存儲(chǔ)元件(例如,圖2中所展示的電容器203)被充電到高于數(shù)據(jù)線的平衡電壓的電壓,因此Vgs(關(guān)于耦合到存儲(chǔ)元件的存取裝置端子)較低(例如,在此實(shí)例中接近0V)。
使用上文所描述的經(jīng)修改字線電壓開啟行1及行3致使在行4數(shù)據(jù)值對(duì)應(yīng)于邏輯“0”(其先前存儲(chǔ)于行1及行3中)時(shí),用于耦合到行1的存儲(chǔ)器單元的存取晶體管及用于耦合到行3的存儲(chǔ)器單元的存取晶體管接通。如果邏輯“0”存儲(chǔ)于存儲(chǔ)器單元中,那么將存儲(chǔ)器單元放電(例如,0V);因此,在字線被充電到1.0V的情況下,存取裝置的Vgs是1.0V–0V=1.0V,此高于存取晶體管的Vt且所述存取裝置接通。接通用于耦合到行1及行3的存儲(chǔ)器單元的存取晶體管致使數(shù)據(jù)線電壓減小到低于平衡電壓。由用于行1及行3的存儲(chǔ)器單元的存儲(chǔ)元件通過(guò)數(shù)據(jù)線上的平衡電壓充電而導(dǎo)致電壓降,此減小數(shù)據(jù)線D_的所得電壓。有效地,數(shù)據(jù)線D_上的電壓因2個(gè)邏輯零的效應(yīng)而減小。
在上文的偽碼中,“關(guān)閉行1及行3”指示對(duì)行1及行3撤銷激活,如先前上文針對(duì)所有行所描述且如圖4中在t7處所展示。根據(jù)本發(fā)明的一些實(shí)施例,在開啟存儲(chǔ)邏輯操作的第二操作數(shù)的存儲(chǔ)器單元存儲(chǔ)到的行之前通過(guò)關(guān)閉對(duì)應(yīng)行線而取消耦合到數(shù)據(jù)線的任一行,如下文緊接著所描述。
啟用存儲(chǔ)邏輯操作的第二操作數(shù)的行(例如,行5),如由偽碼中的“開啟行5”所指示且如圖4中針對(duì)信號(hào)行5在t8處所展示。以與先前針對(duì)開啟行3所描述的相同的方式開啟行5。如果行4數(shù)據(jù)值是邏輯“1”,那么發(fā)生對(duì)行5的數(shù)據(jù)值的正常感測(cè)?;叵?,當(dāng)AND邏輯操作的第一操作數(shù)是邏輯“1”時(shí),數(shù)據(jù)線在開啟行1及行3時(shí)保持處于平衡電壓,如上文所描述。將數(shù)據(jù)線維持處于平衡電壓使得能夠正常感測(cè)AND邏輯操作的第二操作數(shù)。
當(dāng)AND邏輯操作的第一操作數(shù)是邏輯“1”時(shí),AND邏輯操作的結(jié)果遵循第二操作數(shù)的值,使得如果第二操作數(shù)是邏輯“0”,那么AND邏輯操作的結(jié)果也是邏輯“0”,且如果第二操作數(shù)是邏輯“1”,那么AND邏輯操作的結(jié)果也是邏輯“1”。即,當(dāng)AND邏輯操作的第一操作數(shù)是邏輯“1”時(shí),針對(duì)第二操作數(shù)的所感測(cè)數(shù)據(jù)值也是AND邏輯操作的結(jié)果。圖4中所展示的數(shù)據(jù)線電壓圖解說(shuō)明AND邏輯操作的第一操作數(shù)及第二操作數(shù)是邏輯“1”。在行5開啟的情況下,激發(fā)感測(cè)放大器會(huì)將數(shù)據(jù)線上的邏輯“1”電壓驅(qū)動(dòng)到導(dǎo)軌,且借此在行5關(guān)閉之前將AND邏輯操作的結(jié)果存儲(chǔ)于行5存儲(chǔ)器單元中,如圖4中在t8之后所展示。
如果行4數(shù)據(jù)值是邏輯“0”,那么AND邏輯操作的結(jié)果將是邏輯“0”,而不管行5數(shù)據(jù)值的邏輯狀態(tài)如何?;叵肷衔牡恼撌?,當(dāng)在將行4數(shù)據(jù)值存儲(chǔ)于行1及行3中之后開啟行1及行3時(shí),在行4數(shù)據(jù)值是邏輯“0”時(shí),數(shù)據(jù)線電壓因兩個(gè)零(例如,一個(gè)零是在兩個(gè)存儲(chǔ)器單元中的每一者中,一個(gè)零耦合到行1及行3中的每一者)的效應(yīng)而從平衡電壓減小。因此,在數(shù)據(jù)線最初處于平衡電壓下未感測(cè)到行5數(shù)據(jù)值,而是在數(shù)據(jù)線最初處于低于平衡電壓下(例如,因兩個(gè)邏輯“0”缺乏電荷)感測(cè)到行5數(shù)據(jù)值。
由于用于感測(cè)行5數(shù)據(jù)值的經(jīng)降低初始數(shù)據(jù)線電壓,如果行4數(shù)據(jù)值是邏輯“0”,那么感測(cè)行5總是會(huì)導(dǎo)致感測(cè)到邏輯“0”,而不管什么數(shù)據(jù)值存儲(chǔ)于行5中。如果行5數(shù)據(jù)值是邏輯“1”,那么數(shù)據(jù)線上的電壓將反映平衡電壓減去兩個(gè)邏輯“0”數(shù)據(jù)值(來(lái)自行1及行3)加行5邏輯“1”的電荷。最終結(jié)果是數(shù)據(jù)線將反映平衡電壓減一個(gè)“0”數(shù)據(jù)值。行5的“1”數(shù)據(jù)值有效地抵消來(lái)自行1及行3的“0”數(shù)據(jù)值中的一者,從而使得來(lái)自行1及行3的一個(gè)“0”數(shù)據(jù)值仍修改數(shù)據(jù)線上的電壓。當(dāng)感測(cè)放大器206激發(fā)時(shí)將感測(cè)到邏輯“0”,因?yàn)樵诟袦y(cè)時(shí)數(shù)據(jù)線電降低于平衡電壓。
如果行5數(shù)據(jù)值是邏輯“0”,那么數(shù)據(jù)線上的電壓將從由行1及行3數(shù)據(jù)值導(dǎo)致的低于平衡電壓的初始電壓甚至進(jìn)一步減小。即,數(shù)據(jù)線電壓將對(duì)應(yīng)于平衡電壓減邏輯“0”的三個(gè)數(shù)據(jù)值。再次,在感測(cè)放大器206激發(fā)時(shí)將感測(cè)到邏輯“0”,因?yàn)樵诟袦y(cè)時(shí)數(shù)據(jù)線電壓遠(yuǎn)低于平衡電壓。
如在圖2中所展示,對(duì)應(yīng)于行5的存儲(chǔ)器單元耦合到數(shù)據(jù)線D,如與行1及行3的存儲(chǔ)器單元一樣。圖2中所展示的電路的AND邏輯操作提供AND邏輯操作的正確結(jié)果,即使是在以下情況下也如此:AND邏輯函數(shù)的第二操作數(shù)存儲(chǔ)于偶數(shù)行中(偶數(shù)行的存儲(chǔ)器單元耦合到互補(bǔ)數(shù)據(jù)線D_),其中存儲(chǔ)第二操作數(shù)的存儲(chǔ)器單元中的電荷將不影響數(shù)據(jù)線D。
舉例來(lái)說(shuō),如果第二操作數(shù)存儲(chǔ)于耦合到行6的存儲(chǔ)器單元中,那么在AND邏輯操作的第一操作數(shù)(例如,行4)是邏輯“1”時(shí)正常地感測(cè)到行6數(shù)據(jù)值,且在開啟行1及行3時(shí),數(shù)據(jù)線保持處于平衡電壓下,如先前所描述。
如果AND邏輯操作的第一操作數(shù)(例如,行4)是邏輯“0”,那么在開啟行1及行3時(shí),數(shù)據(jù)線D電壓從平衡電壓降低,如上文所描述。如果行6數(shù)據(jù)值是邏輯“1”,那么在開啟行6時(shí)數(shù)據(jù)線D_反映對(duì)應(yīng)于邏輯“1”的電壓(例如,大于在開啟行6之前數(shù)據(jù)線D_的初始平衡電壓),且數(shù)據(jù)線D被充電到平衡電壓減去由來(lái)自行1及行3的兩個(gè)邏輯“0”數(shù)據(jù)值導(dǎo)致的電壓減小。因此,感測(cè)放大器206(在被激發(fā)時(shí))將數(shù)據(jù)線D上的電壓(例如,VDD/2減來(lái)自行1及行3的兩個(gè)邏輯“0”數(shù)據(jù)值的效應(yīng))與數(shù)據(jù)線D_上的電壓(例如,VDD/2加來(lái)自行6的一個(gè)邏輯“1”數(shù)據(jù)值的效應(yīng))進(jìn)行比較,從而導(dǎo)致感測(cè)到邏輯“0”(且將所述邏輯“0”存儲(chǔ)到耦合到行6的存儲(chǔ)器單元中)。
如果行6數(shù)據(jù)值是邏輯“0”,那么在開啟行6時(shí),數(shù)據(jù)線D_反映對(duì)應(yīng)于邏輯“0”的電壓(例如,因來(lái)自行6的一個(gè)邏輯“0”的效應(yīng)而低于平衡電壓的電壓),且數(shù)據(jù)線D具有等于平衡電壓減去由來(lái)自行1及行3的兩個(gè)邏輯“0”數(shù)據(jù)值導(dǎo)致的電壓減小的電壓。因此,感測(cè)放大器206(在被激發(fā)時(shí))將數(shù)據(jù)線D上的電壓(例如,VDD/2減來(lái)自行1及行3的兩個(gè)邏輯“0”數(shù)據(jù)值的效應(yīng))與數(shù)據(jù)線D_上的電壓(例如,VDD/2減來(lái)自行6的一個(gè)邏輯“0”數(shù)據(jù)值的效應(yīng))進(jìn)行比較,從而再次導(dǎo)致感測(cè)到邏輯“0”,因?yàn)閿?shù)據(jù)線D處于低于數(shù)據(jù)線D_的電壓下。邏輯“0”的適當(dāng)AND邏輯操作結(jié)果(至少來(lái)自是邏輯“0”的第一操作數(shù))發(fā)生,且存儲(chǔ)到耦合到行6的存儲(chǔ)器單元中。
在感測(cè)放大器激發(fā)(如針對(duì)上文論述的各個(gè)場(chǎng)景所描述)借此將AND邏輯操作的結(jié)果存儲(chǔ)到AND邏輯操作的第二操作數(shù)先前存儲(chǔ)于其內(nèi)的存儲(chǔ)器單元中之后,以先前在上文中針對(duì)其它行所描述的方式關(guān)閉行5(或行6),如在偽碼中所指示且如圖4中針對(duì)信號(hào)行5在t9處所展示。如先前所描述起始預(yù)充電(例如,平衡操作),如在偽碼中所指示且如圖4中在t10處所展示。
圖5圖解說(shuō)明根據(jù)本發(fā)明的若干個(gè)實(shí)施例的與使用感測(cè)電路執(zhí)行若干個(gè)邏輯操作相關(guān)聯(lián)的時(shí)序圖。圖5展示與圖4中所展示的相同的針對(duì)行1及行3、行4以及行5的信號(hào)的時(shí)序。然而,感測(cè)放大器信號(hào)的數(shù)據(jù)線電壓D及D_反映AND邏輯操作的第一操作數(shù)是邏輯“0”(而非如在圖4中所展示是邏輯“1”)。圖5進(jìn)一步展示AND邏輯操作的第二操作數(shù)是邏輯“1”。如上文所描述,在t6處平衡數(shù)據(jù)線D及D_的電壓直到于t8處開啟行1及行3(例如,在行4數(shù)據(jù)值已經(jīng)存儲(chǔ)于行1及行3中之后)為止。由于來(lái)自行4的邏輯“0”存儲(chǔ)于行1及行3中的每一者中,因此開啟行1及行3會(huì)降低數(shù)據(jù)線D電壓。開啟行5會(huì)使數(shù)據(jù)線D電壓朝向平衡電壓移動(dòng),但無(wú)法克服來(lái)自行1及行3的兩個(gè)邏輯“0”值的效應(yīng),因此數(shù)據(jù)線D電壓保持低于平衡電壓直到感測(cè)放大器306激發(fā)且將數(shù)據(jù)線D電壓驅(qū)動(dòng)到對(duì)應(yīng)于邏輯“0”的導(dǎo)軌直到行5在t9處關(guān)閉且在t10處起始平衡操作為止。
圖6是圖解說(shuō)明根據(jù)本發(fā)明的若干個(gè)實(shí)施例的感測(cè)電路的一部分的另一示意圖。圖6展示耦合到一對(duì)互補(bǔ)數(shù)據(jù)線605-1(D)及605-2(D_)的感測(cè)放大器606。圖6中所圖解說(shuō)明的感測(cè)放大器606可對(duì)應(yīng)于圖2中所展示的感測(cè)放大器206;圖6中所展示的數(shù)據(jù)線605-1(D)可對(duì)應(yīng)于圖2中所展示的數(shù)據(jù)線205-1(D);且圖6中所展示的數(shù)據(jù)線605-2(D_)可對(duì)應(yīng)于圖2中所展示的數(shù)據(jù)線205-2(D_)。
感測(cè)放大器606類似于圖3中所展示的感測(cè)放大器306且可包含平衡電路614及鎖存器615(例如,靜態(tài)鎖存器,例如交叉耦合鎖存器)。如本文中所使用,感測(cè)放大器606的交叉耦合鎖存器可稱為初級(jí)鎖存器615。鎖存器615可包含一對(duì)交叉耦合n溝道晶體管(例如,NMOS晶體管)627-1及627-2,其相應(yīng)源極通過(guò)匯集晶體管613選擇性地耦合到參考電壓(例如,接地)。舉例來(lái)說(shuō),匯集晶體管613可為n溝道晶體管(例如,NMOS晶體管)。匯集晶體管613的柵極可耦合到提供負(fù)控制信號(hào)(例如,RNL)的負(fù)控制信號(hào)線628。交叉耦合n溝道晶體管627-1可具有直接耦合到第一鎖存器節(jié)點(diǎn)617-1(S1)的漏極,且交叉耦合n溝道晶體管627-2可具有直接耦合到第二鎖存器節(jié)點(diǎn)617-2(S2)的漏極。第一鎖存器節(jié)點(diǎn)617-1(S1)耦合到數(shù)據(jù)線605-1(D),且第二鎖存器節(jié)點(diǎn)617-2(S2)耦合到數(shù)據(jù)線605-2(D_)。
鎖存器615還可包含一對(duì)交叉耦合p溝道晶體管(例如,PMOS晶體管)629-1及629-2,其相應(yīng)源極通過(guò)源極晶體管611選擇性地耦合到供電電壓(例如,VDD)。舉例來(lái)說(shuō),源極晶體管611可為p溝道晶體管(例如,PMOS晶體管)。源極晶體管611的柵極可耦合到提供正控制信號(hào)(例如,ACT)的正控制信號(hào)線607。交叉耦合p溝道晶體管629-1可具有直接耦合到第一鎖存器節(jié)點(diǎn)617-1(S1)的漏極,且交叉耦合p溝道晶體管629-2可具有直接耦合到第二鎖存器節(jié)點(diǎn)617-2(S2)的漏極。
交叉耦合n溝道晶體管627-1的柵極及交叉耦合p溝道晶體管629-1的柵極耦合到第二鎖存器節(jié)點(diǎn)617-2(S2)。交叉耦合n溝道晶體管627-2的柵極及交叉耦合p溝道晶體管629-2的柵極耦合到第二鎖存器節(jié)點(diǎn)617-1(S1)。
平衡電路614可經(jīng)配置以平衡數(shù)據(jù)線605-1(D)及605-2(D_)。在此實(shí)例中,平衡電路614包括耦合于數(shù)據(jù)線605-1(D)與605-2(D_)之間的晶體管624。平衡電路614還包括各自具有耦合在一起的第一源極/漏極區(qū)域的晶體管625-1及625-2。晶體管625-1的第二源極/漏極區(qū)域可耦合到數(shù)據(jù)線605-1(D),且晶體管625-2的第二源極/漏極區(qū)域可耦合到數(shù)據(jù)線605-2(D_)。晶體管624、625-1及625-2的柵極可耦合在一起,且耦合到提供平衡控制信號(hào)(EQ)的平衡控制信號(hào)線626。如此,激活EQ會(huì)接通晶體管624、625-1及625-2,此有效地將數(shù)據(jù)線605-1(D)及605-2(D_)短接在一起且短接到平衡電壓(例如,VDD/2)。
根據(jù)各種實(shí)施例,晶體管624、625-1、625-2及平衡晶體管是n溝道晶體管。然而,本發(fā)明的實(shí)施例并不限于此實(shí)例性配置中提供的特定導(dǎo)電性類型的晶體管。舉例來(lái)說(shuō),可與相反導(dǎo)電性類型的晶體管一起使用相反控制信號(hào)以實(shí)施相同感測(cè)放大器功能性。
感測(cè)放大器606不同于圖3中的感測(cè)放大器306之處在于:額外ACT平衡晶體管616耦合到一對(duì)交叉耦合p溝道晶體管(例如,PMOS晶體管)629-1及629-2的源極區(qū)域。即,交叉耦合p溝道晶體管對(duì)629-1及629-2的相應(yīng)源極通過(guò)ACT平衡晶體管616選擇性地耦合到平衡電壓(例如,VDD/2)620。舉例來(lái)說(shuō),ACT平衡晶體管616可為p溝道晶體管(例如,PMOS晶體管)。ACT平衡晶體管620的柵極可耦合到提供正控制信號(hào)(例如,ACT)的正控制信號(hào)線618。
感測(cè)放大器606還可包含用于依各種方式與存儲(chǔ)器陣列介接的額外晶體管,例如具有耦合到列解碼信號(hào)或列選擇信號(hào)的柵極的晶體管。并且,數(shù)據(jù)線605-1(D)及605-2(D_)可耦合到相應(yīng)局部I/O線(例如,I/O線624),所述相應(yīng)局部I/O線響應(yīng)于到存取晶體管608的線610上的啟用信號(hào)而執(zhí)行與讀取操作相關(guān)聯(lián)的操作,例如數(shù)據(jù)線存取??杉せ畲藛⒂眯盘?hào)以在I/O線624上將對(duì)應(yīng)于正被存取的存儲(chǔ)器單元的狀態(tài)(例如,邏輯數(shù)據(jù)值,例如邏輯“0”或邏輯“1”)的信號(hào)從陣列傳送到次級(jí)感測(cè)放大器(SSA)612及/或距陣列一定間距外的其它處。
在操作中,當(dāng)正感測(cè)(例如,讀取)存儲(chǔ)器單元時(shí),數(shù)據(jù)線605-1(D)或605-2(D_)中的一者上的電壓將稍大于數(shù)據(jù)線605-1(D)或605-2(D_)中的另一者上的電壓。ACT信號(hào)607然后經(jīng)驅(qū)動(dòng)到低且RNL信號(hào)628經(jīng)驅(qū)動(dòng)到高,以啟用感測(cè)放大器606鎖存器615。具有較低電壓的數(shù)據(jù)線605-1(D)或605-2(D_)對(duì)PMOS晶體管629-1或629-2中的一者的接通程度將大于對(duì)PMOS晶體管629-1或629-2中的另一者的接通程度,借此將數(shù)據(jù)線605-1(D)或605-2(D_)驅(qū)動(dòng)為高。此數(shù)據(jù)線605-1(D)或605-2(D_)將具有來(lái)自其通過(guò)ACT晶體管611到電壓供應(yīng)(Vdd)的連接的較高電壓。
類似地,具有較高電壓的數(shù)據(jù)線605-1(D)或605-2(D_)對(duì)NMOS晶體管627-1或627-2中的一者的接通程度將大于對(duì)NMOS晶體管627-1或627-2中的另一者的接通程度,借此將數(shù)據(jù)線605-1(D)或605-2(D_)驅(qū)動(dòng)為低。此數(shù)據(jù)線605-1(D)或605-2(D_)將具有耦合到其的來(lái)自其通過(guò)RNL晶體管613到接地(GND)的連接的較低電壓。因此,在短延遲之后,具有稍大電壓的數(shù)據(jù)線605-1(D)或605-2(D_)通過(guò)ACT(源極)晶體管611被驅(qū)動(dòng)到供電電壓VDD的電壓,且另一數(shù)據(jù)線605-1(D)或605-2(D_)通過(guò)RNL(匯集)晶體管613被驅(qū)動(dòng)到參考電壓(例如,接地)的電壓。因此,交叉耦合NMOS晶體管627-1及627-2以及PMOS晶體管629-1及629-2用作感測(cè)放大器對(duì),其放大數(shù)據(jù)線605-1(D)及605-2(D_)上的差分電壓且操作以鎖存從選定存儲(chǔ)器單元感測(cè)的數(shù)據(jù)值。
或者,ACT平衡晶體管616響應(yīng)于ACTEQ信號(hào)618的激活將使交叉耦合p溝道晶體管629-1及629-2的源極區(qū)域短接到平衡電壓(例如,Vdd/2)620。
圖7圖解說(shuō)明與使用圖6中所展示的感測(cè)放大器606起始AND邏輯操作相關(guān)聯(lián)的時(shí)序圖。圖7展示用于各個(gè)行(行1、行3(其在此實(shí)例中一起操作)、行4以及行5)的信號(hào)。然而,本發(fā)明方法的實(shí)施方案并不限于這些特定行的操作且可使用不同行來(lái)實(shí)施。下文關(guān)于與圖2中所展示的電路的AND操作相關(guān)聯(lián)的偽碼論述特定時(shí)序圖信號(hào)。
與AND邏輯操作相關(guān)聯(lián)的偽碼的實(shí)例總結(jié)如下。在實(shí)例中,下文的偽碼實(shí)施涉及存儲(chǔ)于耦合到行4的存儲(chǔ)器單元中的數(shù)據(jù)值與存儲(chǔ)于耦合到行5的存儲(chǔ)器單元中的數(shù)據(jù)值的邏輯AND操作(例如,行4與行5的AND操作)。然而,使用來(lái)自行4及行5的操作數(shù)進(jìn)行邏輯AND操作僅是一個(gè)實(shí)例,且本發(fā)明并非經(jīng)配置以對(duì)僅來(lái)自這些行的操作數(shù)執(zhí)行邏輯操作(例如,存儲(chǔ)于來(lái)自存儲(chǔ)器陣列中的其它行的存儲(chǔ)器單元中的數(shù)據(jù)值可用作操作數(shù)以進(jìn)行邏輯操作)??墒褂贸挛恼f(shuō)明中所使用的行之外的行來(lái)實(shí)施邏輯操作。
將行4復(fù)制到行1及行3中
對(duì)EQ撤銷激活
對(duì)感測(cè)放大器撤銷激活(例如,ACT是高,RNL是低)
對(duì)ACTEQ信號(hào)撤銷激活
開啟行4
激發(fā)感測(cè)放大器(例如,激活感測(cè)放大器中的控制信號(hào)ACT及RNL,在此之后將行4數(shù)據(jù)駐存于感測(cè)放大器中)
關(guān)閉行4
激活A(yù)CTEQ信號(hào)
開啟行1及行3
關(guān)閉行1及行3
預(yù)充電(例如,對(duì)感測(cè)放大器中的控制信號(hào)ACT及RNL撤銷激活,激活EQ(t4))
對(duì)行4與行5進(jìn)行AND操作
對(duì)EQ撤銷激活
對(duì)ACTEQ信號(hào)撤銷激活
開啟行1及行3
關(guān)閉行1及行3
開啟行5
激發(fā)感測(cè)放大器
關(guān)閉行5(或6)
激活A(yù)CTEQ
預(yù)充電
在上文的偽碼中,“對(duì)EQ撤銷激活”指示在圖7中所展示的t1之前對(duì)與圖2中所展示的感測(cè)放大器206對(duì)應(yīng)的平衡電路撤銷激活。還展示“ACTEQ”信號(hào)是高的,從而在圖7中所展示的t1之前將平衡電壓信號(hào)(VDD/2)從p溝道晶體管629-1及629-2的源極區(qū)域解耦。如關(guān)于用于圖6中所展示的感測(cè)放大器606的平衡電路614所描述,通過(guò)控制信號(hào)線626R上的平衡信號(hào)EQ變低以關(guān)斷晶體管625-1、625-2及624而發(fā)生對(duì)平衡電路614的撤銷激活,使得數(shù)據(jù)線605-1(D)及605-2(D_)不短接在一起且不短接到平衡電壓(例如,VDD/2)。通過(guò)控制信號(hào)線618上的ACTEQ信號(hào)變高以關(guān)斷晶體管616而發(fā)生對(duì)ACTEQ信號(hào)的撤銷激活,使得p溝道晶體管629-1及629-2的源極區(qū)域不短接在一起且不短接到平衡電壓(例如,VDD/2)。
在對(duì)平衡電路614撤銷激活且對(duì)ACTEQ平衡晶體管616撤銷激活之后,啟用選定行(例如,行4),如由偽碼中的“開啟行4”所指示且如在圖7中的針對(duì)信號(hào)行4在t1處所展示。當(dāng)施加到行4(例如,圖2中所展示的204-4)的電壓信號(hào)達(dá)到對(duì)應(yīng)于選定單元的存取晶體管的閾值電壓(Vt)時(shí),存取晶體管接通并將數(shù)據(jù)線(例如,205-2(D_))耦合到選定單元,此形成數(shù)據(jù)線之間的差分電壓信號(hào)。當(dāng)電源(例如,VDD)是1.2V時(shí),用于行的典型字線電壓可為例如3.6V。即,例如,字線激活電壓可為電源電壓的三(3)倍??衫缡褂贸潆姳秒娐穼?shí)施VDD以上的電壓。圖7展示數(shù)據(jù)線D上的電壓從平衡電壓電平(例如,VDD/2=1.2V/2=0.6V)略有升高以指示邏輯“1”存儲(chǔ)于耦合到行4的存儲(chǔ)器單元中。
在開啟行4之后,在上文的偽碼中,“激發(fā)感測(cè)放大器”指示啟用感測(cè)放大器206,還如圖7中的t1處所展示。激發(fā)感測(cè)放大器206將行4數(shù)據(jù)值加載到感測(cè)放大器中??扇珀P(guān)于圖6中所展示的感測(cè)放大器606所描述(舉例來(lái)說(shuō))通過(guò)ACT正控制信號(hào)變低且RNL負(fù)控制信號(hào)變高(此放大605-1(D)與D_605-2之間的差分信號(hào))而啟用感測(cè)放大器206,從而導(dǎo)致對(duì)應(yīng)于邏輯“1”的電壓(例如,VDD)或?qū)?yīng)于邏輯“0”的電壓(例如,GND)處于數(shù)據(jù)線205-1(D)上(且對(duì)應(yīng)于另一邏輯狀態(tài)的電壓處于互補(bǔ)數(shù)據(jù)線205-2(D_)上)。舉例來(lái)說(shuō),圖7展示數(shù)據(jù)線D上的電壓升高到VDD(例如,1.2V)以指示邏輯“1”存儲(chǔ)于耦合到行4的存儲(chǔ)器單元中。所感測(cè)數(shù)據(jù)值(例如,行4)存儲(chǔ)于感測(cè)放大器206的初級(jí)鎖存器中。在將數(shù)據(jù)線(例如,205-1(D)或205-2(D_))從平衡電壓VDD/2充電到導(dǎo)軌電壓VDD時(shí)發(fā)生初級(jí)能量消耗。
在激發(fā)感測(cè)放大器之后,然后關(guān)閉行4,如在上文的偽碼中所展示。在此時(shí),激活平衡晶體管616的ACTEQ信號(hào)618以將p溝道晶體管629-1及629-2的源極區(qū)域短接在一起且將其耦合到平衡電壓620(VDD/2)。如在圖6中所展示,平衡晶體管616可為p溝道晶體管,使得平衡晶體管616通過(guò)ACTEQ信號(hào)618變低而激活。同樣地,對(duì)ACT信號(hào)撤銷激活,如在圖7中所展示變高。
雖然ACTEQ信號(hào)保持激活,但啟用選定行(例如,行1及行3),如由偽碼中的“開啟行1及行3”所指示且如在圖7中的針對(duì)信號(hào)行1及行3的t2處所展示。以與先前關(guān)于開啟行4所描述的類似的方式開啟行1及行3。開啟行1及行3將存儲(chǔ)于感測(cè)放大器206的初級(jí)鎖存器中的數(shù)據(jù)值(例如,來(lái)自行4)存儲(chǔ)到耦合到行1及行3的存儲(chǔ)器單元。如果數(shù)據(jù)值是邏輯“0”,那么0伏特存儲(chǔ)到行1及行3的存儲(chǔ)器單元。如果數(shù)據(jù)值是邏輯“1”,那么代替典型1.0或更大電壓,經(jīng)平衡電壓(例如,0.6伏特)存儲(chǔ)到行1及行3的存儲(chǔ)器單元。
在來(lái)自行4的數(shù)據(jù)值存儲(chǔ)到行1及行3中之后,對(duì)行1及行3撤銷激活,如由“關(guān)閉行1及行3”所指示且如在圖7中的針對(duì)行1及行3信號(hào)的t3處所指示。關(guān)閉行可通過(guò)關(guān)斷存取晶體管而完成以將選定單元從對(duì)應(yīng)數(shù)據(jù)線解耦。
在關(guān)閉所有行1及行3之后,且在ACTEQ信號(hào)保持激活時(shí),在上文的偽碼中的“預(yù)充電”可通過(guò)平衡操作而導(dǎo)致對(duì)數(shù)據(jù)線的預(yù)充電,如在圖7中的t4處所展示。平衡操作可通過(guò)EQ控制信號(hào)(在圖6中所展示的平衡控制信號(hào)線626上)變高以接通所有晶體管625-1、625-1及624而起始,以便將數(shù)據(jù)線605-1(D)及605-2(D_)短接在一起且短接到平衡電壓(例如,VDD/2)。此清除來(lái)自圖2中所展示的數(shù)據(jù)線及205-2(D_)的行4數(shù)據(jù)值。在圖7中通過(guò)數(shù)據(jù)線D_上的電壓從導(dǎo)軌返回到平衡電壓(例如,0.6V)而展示預(yù)充電。
在上文的偽碼中,“對(duì)EQ撤銷激活”指示對(duì)與圖2中所展示的感測(cè)放大器206對(duì)應(yīng)的平衡電路撤銷激活,如先前在上文中所描述且如在圖7中的t5處所展示。另外,在上文的偽碼中,“撤銷激活A(yù)CTEQ”指示平衡晶體管616也返回到ACTEQ信號(hào)線618上的高ACTEQ信號(hào)以關(guān)斷平衡晶體管616且將感測(cè)放大器606中的p溝道晶體管629-1及629-2的源極區(qū)域從平衡電壓(例如,VDD/2)解耦。
在數(shù)據(jù)線D及D_以及感測(cè)放大器606中的p溝道晶體管629-1及629-2的源極區(qū)域經(jīng)平衡的情況下,再次開啟行1及行3,如在偽碼中的“開啟行1及行3”所指示且如在圖7中的針對(duì)信號(hào)行1及行3的t6處所展示。例如借助于施加3.6V以與先前所描述的類似的方式開啟行1及行3,如在圖7中針對(duì)信號(hào)行1及行3在t6處所展示。
開啟其中先前存儲(chǔ)AND邏輯操作(例如,行4)數(shù)據(jù)值的第一操作數(shù)的行(且使感測(cè)放大器606中的p溝道晶體管629-1及629-2的源極區(qū)域經(jīng)平衡)導(dǎo)致當(dāng)存儲(chǔ)于行1及行3中的行4數(shù)據(jù)值對(duì)應(yīng)于邏輯“1”時(shí),存儲(chǔ)于耦合到行1及行3的存儲(chǔ)器單元中的電荷對(duì)數(shù)據(jù)線電壓(例如,處于平衡電壓)不具有影響,因?yàn)榇鎯?chǔ)于行1及行3中的邏輯“1”處于與數(shù)據(jù)線平衡到的電壓基本上相同的電壓(例如,0.6V)下。
然而,相比來(lái)說(shuō),開啟行1及行3(使感測(cè)放大器606中的p溝道晶體管629-1及629-2的源極區(qū)域經(jīng)平衡)致使耦合到行1的存儲(chǔ)器單元的存取晶體管以及耦合到行3的存儲(chǔ)器單元的存取晶體管在行4數(shù)據(jù)值對(duì)應(yīng)于邏輯“0”(其先前存儲(chǔ)于行1及行3中)時(shí)接通。如果邏輯“0”存儲(chǔ)于存儲(chǔ)器單元中,那么將存儲(chǔ)器單元放電(例如,0V)。因此,在字線被充電到3.6V的情況下,存取裝置的Vgs是3.6V–0V=3.6V,此高于存取晶體管的Vt且所述存取裝置接通。接通用于耦合到行1及行3的存儲(chǔ)器單元的存取晶體管致使數(shù)據(jù)線電壓減小到低于平衡電壓。電壓降是由用于行1及行3的存儲(chǔ)器單元的存儲(chǔ)元件通過(guò)數(shù)據(jù)線上的平衡電壓充電而導(dǎo)致,此減小數(shù)據(jù)線D_的所得電壓。有效地,數(shù)據(jù)線D_上的電壓是因2個(gè)邏輯零的效應(yīng)而減小。
在上文的偽碼中,“關(guān)閉行1及行3”指示對(duì)行1及行3撤銷激活,如先前上文針對(duì)行1及行3所描述,且如在圖7中在t7處所展示。根據(jù)本發(fā)明的一些實(shí)施例,通過(guò)在開啟存儲(chǔ)邏輯操作的第二操作數(shù)的存儲(chǔ)器單元存儲(chǔ)到的行之前關(guān)閉對(duì)應(yīng)行線而取消耦合到數(shù)據(jù)線的任一行,如下文緊接著所描述。
啟用存儲(chǔ)邏輯操作的第二操作數(shù)的行(例如,行5),如由偽碼中的“開啟行5”所指示且如在圖7中針對(duì)信號(hào)行5在t8處所展示。以與先前針對(duì)開啟行3所描述的相同的方式開啟行5。如果行4數(shù)據(jù)值是邏輯“1”,那么發(fā)生對(duì)行5的數(shù)據(jù)值的正常感測(cè)?;叵?,當(dāng)AND邏輯操作的第一操作數(shù)是邏輯“1”時(shí),數(shù)據(jù)線在開啟行1及行3的情況下保持于平衡電壓下,如上文所描述。將數(shù)據(jù)線維持處于平衡電壓使得能夠正常感測(cè)AND邏輯操作的第二操作數(shù)。
當(dāng)AND邏輯操作的第一操作數(shù)是邏輯“1”時(shí),AND邏輯操作的結(jié)果遵循第二操作數(shù)的值,使得如果第二操作數(shù)是邏輯“0”,那么AND邏輯操作的結(jié)果也是邏輯“0”,且如果第二操作數(shù)是邏輯“1”,那么AND邏輯操作的結(jié)果也是邏輯“1”。即,當(dāng)AND邏輯操作的第一操作數(shù)是邏輯“1”時(shí),針對(duì)第二操作數(shù)的所感測(cè)數(shù)據(jù)值也是AND邏輯操作的結(jié)果。圖7中所展示的數(shù)據(jù)線電壓圖解說(shuō)明AND邏輯操作的第一操作數(shù)及第二操作數(shù)是邏輯“1”。在行5開啟的情況下,激發(fā)感測(cè)放大器會(huì)將數(shù)據(jù)線上的邏輯“1”電壓驅(qū)動(dòng)到導(dǎo)軌,且借此在行5關(guān)閉之前將AND邏輯操作的結(jié)果存儲(chǔ)于行5存儲(chǔ)器單元中,如圖7中在t8之后所展示。
相比來(lái)說(shuō),如果行4數(shù)據(jù)值是邏輯“0”,那么AND邏輯操作的結(jié)果將是邏輯“0”,而不管行5數(shù)據(jù)值的邏輯狀態(tài)如何。回想上文的論述,當(dāng)在將行4數(shù)據(jù)值存儲(chǔ)于行1及行3中之后開啟行1及行3時(shí),在行4數(shù)據(jù)值是邏輯“0”的情況下,數(shù)據(jù)線電壓因兩個(gè)零(例如,一個(gè)零是在兩個(gè)存儲(chǔ)器單元中的每一者中,一個(gè)零耦合到行1及行3中的每一者)的效應(yīng)而從平衡電壓減小。因此,在數(shù)據(jù)線最初處于平衡電壓下未感測(cè)到行5數(shù)據(jù)值,而是在數(shù)據(jù)線最初處于低于平衡電壓下(例如,因兩個(gè)邏輯“0”缺乏電荷)感測(cè)到行5數(shù)據(jù)值。
由于用于感測(cè)行5數(shù)據(jù)值的經(jīng)降低初始數(shù)據(jù)線電壓,如果行4數(shù)據(jù)值是邏輯“0”,那么感測(cè)行5總是導(dǎo)致感測(cè)到邏輯“0”,而不管什么數(shù)據(jù)值存儲(chǔ)于行5中。如果行5數(shù)據(jù)值是邏輯“1”,那么數(shù)據(jù)線上的電壓將反映平衡電壓減去兩個(gè)邏輯“0”數(shù)據(jù)值(來(lái)自行1及行3)加行5邏輯“1”的電荷。最終結(jié)果是數(shù)據(jù)線將反映平衡電壓減一個(gè)“0”數(shù)據(jù)值。行5的“1”數(shù)據(jù)值有效地抵消來(lái)自行1及行3的“0”數(shù)據(jù)值中的一者,從而使得來(lái)自行1及行3的一個(gè)“0”數(shù)據(jù)值仍修改數(shù)據(jù)線上的電壓。當(dāng)感測(cè)放大器206激發(fā)時(shí)將感測(cè)到邏輯“0”,因?yàn)樵诟袦y(cè)時(shí)數(shù)據(jù)線電壓低于平衡電壓。
如果行5數(shù)據(jù)值是邏輯“0”,那么數(shù)據(jù)線上的電壓將從由行1及行3數(shù)據(jù)值導(dǎo)致的低于平衡電壓的初始電壓甚至進(jìn)一步減小。即,數(shù)據(jù)線電壓將對(duì)應(yīng)于平衡電壓減邏輯“0”的三個(gè)數(shù)據(jù)值。再次,在感測(cè)放大器206激發(fā)時(shí)將感測(cè)到邏輯“0”,因?yàn)樵诟袦y(cè)時(shí)數(shù)據(jù)線電壓遠(yuǎn)低于平衡電壓。
如在圖2中所展示,對(duì)應(yīng)于行5的存儲(chǔ)器單元耦合到數(shù)據(jù)線D,如與行1及行3的存儲(chǔ)器單元一樣。然而,圖2中所展示的電路的AND邏輯操作提供AND邏輯操作的正確結(jié)果,即使在以下情況下也如此:AND邏輯函數(shù)的第二操作數(shù)存儲(chǔ)于偶數(shù)行中(偶數(shù)行的存儲(chǔ)器單元耦合到互補(bǔ)數(shù)據(jù)線D_),其中存儲(chǔ)第二操作數(shù)的存儲(chǔ)器單元中的電荷將不影響數(shù)據(jù)線D。
舉例來(lái)說(shuō),如果第二操作數(shù)存儲(chǔ)于耦合到行6的存儲(chǔ)器單元中,那么在AND邏輯操作的第一操作數(shù)(例如,行4)是邏輯“1”時(shí)正常地感測(cè)到行6數(shù)據(jù)值,且在開啟行1及行3時(shí),數(shù)據(jù)線保持處于平衡電壓下,如先前所描述。
如果AND邏輯操作的第一操作數(shù)(例如,行4)是邏輯“0”,那么在開啟行1及行3時(shí),數(shù)據(jù)線D電壓從平衡電壓降低,如上文所描述。如果行6數(shù)據(jù)值是邏輯“1”,那么數(shù)據(jù)線D_反映在開啟行6時(shí)對(duì)應(yīng)于邏輯“1”的電壓(例如,大于在開啟行6之前的針對(duì)數(shù)據(jù)線D_的初始平衡電壓),且數(shù)據(jù)線D被充電到平衡電壓減去來(lái)自行1及行3的兩個(gè)邏輯“0”數(shù)據(jù)值導(dǎo)致的電壓減小。因此,感測(cè)放大器206(在被激發(fā)時(shí))將數(shù)據(jù)線D上的電壓(例如,VDD/2減來(lái)自行1及行3的兩個(gè)邏輯“0”數(shù)據(jù)值的效應(yīng))與數(shù)據(jù)線D_上的電壓(例如,VDD/2加來(lái)自行6的一個(gè)邏輯“1”數(shù)據(jù)值的效應(yīng))進(jìn)行比較,從而導(dǎo)致感測(cè)到邏輯“0”(且將所述邏輯“0”存儲(chǔ)到耦合到行6的存儲(chǔ)器單元中)。
如果行6數(shù)據(jù)值是邏輯“0”,那么在開啟行6時(shí),數(shù)據(jù)線D_反映對(duì)應(yīng)于邏輯“0”的電壓(例如,因來(lái)自行6的一個(gè)邏輯“0”的效應(yīng)而低于平衡電壓的電壓),且數(shù)據(jù)線D具有等于平衡電壓減去由來(lái)自行1及行3的兩個(gè)邏輯“0”數(shù)據(jù)值導(dǎo)致的電壓減小的電壓。因此,感測(cè)放大器206(在被激發(fā)時(shí))將數(shù)據(jù)線D上的電壓(例如,VDD/2減來(lái)自行1及行3的兩個(gè)邏輯“0”數(shù)據(jù)值的效應(yīng))與數(shù)據(jù)線D_上的電壓(例如,VDD/2減來(lái)自行6的一個(gè)邏輯“0”數(shù)據(jù)值的效應(yīng))進(jìn)行比較,從而再次導(dǎo)致感測(cè)到邏輯“0”,因?yàn)閿?shù)據(jù)線D處于低于數(shù)據(jù)線D_的電壓下。邏輯“0”的適當(dāng)AND邏輯操作結(jié)果(至少來(lái)自是邏輯“0”的第一操作數(shù))發(fā)生,且存儲(chǔ)到耦合到行6的存儲(chǔ)器單元中。
在如針對(duì)上文論述的各個(gè)場(chǎng)景所描述感測(cè)放大器激發(fā)且借此將AND邏輯操作的結(jié)果存儲(chǔ)到AND邏輯操作的第二操作數(shù)先前存儲(chǔ)于其內(nèi)的存儲(chǔ)器單元中之后,以上文先前針對(duì)其它行所描述的方式關(guān)閉行5(或行6),如在偽碼中所指示且如在圖7中的針對(duì)信號(hào)行5在t9處所展示。在t9處,對(duì)感測(cè)放大器撤銷激活且通過(guò)ACTEQ信號(hào)618變低而激活A(yù)CTEQ平衡晶體管616。還如先前所描述起始預(yù)充電(例如,平衡操作),如在偽碼中所指示且如圖7中在t10處所展示。
圖8圖解說(shuō)明根據(jù)本發(fā)明的若干個(gè)實(shí)施例的與使用感測(cè)電路執(zhí)行若干個(gè)邏輯操作相關(guān)聯(lián)的時(shí)序圖。圖8展示與圖7中所展示的相同的針對(duì)行1、行3、行4及行5的信號(hào)的時(shí)序。然而,感測(cè)放大器信號(hào)的數(shù)據(jù)線電壓D及D_反映AND邏輯操作的第一操作數(shù)是邏輯“0”(而非如在圖7中所展示是邏輯“1”)。圖8進(jìn)一步展示AND邏輯操作的第二操作數(shù)(行5)是邏輯“1”。如上文所描述,在t4處平衡數(shù)據(jù)線D及D_的電壓,且平衡感測(cè)放大器606中的p溝道晶體管629-1及629-2的源極區(qū)域直到t5,直到在t6處開啟行1及行3(例如,在行4數(shù)據(jù)值已經(jīng)存儲(chǔ)于行1及行3中之后)為止。開啟行1及行3由于邏輯“0”存儲(chǔ)于來(lái)自行4的每一者中而降低數(shù)據(jù)線D電壓。開啟行5將數(shù)據(jù)線D電壓朝向平衡電壓移動(dòng),但無(wú)法克服來(lái)自行1及行3的兩個(gè)邏輯“0”值的效應(yīng),因此數(shù)據(jù)線D電壓保持低于平衡電壓,直到感測(cè)放大器606激發(fā)(如上文所描述)且將數(shù)據(jù)線D電壓驅(qū)動(dòng)到對(duì)應(yīng)于邏輯“0”的導(dǎo)軌,直到行5在t9處關(guān)閉為止。在t9處,對(duì)感測(cè)放大器606撤銷激活且ACTEQ平衡晶體管616通過(guò)ACTEQ信號(hào)618變低而激活。還如先前所描述起始預(yù)充電(例如,平衡操作),如在偽碼中所指示且如圖7中在t10處所展示。
OR邏輯操作可以類似于針對(duì)使用來(lái)自互補(bǔ)行0及行2而非真實(shí)行1及行3的數(shù)據(jù)值的AND邏輯操作所描述的方式而完成(假設(shè)行0及行1的存取裝置一起操作,激發(fā)感測(cè)放大器206會(huì)將真實(shí)數(shù)據(jù)值存儲(chǔ)于耦合到行1的存儲(chǔ)器單元中且將數(shù)據(jù)值的補(bǔ)數(shù)存儲(chǔ)于耦合到行0的存儲(chǔ)器單元中)。
對(duì)于其中第一操作數(shù)是邏輯“1”的OR邏輯操作,OR邏輯操作的結(jié)果總是邏輯“1”,而不管第二操作數(shù)的數(shù)據(jù)值如何。當(dāng)OR邏輯操作的第一操作數(shù)是邏輯“0”時(shí),OR邏輯操作的結(jié)果遵循第二操作數(shù)的數(shù)據(jù)值(例如,當(dāng)?shù)诙僮鲾?shù)是邏輯“1”時(shí),OR邏輯操作的結(jié)果是邏輯“1”,當(dāng)?shù)诙僮鲾?shù)是邏輯“0”時(shí),OR邏輯操作的結(jié)果也是邏輯“0”)。因此,使用互補(bǔ)數(shù)據(jù)值致使圖2中所展示的電路以如上文針對(duì)AND邏輯操作所描述的相同的方式操作以達(dá)到OR邏輯操作的正確結(jié)果。
根據(jù)本發(fā)明的其它實(shí)施例,代替使用存儲(chǔ)于耦合到互補(bǔ)數(shù)據(jù)線的存儲(chǔ)器單元中的互補(bǔ)數(shù)據(jù)值,反相隔離晶體管(例如,圖2中所展示的221-5及221-6)可用于在操作中轉(zhuǎn)置真實(shí)數(shù)據(jù)值,其產(chǎn)生與針對(duì)AND邏輯操作所描述的相同的操作。
雖然本文中已圖解說(shuō)明及描述了包含感測(cè)電路、感測(cè)放大器、耦合到特定行的存儲(chǔ)器陣列的存儲(chǔ)器單元及/或移位電路的各種組合及配置的實(shí)例性實(shí)施例,但本發(fā)明的實(shí)施例并不限于本文中明確述的那些組合。本文中揭示的感測(cè)電路、感測(cè)放大器、存儲(chǔ)器單元及/或移位電路的其它組合及配置明確包含于本發(fā)明的范圍內(nèi)。
盡管本文中已圖解說(shuō)明及描述了特定實(shí)施例,但所屬領(lǐng)域的技術(shù)人員將了解,經(jīng)計(jì)算以實(shí)現(xiàn)相同結(jié)果的布置可取代所展示的特定實(shí)施例。本發(fā)明打算涵蓋本發(fā)明的一或多個(gè)實(shí)施例的更改或變化。應(yīng)理解,已以說(shuō)明性方式而非限定性方式做出以上描述。在審閱以上描述后,所屬領(lǐng)域的技術(shù)人員將明了以上實(shí)施例的組合及本文中未特定描述的其它實(shí)施例。本發(fā)明的一或多個(gè)實(shí)施例的范圍包含其中使用以上結(jié)構(gòu)及方法的其它應(yīng)用。因此,本發(fā)明的一或多個(gè)實(shí)施例的范圍應(yīng)參考所附權(quán)利要求書以及授權(quán)此權(quán)利要求書的等效內(nèi)容的全部范圍來(lái)確定。
在前述具體實(shí)施方式中,出于簡(jiǎn)化本發(fā)明的目的,將一些特征一起集合于單個(gè)實(shí)施例中。本發(fā)明的此方法不應(yīng)解釋為反映本發(fā)明的所揭示實(shí)施例必須使用比明確陳述于每一權(quán)利要求中更多的特征的意圖。而是,如所附權(quán)利要求書反映:發(fā)明性標(biāo)的物在于少于單個(gè)所揭示實(shí)施例的所有特征。因此,特此將所附權(quán)利要求書并入到具體實(shí)施方式中,其中每一權(quán)利要求獨(dú)立地作為單獨(dú)實(shí)施例。