本發(fā)明涉及一種一位全加器，尤其是涉及一種基于finfet晶體管的一位全加器。

背景技術：

作為算術運算的核心單元，全加器的速度和功耗對整個系統(tǒng)的性能起著至關重要的作用。例如在乘法器、壓縮樹、比較器及奇偶校驗等運算電路中，承擔最基本運算功能的全加器的性能明顯影響著運算電路的整體性能。在電路設計中，功耗低、延時小和輸出全擺幅是運算單元應具有的特性，只有這樣才能在低供電電壓的情況下，提供足夠的驅動能力，保證輸出信號的穩(wěn)定性。全加器可以用靜態(tài)門或者動態(tài)門實現(xiàn)，靜態(tài)門的優(yōu)點是對噪聲具有穩(wěn)定性。這使得設計過程非常容易并且適合于設計的高度自動化。顯然，這是最適合于一般要求的邏輯設計類型。

在集成電路工藝尺寸按比例縮小到32nm以下時，已有研究表明，相比傳統(tǒng)平面cmos晶體管，三維場效晶體管finfet(finfield-effecttransistor)器件，在抑制亞閾值漏電流、抑制短溝道效應方面具有明顯的優(yōu)勢可使電路獲得更簡潔的結構，減小晶體管數(shù)量，從而減小了電路的動態(tài)和漏功耗，提供比cmos電路更靈活的電路結構和優(yōu)化設計空間。而現(xiàn)有的傳統(tǒng)靜態(tài)互補一位全加器如圖1所示，該一位全加器使用cmos器件實現(xiàn)，不僅需要較多的finfet管數(shù)量，且在信號跳變時會有電源到地的通路產生，由此短路功耗較大，導致總功耗較大，這不利于低功耗設計，且也會導致電路中會出現(xiàn)大量的串聯(lián)和并聯(lián)等級聯(lián)結構，如圖1中圓虛線框所示，嚴重增加輸出信號的延時，以致產生較大的功耗延時積(pdp)。同時，在現(xiàn)有的工藝庫中，傳統(tǒng)基本門都是以cmos器件為基本單元構建的。因此，類似dc(designcompiler)這種商業(yè)eda工具利用現(xiàn)有工藝庫設計的一位全加器電路如圖2所示，該一位全加器包含較多的基本門，且也有類似傳統(tǒng)靜態(tài)一位全加器的串并聯(lián)問題，即圖2圓虛線框所示，較對應的利用finfet器件構建的全加器電路，在電路性能方面，即延時、功耗和pdp方面，也可能不再是最優(yōu)。

鑒此，設計一種在不影響電路性能的情況下，設計一種面積、延時、功耗和功耗延時積均較小的基于finfet器件的一位全加器具有重要意義。

技術實現(xiàn)要素：

本發(fā)明所要解決的技術問題是提供一種在不影響電路性能的情況下，面積、延時、功耗和功耗延時積均較小的基于finfet器件的一位全加器。

本發(fā)明解決上述技術問題所采用的技術方案為：一種基于finfet晶體管的一位全加器，包括第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管、第六finfet管、第七finfet管、第八finfet管、第九finfet管、第十finfet管、第十一finfet管、第十二finfet管、第十三finfet管、第一反相器和第二反相器，所述的第一finfet管、所述的第四finfet管、所述的第五finfet管、所述的第七finfet管、所述的第十finfet管和所述的第十一finfet管均為p型finfet管，所述的第二finfet管、所述的第三finfet管、所述的第六finfet管、所述的第八finfet管、所述的第九finfet管、所述的第十二finfet管和所述的第十三finfet管均為n型finfet管，所述的第一finfet管、所述的第六finfet管、所述的第七finfet管、所述的第十二finfet管和所述的第十三finfet管均為高閾值finfet管，所述的第二finfet管、所述的第三finfet管、所述的第四finfet管、所述的第五finfet管、所述的第八finfet管、所述的第九finfet管、所述的第十finfet管和所述的第十一finfet管均為低閾值finfet管，所述的第一反相器和所述的第二反相器為電路結構相同的低閾值反相器；所述的第一finfet管的源極、所述的第七finfet管的源極和所述的第十finfet管的源極均接入電源，所述的第一finfet管的前柵、所述的第二finfet管的前柵、所述的第二finfet管的背柵、所述的第三finfet管的漏極、所述的第四finfet管的源極、所述的第五finfet管的前柵、所述的第五finfet管的背柵、所述的第六finfet管的前柵、所述的第十finfet管的前柵和所述的第十三finfet管的前柵連接且其連接端為所述的一位全加器的第一加數(shù)信號輸入端，用于接入第一加數(shù)信號；所述的第一finfet管的背柵、所述的第二finfet管的源極、所述的第三finfet管的背柵、所述的第三finfet管的前柵、所述的第四finfet管的前柵、所述的第四finfet管的背柵、所述的第五finfet管的漏極、所述的第六finfet管的背柵和所述的第十finfet管的背柵連接且其連接端為所述的一位全加器的第二加數(shù)信號輸入端，用于接入第二加數(shù)信號；所述的第一finfet管的漏極、所述的第二finfet管的漏極、所述的第三finfet管的源極和所述的第十三finfet管的背柵連接，所述的第四finfet管的漏極、所述的第五finfet管的源極、所述的第六finfet管的漏極、所述的第七finfet管的前柵、所述的第八finfet管的前柵、所述的第八finfet管的背柵、所述的第九finfet管的漏極、所述的第十一finfet管的前柵和所述的第十二finfet管的前柵連接，所述的第六finfet管的源極接地，所述的第七finfet管的漏極、所述的第八finfet管的漏極、所述的第九finfet管的源極和所述的第一反相器的輸入端連接，所述的第一反相器的輸出端為所述的一位全加器的輸出端，輸出和信號，所述的第七finfet管的背柵、所述的第八finfet管的源極、所述的第九finfet管的前柵、所述的第九finfet管的背柵、所述的第十一finfet管的背柵和所述的第十二finfet管的背柵連接且其連接端為所述一位全加器的低位進位信號輸入端，用于接入低位進位信號，所述的第十finfet管的漏極和所述的第十一finfet管的源極連接，所述的第十一finfet管的漏極、所述的第十二finfet管的漏極、所述的第十三finfet管的漏極和所述的第二反相器的輸入端連接，所述的第二反相器的輸出端為所述的一位全加器的高位進位信號輸出端，用于輸出高位進位信號，所述的第十二finfet管的源極和所述的第十三finfet管的源極均接地。

所述的第一finfet管、所述的第六finfet管、所述的第七finfet管、所述的第十二finfet管和所述的第十三finfet管的閾值電壓均為0.6v-0.7v，所述的第二finfet管、所述的第三finfet管、所述的第四finfet管、所述的第五finfet管、所述的第八finfet管、所述的第九finfet管、所述的第十finfet管和所述的第十一finfet管的閾值電壓均為0.1v-0.4v。

所述的第一finfet管鰭的數(shù)量為1，所述的第二finfet管鰭的數(shù)量為1，所述的第三finfet管鰭的數(shù)量為1，所述的第四finfet管鰭的數(shù)量為1，所述的第五finfet管鰭的數(shù)量為1，所述的第六finfet管鰭的數(shù)量為1，所述的第七finfet管鰭的數(shù)量為1，所述的第八finfet管鰭的數(shù)量為1，所述的第九finfet管鰭的數(shù)量為1，所述的第十finfet管鰭的數(shù)量為2，所述的第十一finfet管鰭的數(shù)量為2，所述的第十二finfet管鰭的數(shù)量為1，所述的第十三finfet管鰭的數(shù)量為1。

所述的低閾值反相器包括第十四finfet管和第十五finfet管，所述的第十四finfet管為p型finfet管、所述的第十五finfet管為n型finfet管，所述的第十四finfet管和所述的第十五finfet管均為低閾值finfet管，所述的第十四finfet管的源極接入電源，所述的第十四finfet管的前柵、所述的第十四finfet管的背柵、所述的第十五finfet管的前柵和所述的第十五finfet管的背柵連接且其連接端為所述的低閾值反相器的輸入端，所述的第十四finfet管的漏極和所述的第十五finfet管的漏極連接且其連接端為所述的低閾值反相器的輸出端，所述的第十五finfet管的源極接地；

所述的第十四finfet管和所述的第十五finfet管的閾值電壓均為0.1v-0.4v。

所述的第十四finfet管鰭的數(shù)量為2，所述的第十五finfet管鰭的數(shù)量為1。

與現(xiàn)有技術相比，本發(fā)明的優(yōu)點在于通過第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管、第六finfet管、第七finfet管、第八finfet管、第九finfet管、第十finfet管、第十一finfet管、第十二finfet管、第十三finfet管、第一反相器和第二反相器構建基于finfet晶體管的一位全加器，第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管、第六finfet管、第七finfet管、第八finfet管、第九finfet管和第一反相器組成一位全加器的求和輸出電路，第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管、第六finfet管、第十finfet管、第十一finfet管、第十二finfet管、第十三finfet管和第二反相器組成一位全加器的進位輸出電路，在工作過程中，通過第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管和第六finfet管六管構成同或/異或電路f，產生中間信號n1＝a⊙b，n2＝a⊕b，所需管子數(shù)少且由于沒有電源vdd到地之間的短路通路，極大的降低了功耗，同時，中間信號n2再與低位進位信號ci僅通過第七finfet管、第八finfet管和第九finfet管三管構成同或電路并經由第一反相器輸出和信號s，不僅所需管子數(shù)較少且第七finfet管、第八finfet管和第九finfet管三管之間也無電源vdd到地之間的短路通道，并通過第一反相器增強帶負載能力；同時，作為第一級同或/異或電路f的內部節(jié)點信號n1和n2又是由第十finfet管、第十一finfet管、第十二finfet管和第十三finfet管構成的靜態(tài)門的輸入信號，最后經由第二反相器輸出高位進位信號co并增強帶負載能力，且管子數(shù)少，由此本發(fā)明在不影響電路性能的情況下，面積、延時、功耗和功耗延時積均較小。

附圖說明

圖1為現(xiàn)有的傳統(tǒng)靜態(tài)互補一位全加器的電路圖；

圖2為利用synopsys公司的eda工具designcompiler(dc)使用nangate_15nm_ocl工藝庫綜合后生成的一位全加器的電路圖；

圖3為本發(fā)明的基于finfet晶體管的一位全加器的電路圖；

圖4(a)為本發(fā)明的基于finfet晶體管的一位全加器中低閾值反相器的電路圖；

圖4(b)為本發(fā)明的基于finfet晶體管的一位全加器中低閾值反相器的符號圖；

圖5為標準電壓(1v)下，本發(fā)明的基于finfet晶體管的一位全加器在bsimimg標準工藝下的仿真波形圖；

圖6為超閾值電壓(0.8v)下，本發(fā)明的基于finfet晶體管的一位全加器在bsimimg標準工藝下的仿真波形圖。

具體實施方式

以下結合附圖實施例對本發(fā)明作進一步詳細描述。

實施例一：如圖3所示，一種基于finfet晶體管的一位全加器，包括第一finfet管m1、第二finfet管m2、第三finfet管m3、第四finfet管m4、第五finfet管m5、第六finfet管m6、第七finfet管m7、第八finfet管m8、第九finfet管m9、第十finfet管m10、第十一finfet管m11、第十二finfet管m12、第十三finfet管m13、第一反相器f1和第二反相器f2，第一finfet管m1、第四finfet管m4、第五finfet管m5、第七finfet管m7、第十finfet管m10和第十一finfet管m11均為p型finfet管，第二finfet管m2、第三finfet管m3、第六finfet管m6、第八finfet管m8、第九finfet管m9、第十二finfet管m12和第十三finfet管m13均為n型finfet管，第一finfet管m1、第六finfet管m6、第七finfet管m7、第十二finfet管m12和第十三finfet管m13均為高閾值finfet管，第二finfet管m2、第三finfet管m3、第四finfet管m4、第五finfet管m5、第八finfet管m8、第九finfet管m9、第十finfet管m10和第十一finfet管m11均為低閾值finfet管，第一反相器f1和第二反相器f2為電路結構相同的低閾值反相器；第一finfet管m1鰭的數(shù)量為1，第二finfet管m2鰭的數(shù)量為1，第三finfet管m3鰭的數(shù)量為1，第四finfet管m4鰭的數(shù)量為1，第五finfet管m5鰭的數(shù)量為1，第六finfet管m6鰭的數(shù)量為1，第七finfet管m7鰭的數(shù)量為1，第八finfet管m8鰭的數(shù)量為1，第九finfet管m9鰭的數(shù)量為1，第十finfet管m10鰭的數(shù)量為2，第十一finfet管m11鰭的數(shù)量為2，第十二finfet管m12鰭的數(shù)量為1，第十三finfet管m13鰭的數(shù)量為1；第一finfet管m1的源極、第七finfet管m7的源極和第十finfet管m10的源極均接入電源vdd，第一finfet管m1的前柵、第二finfet管m2的前柵、第二finfet管m2的背柵、第三finfet管m3的漏極、第四finfet管m4的源極、第五finfet管m5的前柵、第五finfet管m5的背柵、第六finfet管m6的前柵、第十finfet管m10的前柵和第十三finfet管m13的前柵連接且其連接端為一位全加器的第一加數(shù)信號輸入端，用于接入第一加數(shù)信號a；第一finfet管m1的背柵、第二finfet管m2的源極、第三finfet管m3的背柵、第三finfet管m3的前柵、第四finfet管m4的前柵、第四finfet管m4的背柵、第五finfet管m5的漏極、第六finfet管m6的背柵和第十finfet管m10的背柵連接且其連接端為一位全加器的第二加數(shù)信號輸入端，用于接入第二加數(shù)信號b；第一finfet管m1的漏極、第二finfet管m2的漏極、第三finfet管m3的源極和第十三finfet管m13的背柵連接，第四finfet管m4的漏極、第五finfet管m5的源極、第六finfet管m6的漏極、第七finfet管m7的前柵、第八finfet管m8的前柵、第八finfet管m8的背柵、第九finfet管m9的漏極、第十一finfet管m11的前柵和第十二finfet管m12的前柵連接，第六finfet管m6的源極接地，第七finfet管m7的漏極、第八finfet管m8的漏極、第九finfet管m9的源極和第一反相器f1的輸入端連接，第一反相器f1的輸出端為一位全加器的輸出端，輸出和信號s，第七finfet管m7的背柵、第八finfet管m8的源極、第九finfet管m9的前柵、第九finfet管m9的背柵、第十一finfet管m11的背柵和第十二finfet管m12的背柵連接且其連接端為所述一位全加器的低位進位信號輸入端，用于接入低位進位信號ci，第十finfet管m10的漏極和第十一finfet管m11的源極連接，第十一finfet管m11的漏極、第十二finfet管m12的漏極、第十三finfet管m13的漏極和第二反相器f2的輸入端連接，第二反相器f2的輸出端為一位全加器的高位進位信號輸出端，用于輸出高位進位信號co，第十二finfet管m12的源極和第十三finfet管m13的源極均接地。

實施例二：如圖3所示，一種基于finfet晶體管的一位全加器，包括第一finfet管m1、第二finfet管m2、第三finfet管m3、第四finfet管m4、第五finfet管m5、第六finfet管m6、第七finfet管m7、第八finfet管m8、第九finfet管m9、第十finfet管m10、第十一finfet管m11、第十二finfet管m12、第十三finfet管m13、第一反相器f1和第二反相器f2，第一finfet管m1、第四finfet管m4、第五finfet管m5、第七finfet管m7、第十finfet管m10和第十一finfet管m11均為p型finfet管，第二finfet管m2、第三finfet管m3、第六finfet管m6、第八finfet管m8、第九finfet管m9、第十二finfet管m12和第十三finfet管m13均為n型finfet管，第一finfet管m1、第六finfet管m6、第七finfet管m7、第十二finfet管m12和第十三finfet管m13均為高閾值finfet管，第二finfet管m2、第三finfet管m3、第四finfet管m4、第五finfet管m5、第八finfet管m8、第九finfet管m9、第十finfet管m10和第十一finfet管m11均為低閾值finfet管，第一反相器f1和第二反相器f2為電路結構相同的低閾值反相器；第一finfet管m1鰭的數(shù)量為1，第二finfet管m2鰭的數(shù)量為1，第三finfet管m3鰭的數(shù)量為1，第四finfet管m4鰭的數(shù)量為1，第五finfet管m5鰭的數(shù)量為1，第六finfet管m6鰭的數(shù)量為1，第七finfet管m7鰭的數(shù)量為1，第八finfet管m8鰭的數(shù)量為1，第九finfet管m9鰭的數(shù)量為1，第十finfet管m10鰭的數(shù)量為2，第十一finfet管m11鰭的數(shù)量為2，第十二finfet管m12鰭的數(shù)量為1，第十三finfet管m13鰭的數(shù)量為1；第一finfet管m1的源極、第七finfet管m7的源極和第十finfet管m10的源極均接入電源vdd，第一finfet管m1的前柵、第二finfet管m2的前柵、第二finfet管m2的背柵、第三finfet管m3的漏極、第四finfet管m4的源極、第五finfet管m5的前柵、第五finfet管m5的背柵、第六finfet管m6的前柵、第十finfet管m10的前柵和第十三finfet管m13的前柵連接且其連接端為一位全加器的第一加數(shù)信號輸入端，用于接入第一加數(shù)信號a；第一finfet管m1的背柵、第二finfet管m2的源極、第三finfet管m3的背柵、第三finfet管m3的前柵、第四finfet管m4的前柵、第四finfet管m4的背柵、第五finfet管m5的漏極、第六finfet管m6的背柵和第十finfet管m10的背柵連接且其連接端為一位全加器的第二加數(shù)信號輸入端，用于接入第二加數(shù)信號b；第一finfet管m1的漏極、第二finfet管m2的漏極、第三finfet管m3的源極和第十三finfet管m13的背柵連接，第四finfet管m4的漏極、第五finfet管m5的源極、第六finfet管m6的漏極、第七finfet管m7的前柵、第八finfet管m8的前柵、第八finfet管m8的背柵、第九finfet管m9的漏極、第十一finfet管m11的前柵和第十二finfet管m12的前柵連接，第六finfet管m6的源極接地，第七finfet管m7的漏極、第八finfet管m8的漏極、第九finfet管m9的源極和第一反相器f1的輸入端連接，第一反相器f1的輸出端為一位全加器的輸出端，輸出和信號s，第七finfet管m7的背柵、第八finfet管m8的源極、第九finfet管m9的前柵、第九finfet管m9的背柵、第十一finfet管m11的背柵和第十二finfet管m12的背柵連接且其連接端為所述一位全加器的低位進位信號輸入端，用于接入低位進位信號ci，第十finfet管m10的漏極和第十一finfet管m11的源極連接，第十一finfet管m11的漏極、第十二finfet管m12的漏極、第十三finfet管m13的漏極和第二反相器f2的輸入端連接，第二反相器f2的輸出端為一位全加器的高位進位信號輸出端，用于輸出高位進位信號co，第十二finfet管m12的源極和第十三finfet管m13的源極均接地。

本實施例中，第一finfet管m1、第六finfet管m6、第七finfet管m7、第十二finfet管m12和第十三finfet管m13的閾值電壓均為0.6v-0.7v，第二finfet管m2、第三finfet管m3、第四finfet管m4、第五finfet管m5、第八finfet管m8、第九finfet管m9、第十finfet管m10和第十一finfet管m11的閾值電壓均為0.1v-0.4v。

如圖4(a)和圖4(b)所示，本實施例中，低閾值反相器包括第十四finfet管m14和第十五finfet管m15，第十四finfet管m14為p型finfet管、第十五finfet管m15為n型finfet管，第十四finfet管m14和第十五finfet管m15均為低閾值finfet管，第十四finfet管m14鰭的數(shù)量為2，第十五finfet管m15鰭的數(shù)量為1，第十四finfet管m14的源極接入電源vdd，第十四finfet管m14的前柵、第十四finfet管m14的背柵、第十五finfet管m15的前柵和第十五finfet管m15的背柵連接且其連接端為低閾值反相器的輸入端，第十四finfet管m14的漏極和第十五finfet管m15的漏極連接且其連接端為低閾值反相器的輸出端，第十五finfet管m15的源極接地；

本實施例中，第十四finfet管m14和第十五finfet管m15的閾值電壓均為0.1v-0.4v。

為了驗證本發(fā)明的基于finfet晶體管的一位全加器的優(yōu)越性，在bsimimg標準工藝，電路的輸入頻率為100mhz、200mhz、250mhz、500mhz的條件下，使用電路仿真工具hspice對本發(fā)明的基于finfet晶體管的一位全加器、利用synopsys公司的eda工具designcompiler(dc)使用nangate_15nm_ocl工藝庫綜合后生成的一位全加器(簡稱dc綜合全加器)的電路圖和bsimimg工藝庫中傳統(tǒng)的靜態(tài)互補一位全加器三種電路的性能進行仿真對比，

其中，bsimimg工藝庫對應的電源vdd電壓為1v。標準電壓(1v)下，本發(fā)明的基于finfet晶體管的一位全加器在bsimimg標準工藝仿真波形如圖5所示；超閾值電壓(0.8v)下，本發(fā)明的基于finfet晶體管的一位全加器在bsimimg標準工藝仿真波形如圖6所示。分析圖5和圖6可知，本發(fā)明具有正確的工作邏輯。

表1為在bsimimg標準工藝下，輸入頻率為100mhz時，本發(fā)明、dc綜合全加器和傳統(tǒng)靜態(tài)互補一位全加器三種電路的性能比較圖。

表1

分析表1可得：本發(fā)明與dc綜合全加器相比，晶體管數(shù)量減少13個，延時增大了7.73％，電路功耗降低了46.05％，功耗延時積降低了41.87％，本發(fā)明與傳統(tǒng)靜態(tài)互補一位全加器相比，晶體管數(shù)量減少11個，延時增大了3.39％，電路功耗降低了13.28％，功耗延時積降低了10.32％。

表2為在bsimimg標準工藝下，輸入頻率為200mhz時，本發(fā)明、dc綜合全加器和傳統(tǒng)靜態(tài)互補一位全加器三種電路的性能比較圖。

表2

分析表2可得：本發(fā)明與dc綜合全加器相比，晶體管數(shù)量減少13個，延時增大了8.27％，電路功耗降低46.21％，功耗延時積降低了41.73％，本發(fā)明與傳統(tǒng)靜態(tài)互補一位全加器相比，晶體管數(shù)量減少11個，延時增大了3.92％，電路功耗降低14.40％，功耗延時積降低了11.02％。

表3為在bsimimg標準工藝下，輸入頻率為250mhz時，本發(fā)明、dc綜合全加器和傳統(tǒng)靜態(tài)互補一位全加器三種電路的性能比較圖。

表3

分析表3可得：本發(fā)明與dc綜合全加器相比，晶體管數(shù)量減少13個，延時增大了8.19％，電路功耗降低46.27％，功耗延時積降低了41.83％，本發(fā)明與傳統(tǒng)靜態(tài)互補一位全加器相比，晶體管數(shù)量減少11個，延時增大了3.38％，電路功耗降低14.90％，功耗延時積降低了11.98％。

表4為在bsimimg標準工藝下，輸入頻率為500mhz時，本發(fā)明、dc綜合全加器和傳統(tǒng)靜態(tài)互補一位全加器三種電路的性能比較圖。

表4

分析表4可得：本發(fā)明與dc綜合全加器相比，晶體管數(shù)量分別減少13個，延時增大了8.18％，電路功耗降低46.72％，功耗延時積降低了42.37％，本發(fā)明與傳統(tǒng)靜態(tài)互補一位全加器相比，晶體管數(shù)量減少11個，延時增大了3.38％，電路功耗降低17.04％，功耗延時積降低了14.24％。

由上述的比較數(shù)據(jù)可見，在不影響電路性能的前提下，本發(fā)明與dc綜合全加器和傳統(tǒng)靜態(tài)互補一位全加器相比較，晶體管的數(shù)量減少了，延時有所犧牲，但電路功耗極大降低；當工作頻率不斷提高時，功耗延時積的優(yōu)化效果也逐漸明顯。