專利名稱：節(jié)能旁路晶體管邏輯電路和使用該電路的全加器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體邏輯電路，特別是一種具有不會(huì)漏電的電平恢復(fù)電路的可節(jié)約能量的旁路晶體管邏輯電路和使用這種電路的全加器。
在許多數(shù)字技術(shù)應(yīng)用中，所使用的CMOS(互補(bǔ)型MOS)靜態(tài)邏輯電路具有比其它NMOS(N-溝道金屬氧化物半導(dǎo)體)或MPOS(P-溝道金屬氧化物體)電路更低的功耗和更高的性能。但是，在每個(gè)CMOS靜態(tài)邏輯電路由P-型FET(PFET)和n-型FET(NFET)組成的情況中，當(dāng)這些FET同時(shí)被輸入信號(hào)導(dǎo)通時(shí)，有一個(gè)漏電流流入該CMOS靜態(tài)邏輯電路。因?yàn)檫@個(gè)原因，CMOS靜態(tài)邏輯電路不適用于具有低功耗和高速運(yùn)行的數(shù)字電路。在高速和低功率應(yīng)用中，常規(guī)的CMOS設(shè)計(jì)技術(shù)通常要考慮速度和功率的折衷，因而限制了他們?cè)O(shè)計(jì)的適應(yīng)性。這是因?yàn)樵撓到y(tǒng)的設(shè)計(jì)者們別無(wú)選擇只能將CMOS電路設(shè)計(jì)成具有兩者特性之一，或具有折衷的特性。
僅由若干個(gè)n型FET(NFET)構(gòu)成的旁路晶體管邏輯電路(在下文中，表示為“RL”)被推薦作為適用于低功耗和高速運(yùn)行的邏輯電路。這個(gè)PL電路完成與常規(guī)CMOS邏輯電路相同的邏輯功能，但它的晶體管數(shù)目與常規(guī)的CMOS邏輯電路相比減少一半。所以，在一些例子中，有節(jié)制地使用旁路晶體管邏輯電路以便于在不增加功耗或損失速度的情況下減小電路尺寸。在許多數(shù)字應(yīng)用中引用PL電路可以將上述須考慮折衷的因素減到最低程度。
如

圖1所示，典型的AND/NAND旁路晶體管邏輯電路10由4個(gè)NFET M1到M4構(gòu)成，并有4個(gè)輸入12,14,16和18和2個(gè)輸出20和22。電路10的輸入信號(hào)“A”和“A”施加到輸入端12和14，另一個(gè)輸入信號(hào)“B”和“B”施加到輸入端16和18。NFET M1的漏極和輸入端12相連，它的柵極和輸入端14相連。NFET M2的源極接地并且其柵極和輸入端18相連。NFET M1的源極和FET M2的漏極共同連接在電路10的輸出端20。該NFET M1和M2提供2個(gè)輸入信號(hào)“A”和“B”的邏輯“與”功能，并通過(guò)輸出端20輸出結(jié)果A·B。
同樣，NFET M3的漏極和電源電壓VDD相連，其柵極和電路10的輸入端18相連。NFET M4的漏極和輸入端14相連其柵極和輸入端16相連。NFET M3和M4共同連接于電路10的輸出端22。NFET M3和M4提供2個(gè)輸入信號(hào)“A”和“B”的邏輯“與非”功能，并通過(guò)電路10的輸出端22輸出結(jié)果A·B。
在上述的AND/NAND旁路晶體管邏輯電路10中，當(dāng)輸入“A”和“B”都是邏輯“1”或高電平時(shí)，NFET M1和M4導(dǎo)通。此時(shí)，A·B=1而A·B=“0”。如果2個(gè)輸入都是邏輯“0”或低電平時(shí)，或當(dāng)輸入“A”是高電平而輸入“B”是低電平時(shí)，NFET M2和M3導(dǎo)通。此時(shí)，A·B=0而A·B=1。當(dāng)輸入“A”變低電平而輸入“B”變高電平時(shí)，NFET M1和M4導(dǎo)通，結(jié)果A·B=0而A·B=1。
如上所述，PL電路比CMOS邏輯電路具有更低的功耗和更高的性能。這是因?yàn)樗妮斎胄盘?hào)同時(shí)施加給構(gòu)成PL電路的NFET上。然而，在常規(guī)PL電路10中，當(dāng)輸出是“1”或高電平時(shí)，輸出的電壓電平?jīng)]有增加到一個(gè)強(qiáng)的或滿程高電平，如VDD，且它未增加到VDD-Vt(這里Vt是NFET的閥值電壓)。輸出電壓的降低導(dǎo)致了電路噪聲容限度得很低，結(jié)果是電路性能的降低。另外，常規(guī)的PL邏輯電路需要一個(gè)電平恢復(fù)電路用于將輸出電壓從一個(gè)不太高的電平恢復(fù)到VDD。具有電平恢復(fù)電路的該P(yáng)L邏輯電路被K.Yano等人在1994年5月的IEEE 1994CICC匯編中第603-606頁(yè)題目為“依靠積分在邏輯LSI的性能和成本方面獲得適當(dāng)?shù)娘w躍(Lean Integration:Achieving a Quantum Leap inPerformance and Cost of Logic LSIs)”所推薦。如現(xiàn)有技術(shù)所指出的，圖2示出了該互補(bǔ)或旁路晶體管邏輯電路(CPL)。
如圖2所示，除了圖1中的PL電路10，該互補(bǔ)型PL(在段中，表示為“CPL”)進(jìn)一步包括一個(gè)電平恢復(fù)電路24。該電平恢復(fù)電路24由2個(gè)CMOS反相器26和28構(gòu)成，并有2個(gè)輸出30和32。CMOS反相器26的輸入和PL電路10的一個(gè)輸出20相連并且CMOS反相器28的輸入與另一個(gè)輸出32相連。
具有上述所述結(jié)構(gòu)的CPL的運(yùn)行情況將在下文中描述。為了簡(jiǎn)述起見(jiàn)，PL電路10的輸出A·B和A·B在下文中分別被稱為“AND輸出”和“NAND輸出”。當(dāng)PL電路10的AND輸出是低電平時(shí)，CMOS反相器26的PFET Qp1導(dǎo)通。從而，輸出30有一個(gè)強(qiáng)的或最高電平。所以，使用CPL電路的系統(tǒng)與沒(méi)有CPL電路的系統(tǒng)相比，該系統(tǒng)具有改善的功能。
但是，在圖2的CPL電路中，PL電路10的NAND輸出變成一個(gè)弱的高電平，VDD-Vt。反相器28的NFET Qn2不完全導(dǎo)通以至于從輸出32產(chǎn)生一個(gè)弱的低電平信號(hào)。同樣，因?yàn)镻FET Qp2不完全截止，所以有一小的漏電流流過(guò)。當(dāng)它的運(yùn)行速度保持高速時(shí)，CPL電路的功率消耗是很大的。1994年5月的IEEE 1994 CICC匯編第278-281頁(yè)上由A·Parameswar等人寫(xiě)的題為“一種用于多媒體應(yīng)用的基于乘法和加法電路的高速，低功率，擺動(dòng)可恢復(fù)的旁路晶體管邏輯電路(“A HighSpeed,Low Power,Swing Restored Pass Transistor Logic Based Multiplyand Accumulate Circuit for Multimedia Application”)”對(duì)這個(gè)主題作了很好的說(shuō)明。
圖3示出了在上述文章中公開(kāi)的一種擺動(dòng)恢復(fù)旁路晶體管邏輯(SRPL)電路。像圖2的CPL電路，圖3的SRPL電路有一個(gè)由2個(gè)CMOS反相器36和38組成的電平恢復(fù)電路34。在SRPL電路中，PL電路10的輸出20和22分別和電平恢復(fù)電路34的輸出40和42相連。2個(gè)CMOS反相器中的一個(gè)的輸入和另一個(gè)的輸出相連。具體地，反相器36的輸出40與反相器38的輸入相連并且反相器38的輸出42與反相器36的輸入相連。當(dāng)在SRPL電路中PL電路10的AND輸出是弱高電平(VDD-Vt)時(shí)，PL電路10提供強(qiáng)的或滿程低電平的NAND輸出信號(hào)給電平恢復(fù)電路34。然后，反相器36的PFET Qp3完全導(dǎo)通以致于從電平恢復(fù)電路34的輸出40產(chǎn)生強(qiáng)的或滿程高電平VDD的AND輸出信號(hào)。作為結(jié)果，反相器38的PFET Qp4完全截止并且因此漏電流不流過(guò)PFET Qp4。
如上所述，SRPL電路具有一個(gè)很好的電平恢復(fù)功能，但輸出40或42上的高電平電壓通過(guò)PL電路10放電。因?yàn)樵撨壿嬰娐肪哂猩鲜鲈谄渲杏卸嗉?jí)NFET串聯(lián)在一起的PL功能塊，如同在一個(gè)全加器中，因此它具有一個(gè)較長(zhǎng)的放電時(shí)間，其結(jié)果是，延遲時(shí)間增加。
另外，如圖6所示，該SRPL電路在每個(gè)組成它的NFET的尺寸很小時(shí)幾乎不工作。在圖6中，X-軸表示了組成PL電路10的每個(gè)NFET的尺寸，寬/長(zhǎng)(W/L)之比，Y-軸表示延遲時(shí)間。在x軸上的“1”指一個(gè)NFET尺寸為W/L=1.7/0.65，上面的“3”表示W(wǎng)/L=5.1/0.65。從圖中可以理解SRPL電路的每一個(gè)NFET的尺寸必須為標(biāo)準(zhǔn)NFET的3～4倍才能保證其能正常工作。
如上所述，SRPL電路具有很好的電平恢復(fù)功能，但是它不能形成高密度邏輯電路。
所以，本發(fā)明的一個(gè)目的是提供一種可節(jié)約能量的高速運(yùn)行的旁路晶體管邏輯電路。
本發(fā)明的另一個(gè)目的是提供一種可節(jié)約能量的旁路晶體管邏輯電路，該電路可防止在被施加了一個(gè)弱的高電平信號(hào)的電路中流過(guò)漏電流。
本發(fā)明的又一個(gè)目的是提供一種全加器，在其中包含一種可節(jié)約能量的旁路邏輯電路。
根據(jù)本發(fā)明的一個(gè)方面，旁路晶體管邏輯電路包括一個(gè)具有若干個(gè)n型FET的功能塊，該功能塊用于執(zhí)行多個(gè)輸入信號(hào)的至少一個(gè)邏輯功能以產(chǎn)生2個(gè)互補(bǔ)信號(hào)，所述的互補(bǔ)信號(hào)是一個(gè)弱的高電平和一個(gè)強(qiáng)的低電平信號(hào)；該邏輯電路還包括一個(gè)具有第一和第二CMOS反相器的電平恢復(fù)模塊，用于將弱的高電平信號(hào)恢復(fù)到一個(gè)強(qiáng)的或滿程高電平信號(hào)并且防止漏電流流過(guò)所述的第一和第二CMOS反相器中施加了所述的弱的高電平的一個(gè)。
根據(jù)本發(fā)明的另一個(gè)方面，旁路晶體管邏輯電路包括一個(gè)具有若干個(gè)n型FET的功能塊，用于執(zhí)行一個(gè)邏輯功能以產(chǎn)生第一和第二信號(hào)，所述的信號(hào)彼此互補(bǔ)；一個(gè)用于接收和反相所述第一信號(hào)的第一CMOS反相器；一個(gè)用于接收和反相所述第二信號(hào)的第二CMOS反相器；以及用于給所述第一和第二反相器之一提供電源電壓的裝置，在該裝置中施加了一個(gè)高電平信號(hào)，以響應(yīng)所述第一和第二信號(hào)的低電平信號(hào)，從而使所述的高電平信號(hào)與所述電源電壓相同。
根據(jù)本發(fā)明的另一個(gè)方面，包括至少一個(gè)旁路晶體管邏輯電路的N-位全加器包括一個(gè)功能塊，該功能塊用于執(zhí)行多個(gè)輸入信號(hào)的加法功能以產(chǎn)生至少兩對(duì)彼此互補(bǔ)的信號(hào)；該全加器還包括一個(gè)電平恢復(fù)模塊，用于將所述的互補(bǔ)信號(hào)的高電平信號(hào)恢復(fù)到一個(gè)強(qiáng)的或滿程高電平信號(hào)。
參考下列附圖可以使本領(lǐng)域技術(shù)人員可以理解本發(fā)明和它的發(fā)明目的；圖1是表示一個(gè)常規(guī)的旁路晶體管邏輯電路的電路圖；圖2是表示現(xiàn)有技術(shù)的一個(gè)增強(qiáng)型的旁路晶體管邏輯電路圖；圖3是表示另一個(gè)現(xiàn)有技術(shù)的一個(gè)增強(qiáng)型的旁路晶體管邏輯電路圖；圖4是表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的旁路晶體管邏輯電路圖；圖5表示一個(gè)全加器，在全加器中可以包含本發(fā)明的旁路晶體管邏輯電路；圖6是表示相對(duì)于NMOS器件標(biāo)準(zhǔn)的寬度/長(zhǎng)度比的平均延遲圖，該圖可以解釋現(xiàn)有技術(shù)和本發(fā)明的旁路晶體管邏輯電路的特性；以及圖7表示相對(duì)于NMOS器件的標(biāo)準(zhǔn)的寬度/長(zhǎng)度比的能量圖，以便于解釋現(xiàn)有技術(shù)和本發(fā)明的旁路晶體管邏輯電路的特性。
圖4示出了一種可節(jié)約能量的旁路晶體管邏輯電路(在下文中稱為“EEPL”)，該電路包括一個(gè)用于執(zhí)行2個(gè)輸入信號(hào)“A”和“B”的邏輯“與”和“與非”功能的旁路晶體管邏輯PL電路10(或，一個(gè)功能塊)和一個(gè)具有節(jié)能配置的電平恢復(fù)電路50。圖4的PL電路(或功能塊)，如同圖2中的PL電路，是由4個(gè)n型FET(NFET)M1到M4組成，并有4個(gè)輸入端12,14,16和18以及2個(gè)輸出20和22。電路10的輸入信號(hào)“A”和“A”施加到輸入端12和14，另外的輸入信號(hào)“B”和“B”施加到輸入端16和18。NFET M1的漏極和輸入端12相連，它的柵極與輸入端14相連。FET M2的源極接地并且它的柵極與輸入端18相連。NFET M1的源極和NFET M2的漏極共同連接到電路10的輸出端20。NFET M1和M2為2個(gè)輸入信號(hào)“A”和“B”提供邏輯“與”功能，其結(jié)果A·B通過(guò)輸出端20輸出。同樣，F(xiàn)ET M3的漏極與電源電壓VDD相連而它的柵極與電路10的輸入端18相連。FET M4的漏極與輸入端14相連而它的柵極與輸入端16相連。FET M3和M4的源極共同與電路10的輸出端22相連。FET M3和M4為2個(gè)輸入信號(hào)“A”和“B”提供邏輯“與非”功能，其結(jié)果A·B通過(guò)PL電路10的輸出端22輸出。
如圖4所示，電平恢復(fù)電路50由2個(gè)用于將PL電路10的輸出反相的CMOS反相器52和54，和用于產(chǎn)生正反饋信號(hào)以響應(yīng)PL電路10的輸出的正反饋電路56組成。反相器52的輸入與PL電路10的輸出20相連并且其輸出與電平恢復(fù)電路50的輸出58相連。反相器54的輸入與PL電路10的輸出22相連并且其輸出與電平恢復(fù)電路50的輸出60相連。
正反饋電路56包括2個(gè)P型FET(PFET)Qp7和Qp8。PFET Qp7的源一漏溝道連接于反相器52的輸入端或PL電路10的輸出端20與反相器54的輸出端或電平恢復(fù)電路50的輸出端60之間，Qp7的柵極與PL電路10的輸出22或反相器54的輸入端相連。PFET Qp8的源-漏溝道連接于反相器54的輸入端或PL電路10的輸出端22，與反相器52的輸出端或電平恢復(fù)電路50的輸出端58之前，并且Qp8的柵極與PL電路10的輸出端02，或反相器52的輸入端連接。
現(xiàn)在將描述圖4所示的EEPL電路的運(yùn)行。PL電路10根據(jù)它的運(yùn)行特征具有2個(gè)互補(bǔ)輸出。如果PL電路10的2個(gè)輸出中的一個(gè)，例如是高電平，那另一個(gè)輸出必須是低電平。假設(shè)PL電路10根據(jù)它的“與”功能輸出高電平的A·B和根據(jù)它的“與非”功能輸出低電平的A·B。如上所述，在這種情況下，來(lái)自PL電路10的高電平變成弱的高電平VDD-Vt(這里Vt是n型FET的閥值電壓)并且來(lái)自PL電路10的低電平變成強(qiáng)的或滿程高電平VSS。該P(yáng)FET Qp6此時(shí)完全導(dǎo)通以便于電平恢復(fù)電路50的輸出60具有強(qiáng)的或全程高電平VDD。此時(shí)，反饋電路56的PFET Qp7同樣導(dǎo)通以便于反相器52的輸入從弱的高電平VDD-Vt變?yōu)閺?qiáng)的或是全程高電平VDD。結(jié)果是，反相器52的PFET Qp5被強(qiáng)的或全程高電平完全截止因此沒(méi)有漏電流通過(guò)PFET Qp5。反相器52的NFET Qn5同樣被強(qiáng)的或全程高電平完全導(dǎo)通。所以，通過(guò)電平恢復(fù)電路50的輸出58為一個(gè)強(qiáng)或全程低電平。
相反，當(dāng)PL電路10在它的“與”功能基礎(chǔ)上輸出低電平A·B以及在它的“與非”功能基礎(chǔ)上輸出弱高電平VDD-Vt的A·B時(shí)，PFET Qp5此時(shí)完全導(dǎo)通以便于電平恢復(fù)電路50的輸出58具有強(qiáng)的或全程高電平VDD。此時(shí)，反饋電路56的PFET Qp8同樣導(dǎo)通以便于反相器54的輸入從弱的高電平VDD-Vt變成強(qiáng)或全程高電平VDD。結(jié)果是，反相器54的PFET Qp6被強(qiáng)的或是全程高電平完全截止以致于沒(méi)有漏電流通過(guò)PFET Qp6。反相器54的NFET Qn6同樣被強(qiáng)的或全程高電平完全導(dǎo)通。所以，通過(guò)電平恢復(fù)電路50的輸出60產(chǎn)生一個(gè)強(qiáng)的最大低電平。
如上所述，盡管PL電路10的一個(gè)輸出是弱高電平，來(lái)自電平恢復(fù)電路50的正反饋信號(hào)提供到施加弱高電平的反相器的輸入端并且該弱高電平變成強(qiáng)的或全程高電平。另外，沒(méi)有漏電流通過(guò)該反相器，因而從EEPL可以獲得一個(gè)強(qiáng)的或全程高電平輸出。
與圖2的CPL相比，因?yàn)椋?個(gè)反相器52和54，本發(fā)明EEPL中的電平恢復(fù)電路50還包括2個(gè)組成正反饋電路56的PFET，所以它進(jìn)一步增加了芯片面積。但是，因?yàn)镋EPL中的PFET的作用是開(kāi)關(guān)元件，所以每個(gè)PFET的尺寸可以是最小的。在EEPL中額外FET的芯片面積的增加可以忽略。與圖3的SRPL電路相比，EEPL電路運(yùn)行穩(wěn)定且與FET的尺寸無(wú)關(guān)。所以，與SRPL電路相比，該EEPL電路可以設(shè)計(jì)成具有更小的芯片尺寸。如圖6和7所示，該EEPL電路與常規(guī)電路相比在高速運(yùn)行情況下具有較低的功耗。
圖5示出了采用本發(fā)明的EEPL電路的1位全加器。該1位全加器包括2個(gè)模塊，一個(gè)是功能塊100，用于執(zhí)行輸入的加法功能，另一個(gè)是電平恢復(fù)模塊200，用于將來(lái)自功能塊100的弱高電平恢復(fù)到一個(gè)強(qiáng)的或全程高電平信號(hào)。該功能塊100執(zhí)行3位輸入信號(hào)“A”、“B”和“C”的加法功能并輸出一個(gè)和值信號(hào)Q，一個(gè)進(jìn)位信號(hào)T和互補(bǔ)信號(hào)Q和T。這里，輸入“A”是一個(gè)最大有效值(MSB)而輸入“B”是最低有效位(LSB)。
功能塊100是由5個(gè)PL電路110,120,130,140和150組成，每個(gè)PL電路包括4個(gè)NFET。PL電路110有NFETMn1-Mn4。NFET Mn1的漏極接收LSB“C”，NFET Mn2的漏極接收LSB“C”的互補(bǔ)信號(hào)“C”。NFET Mn1和Mn2的柵極分別接收下一位信號(hào)“B”和互補(bǔ)信號(hào)“B”而它們的源極彼此相連。NFET Mn3的漏極接收信號(hào)“C”而NFET Mn4的漏極接收信號(hào)“C”。NFET Mn3和Mn4分別接收位信號(hào)“B”和互補(bǔ)信號(hào)“B”并且它們的源極彼此相連。從PL電路110中產(chǎn)生部分和信號(hào)“P”和它的互補(bǔ)信號(hào)“P”。
PL電路120包括NFET Mn5-Mn8。NFET Mn5的漏極接收部分和信號(hào)“P”并且NFET Mn6的漏極接收信號(hào)“P”。NFET Mn5和Mn6的柵極分別接收MSB信號(hào)“A”和互補(bǔ)信號(hào)“A”并且它們的源極彼此相連。NFET Mn7的漏極接收信號(hào)“P”而NFET Mn8的漏極接收信號(hào)“P”。NFET Mn7和Mn8的柵極分別接收位信號(hào)“A”和互補(bǔ)信號(hào)“A”并且它們的源極彼此相連。從PL電路和120產(chǎn)生的和信號(hào)“Q”和其互補(bǔ)信號(hào)提供給模塊200的第一電平恢復(fù)電路210。
PL電路130有NFET Mn9-Mn12。NFET Mn9的漏極接收MSB信號(hào)“A”而NFET Mn10的漏極接收LSB信號(hào)“C”。NFET Mn9和Mn10的柵極分別接收下一位信號(hào)“B”和其互補(bǔ)信號(hào)“B”并且它們的源極彼此相連。NFET Mn11的漏極接收LSB信號(hào)“C”而NFET Mn12的漏極接收MSB信號(hào)“A”。NFET Mn11和Mn12的柵極分別接收位信號(hào)“B”和互補(bǔ)信號(hào)“B”并且它們的源極彼此相連。從PL電路130中產(chǎn)生一個(gè)部分和值信號(hào)“R”和其互補(bǔ)信號(hào)“R”。
PL電路140包括NFET Mn13-Mn14。NFET Mn13的漏極接收信號(hào)“A”而NFET Mn14的漏極接收信號(hào)“C”。NFET Mn13和Mn14的柵極分別接收信號(hào)“B”和其互補(bǔ)信號(hào)“B”并且它們的源極彼此相連。NFET Mn15的漏極接收信號(hào)“C”而NFET Mn16的漏極接收信號(hào)“A”。NFET Mn15和Mn16的柵極分別接收位信號(hào)“B”和其互補(bǔ)信號(hào)“B”并且它們的源極彼此相連。從PL電路140產(chǎn)生一個(gè)部分和信號(hào)“S”和互補(bǔ)信號(hào)“S”。
PL電路150包括NFET Mn17-Mn20。NFET Mn17從PL電路130接收部分和信號(hào)“R”并且NFET Mn18接收部分和信號(hào)“R”的互補(bǔ)信號(hào)“R”。NFET Mn17和Mn18的柵極分別接收信號(hào)“A”和其互補(bǔ)信號(hào)“A”并且它們的源極彼此相連。NFET Mn19的漏極從PL電路140接收部分和信號(hào)“S”而NFET Mn20的漏極接收部分和信號(hào)“S”的互補(bǔ)信號(hào)“S”。NFET Mn19和Mn20的柵極分別接收信號(hào)“A”和其互補(bǔ)信號(hào)“A”并且Mn19和Mn20的源極彼引相連。從PL電路150中產(chǎn)生的進(jìn)位信號(hào)“T”和其互補(bǔ)信號(hào)“T”并被提供到模塊200的第二電平恢復(fù)電路220。
再參考圖5，每個(gè)電平恢復(fù)電路210和220包括2個(gè)CMOS反相器211和212，或221和222,2個(gè)輸入214和215，或224和225，以及2個(gè)輸出216和217，或226和227。在電路210中，反相器211的輸入端214與PL電路120的NFET Mn5和Mn6的源極連接點(diǎn)相連。從反相器211的輸出216產(chǎn)生和信號(hào)SUM的互補(bǔ)信號(hào)SUM。反相器212的輸入215與PL電路120的NFET Mn7和Mn8的源極連接點(diǎn)相連。從反相器212的輸出217產(chǎn)生該和信號(hào)SUM。正反饋電路213包括2個(gè)PFET Mp23和Mp24。PFET Mp23的源-漏溝道連接。在反相器212的輸入215和反相器211的輸出216之間，并且Mp23的柵極與反相器211的輸入214相連。PFET Mp24的源-漏溝道連接于反相器211的輸入214和反相器212的輸出217之間，并且Mp24的柵極與反相器212的輸入215相連。
同樣在電平恢復(fù)電路220中，反相器221的輸入224與PL電路150的NFET Mn17和Mn18的源極連接點(diǎn)相連。從反相器221的輸出226產(chǎn)生進(jìn)位信號(hào)CARRY的互補(bǔ)信號(hào)CARRY。反相器222的輸入225與PL電路150的NFET Mn19和Mn20的源極連接點(diǎn)相連，從反相器222的輸出227的產(chǎn)生該進(jìn)位信號(hào)CARRY。正反饋電路223包括2個(gè)PFET Mp27和mp28。PFET Mn27的源-漏溝道連接于反相器222的輸入225與反相器221的輸出226之間，Mp27的柵極與反相器221的輸入224相連。PEFT的源-漏溝道連接于反相器221的輸入224和反相器222的輸出227之間，并且其柵極與反相器222的輸入225相連。
現(xiàn)描述圖5中所示的1位全加器的運(yùn)行。功能塊100的PL電路110接收低級(jí)位信號(hào)“B”和“C”以及其互補(bǔ)信號(hào)“B”和“C”，并且執(zhí)行輸入信號(hào)的加法功能從而產(chǎn)生-個(gè)和信號(hào)“P”和它的互補(bǔ)信號(hào)“P”。當(dāng)采自PL電路110的部分和信號(hào)“P”和“P”利用PL電路120與MSB信號(hào)“A”和“A”相加時(shí)，其結(jié)果是來(lái)自PL電路120的和信號(hào)Q和Q。這些和信號(hào)Q和Q分別提供到電平恢復(fù)電路210中的反相器211和212的輸入214和215。此時(shí)，和信號(hào)Q和Q之一是弱高電平(VDD-Vt)。該弱高電平被電平恢復(fù)電路210改變?yōu)橐粋€(gè)強(qiáng)的或全程高電平。最后，從電平恢復(fù)電路210中產(chǎn)生強(qiáng)的或全程高電平的和信號(hào)SUM和其互補(bǔ)信號(hào)SUM。
同樣，PL電路130接收輸入信號(hào)“A”,“B”,“C”和“B”以產(chǎn)生部分和信號(hào)R和其互補(bǔ)信號(hào)“R”，而PL電路140接收輸入信號(hào)“B”，“A”,“B”和“C”以產(chǎn)生部分和信號(hào)S和其互補(bǔ)信號(hào)S。來(lái)自PL電路130和140的部分和信號(hào)“R”,“R”,“S”和“R”利用PL電路150與MSB信號(hào)“A”和“A”相加。其結(jié)果是從PL電路150中產(chǎn)生進(jìn)位信號(hào)“T”和其互補(bǔ)信號(hào)“T”。該進(jìn)位信號(hào)“T”和“T”提供給電平恢復(fù)電路220。此時(shí)，進(jìn)位信號(hào)CARRY和CARRY的其中一個(gè)是弱高電平(VDD-Vt)。該弱高電平被電平恢復(fù)電路220變成一個(gè)強(qiáng)的或全程高電平。最后，從電平恢復(fù)電路220中產(chǎn)生強(qiáng)的或全程高電平的進(jìn)位信號(hào)CARRY和其互補(bǔ)信號(hào)CARRY?？梢岳斫鈔位全加器包括n個(gè)如圖5所示有規(guī)則排列的1位全加器，隨后的表格顯示了使用常規(guī)PL或本發(fā)明的EEPL電路的全加器的能量消耗特性。假設(shè)每個(gè)全加器是由現(xiàn)有技術(shù)中已知的0.6μm CMOS技術(shù)裝配的，并且它的電源電壓VDD是3.3伏，以負(fù)載電容CL是30fF。還假設(shè)，在用于每個(gè)1位全加器的電平恢復(fù)電路中的反相器中，每個(gè)PFET的尺寸是W/L=5.4/0.7，每個(gè)NFET的尺寸是W/L=1.7/0.6。
表
圖6和圖7是分別表示相對(duì)于NMOS器件的標(biāo)準(zhǔn)W/L比的延遲圖和表示相對(duì)于NMOS器件標(biāo)準(zhǔn)W/L的能量圖，以便于解釋現(xiàn)有技術(shù)和本發(fā)明的旁路晶體管邏輯電路的特性。
從圖7中可以看出，當(dāng)常規(guī)的SRPL電路的PL電路中的每個(gè)NFET增加尺寸時(shí)，該SRPL電路具有較低的能量消耗。但是，本發(fā)明的EEPL電路具有能量消耗而不必考慮NFET的尺寸。所以，與慣用的SRPL或PL電路相比，根據(jù)本發(fā)明的EEPL的能量消耗可以認(rèn)為是減少了。
權(quán)利要求
1．一種旁路晶體管邏輯電路，包括一個(gè)具有若干個(gè)n型FET的功能塊，用于完成輸入的至少一種邏輯功能以產(chǎn)生2個(gè)互補(bǔ)信號(hào)，所述的互補(bǔ)信號(hào)是一個(gè)弱的高電平信號(hào)和一個(gè)強(qiáng)的低電平信號(hào)；以及一個(gè)具有第一和第二CMOS反相器的電平恢復(fù)模塊，用于將該弱的高電平信號(hào)恢復(fù)到一個(gè)強(qiáng)的高電平信號(hào)并且防止漏電流流過(guò)被施加所述弱高電平的所述第一和第二CMOS反相器中的一個(gè)。
2．根據(jù)權(quán)利要求1的旁路晶體管邏輯電路，其特征在于所述的電平恢復(fù)模塊還包括用于將其上施加所述強(qiáng)低電平信號(hào)的另一個(gè)CMOS反相器的輸出傳遞到所述CMOS反相器中的一個(gè)。
3．根據(jù)權(quán)利要求2的旁路晶體管邏輯電路，其特征在于所述裝置包括2個(gè)響應(yīng)所述強(qiáng)的低電平信號(hào)而導(dǎo)通的開(kāi)關(guān)器件，用于將所述的弱高電平信號(hào)改變?yōu)樗鰪?qiáng)高電平信號(hào)。
4．根據(jù)權(quán)利要求2的旁路邏輯電路，其特征在于所述裝置包括第一FET，它有用于接收所述互補(bǔ)信號(hào)之一的柵極以及連接于所述第一和第二CMOS反相器之間的源-漏溝道，還包括第二FET，它有用于接收另一個(gè)互補(bǔ)信號(hào)的柵極以及連接于所述第一和第二CMOS反相器之間的源一漏溝道。
5．根據(jù)權(quán)利要求3的旁路晶體管邏輯電路，其特征在于所述的每一個(gè)開(kāi)關(guān)器件由一個(gè)P型FET構(gòu)成。
6．根據(jù)權(quán)利要求4的旁路晶體管邏輯電路，其特征在于所述的每一個(gè)第一和第二FET由P型FET構(gòu)成。
7．一種旁路晶體管邏輯電路，包括具有若干個(gè)n型FET的功能塊，用于完成一種邏輯功能以產(chǎn)生第一和第二信號(hào)，所述信號(hào)彼此互補(bǔ)；第一CMOS反相器，用于接收第一信號(hào)并將所述第一信號(hào)反相；第二CMOS反相器，用于接收第二信號(hào)并將所述第二信號(hào)反相；以及用于給所述第一和第二被施加高電平信號(hào)的反相器中的一個(gè)提供電源電壓的裝置，以響應(yīng)所述第一和第二信號(hào)的低電平信號(hào)從而使所述的高電平信號(hào)等于所述電源電壓。
8．根據(jù)權(quán)利要求7的旁路晶體管邏輯電路，其特征在于所述裝置包括兩個(gè)響應(yīng)所述強(qiáng)的低電平信號(hào)導(dǎo)通的開(kāi)關(guān)器件，用于將所述高電平信號(hào)轉(zhuǎn)換成所述電源電壓。
9．根據(jù)權(quán)利要求7的旁路晶體管邏輯電路，其特征在于所述裝置包括第一FET，它有用于接收所述互補(bǔ)信號(hào)之一的柵極以及連接于所述第一和第二CMOS上反相器之間的源-漏溝道，還包括第二FET，它有用于接收另一個(gè)所述互補(bǔ)信號(hào)的柵極以及連接于所述第一和第二CMOS反相器之間的源-漏溝道。
10．根據(jù)權(quán)利要求8的旁路晶體管邏輯電路，其特征在于每個(gè)所述開(kāi)關(guān)器件由P型FET構(gòu)成。
11．根據(jù)權(quán)利要求9的旁路晶體管邏輯電路，其特征在于每個(gè)所述第一和第二FET由P型FET構(gòu)成。
12．一個(gè)包括至少一個(gè)旁路晶體管邏輯電路的N位全加器，包括功能塊，用于執(zhí)行輸入信號(hào)的加法功能以產(chǎn)生至少兩對(duì)彼此互補(bǔ)的信號(hào)，以及電平恢復(fù)塊，用于將所述互補(bǔ)信號(hào)的高電平信號(hào)恢復(fù)到強(qiáng)的或最大高電平信號(hào)并且防止由于所述高電平信號(hào)而產(chǎn)生流過(guò)所述電平恢復(fù)模塊的漏電流。
13．根據(jù)權(quán)利要求12的N位全加器，其特征在于所述的功能塊包括5個(gè)邏輯加法電路，并且每個(gè)邏輯加法電路包括4個(gè)用于完成輸入信號(hào)邏輯加法功能的n型FET。
14．根據(jù)權(quán)利要求12的N位全加器，其特征在于所述電平恢復(fù)塊包括用于將所述的兩對(duì)互補(bǔ)信號(hào)中的一個(gè)反相的第一和第二CMOS反相器，和正反饋電路，該電路響應(yīng)來(lái)自所述功能塊的所述互補(bǔ)信號(hào)的低電平信號(hào)產(chǎn)生一個(gè)正反饋信號(hào)，以便提供給其中被施加高電平信號(hào)的所述第一和第二CMOS反相器中的一個(gè)。
15．根據(jù)權(quán)利要求12的N位全加器，其特征在于所述電平恢復(fù)電路包括2個(gè)響應(yīng)所述低電平信號(hào)導(dǎo)通的開(kāi)關(guān)器件，用于將所述高電平信號(hào)轉(zhuǎn)換成電源電壓。
16．根據(jù)權(quán)利要求12的N位全加器，其特征在于電平恢復(fù)塊包括第-FET，它有用于接收所述互補(bǔ)信號(hào)之一的柵極以及連接于所述第一和第二CMOS反相器之間的源-漏溝道，還包括第二FET，它有用于接收另一個(gè)所述互補(bǔ)信號(hào)的柵極以及連接于所述第一和第二CMOS反相器之間的源-漏溝道。
17．根據(jù)權(quán)利要求15的N位全加器，其特征在于所述的開(kāi)關(guān)器件由P型FET構(gòu)成。
18．根據(jù)權(quán)利要求16的N位全加器，其特征在于每個(gè)所述第一和第二FET由P型構(gòu)成。
全文摘要
本發(fā)明公開(kāi)了一種具有不會(huì)漏電的電平恢復(fù)電路(50)的可節(jié)約能量的旁路晶體管邏輯電路和使用這種電路的全加器。該邏輯電路包括具有若干個(gè)n型FET(M
文檔編號(hào)G06F7/501GK1209916SQ97191956
公開(kāi)日1999年3月3日 申請(qǐng)日期1997年1月30日 優(yōu)先權(quán)日1996年2月1日
發(fā)明者宋敏圭, 姜根淳, 金圣元, 曺栗鎬 申請(qǐng)人:三星電子株式會(huì)社