專利名稱：全加器模塊和使用該全加器模塊的乘法器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路的帶符號(hào)乘法運(yùn)算，具體地涉及用于諸如現(xiàn)場(chǎng)可編程門陣列(FPGA)之類的可編程硬件的基于全加器的 陣列乘法器。
背景技術(shù)：
乘法是信號(hào)處理中的最通常的運(yùn)算。設(shè)計(jì)快速和面積有效的乘 法器是一個(gè)相當(dāng)大的研究課題?，F(xiàn)在己經(jīng)有了用于專用集成電路 (ASIC)的非常緊湊和高速的乘法器，其可以處理帶符號(hào)數(shù)和無符號(hào) 數(shù)。然而，在現(xiàn)有的諸如現(xiàn)場(chǎng)可編程門陣列(FPGA)之類的可編程 硬件解決方案中高效率地實(shí)現(xiàn)乘法仍然是一個(gè)挑戰(zhàn)。更加具體地，當(dāng) 公知的乘法算法被映射到FPGA上的可編程邏輯塊上時(shí)，需要大量的 邏輯塊來實(shí)現(xiàn)一個(gè)n位乘法。這是因?yàn)镕PGA中的邏輯塊是被設(shè)計(jì)為 通用的，以便他們可以實(shí)現(xiàn)任意的隨機(jī)功能，而不是專門適用于實(shí)現(xiàn) 乘法。另外一個(gè)挑戰(zhàn)是能夠在FPGA上直接執(zhí)行二進(jìn)制補(bǔ)碼乘法(或者 帶符號(hào)乘法)。傳統(tǒng)上，利用Booth記錄技術(shù)來執(zhí)行帶符號(hào)乘法，該 技術(shù)是由Booth于1951年在"A Signed Binary Multiplication Technique ，， ， Quarterly Journal of Mechanics and Applied Mathematics, Vol IV， part2中提出的。當(dāng)專用硬件是為此目的構(gòu) 成時(shí)，該技術(shù)運(yùn)轉(zhuǎn)效率很高。然而，公知的是，如果硬件不直接實(shí)現(xiàn) Booth乘法，如果通用可編程塊(像FPGA中的)被用于執(zhí)行Booth 乘法，由于需要執(zhí)行很多的條件測(cè)試、分支和算術(shù)移位，就有了面積 開銷。在可重配置裝置中，執(zhí)行帶符號(hào)乘法的傳統(tǒng)方式是，首先將帶符號(hào)數(shù)轉(zhuǎn)換為無符號(hào)數(shù)，例如，通過陣列乘法，執(zhí)行無符號(hào)數(shù)乘法， 然后，將結(jié)果再次轉(zhuǎn)換為適當(dāng)?shù)膸Х?hào)表示(二進(jìn)制補(bǔ)碼)。雖然這 種方法提供了部分的復(fù)用性，但是它要求另外的邏輯塊來執(zhí)行轉(zhuǎn)換和 再轉(zhuǎn)換步驟，因此其實(shí)現(xiàn)會(huì)導(dǎo)致面積和速度的損失。由于陣列乘法器通過一系列陣列方式的加法來實(shí)現(xiàn)乘法，他們非常適用于FPGA。由于在FPGA中的大部分的邏輯塊支持加法，所以 陣列乘法器的實(shí)現(xiàn)非常簡(jiǎn)單。兩種通用類型的陣列乘法器作為進(jìn)位脈動(dòng)陣列乘法器(在 "Computer Arithmetic: Principles, Architecture, and Design" ， K. Hwang， John Wiley and Sons, New York, 1979中被 描述)禾口 Pezaris陣歹U乘法器(在"A Universal Pezaris Array Multiplier Generator for S醒-Based FPGAs" ， J. Stohman & E. Barke， IEEE International Conference on Computer Design, 1997, Pages 489-495中被描述)為人們所知。陣列乘法器的通常的乘法方案包含兩個(gè)單元第一個(gè)實(shí)現(xiàn)部分 乘積(被加數(shù))，第二個(gè)執(zhí)行被加數(shù)求和。在進(jìn)位脈動(dòng)乘法器中，進(jìn) 位信號(hào)水平地前進(jìn)，而在保留進(jìn)位乘法器中，進(jìn)位信號(hào)呈對(duì)角線狀前 進(jìn)。通常，因?yàn)楸Ａ暨M(jìn)位加法器本質(zhì)上比進(jìn)位脈動(dòng)加法器快，因此 Pezaris保留進(jìn)位陣列乘法器由于其規(guī)則的路由模式和速度而更容 易受到偏愛。為了直接執(zhí)行二進(jìn)制補(bǔ)碼運(yùn)算，Pezaris保留進(jìn)位乘法器的求和 單元是基于四個(gè)不同的全加器類型(如更進(jìn)一步的詳細(xì)描述)。實(shí)際上，Pezaris陣列乘法器不涉及改變FPGA的邏輯塊結(jié)構(gòu)以 更好支持帶符號(hào)乘法，而是將Pezaris陣列乘法器映射到現(xiàn)有FPGA 中從而再次導(dǎo)致面積和速度的損失。很多商用FPGA嘗試通過在他們的芯片內(nèi)部提供專用于執(zhí)行寬乘 法(例如，18位X18位，帶符號(hào)和無符號(hào))的硬件宏來解決這個(gè)問 題。這些硬件宏不能用于執(zhí)行任何其他類型的操作，而且只在陣列中 一定數(shù)目的固定位置處可用。因此，希望在FPGA的邏輯塊結(jié)構(gòu)中實(shí) 現(xiàn)一種面積有效的硬件單元，其不但可以用于帶符號(hào)(和無符號(hào))乘法，還可以用于執(zhí)行加法和減法。 發(fā)明內(nèi)容按照本發(fā)明的一個(gè)方面，提供了一種包含全加器的全加器模塊， 其中全加器包括多個(gè)輸入和輸出端、和發(fā)生單元以及進(jìn)位發(fā)生單元， 其中，進(jìn)位發(fā)生單元包括可編程反相器，其被用來響應(yīng)于施加到一個(gè) 輸入端的控制信號(hào)而有選擇地對(duì)進(jìn)位發(fā)生單元的一個(gè)輸入位進(jìn)行反 相。從而，提供了一種支持帶符號(hào)乘法的面積有效的邏輯塊。該邏 輯塊保持它的可編程性質(zhì)，并可以執(zhí)行其他所有操作。由于涉及的硬件擴(kuò)展最小，本發(fā)明可以在陣列乘法器上更有效 地實(shí)現(xiàn)直接帶符號(hào)乘法。通過避免將二進(jìn)制補(bǔ)碼數(shù)據(jù)轉(zhuǎn)換為他們的無符號(hào)等價(jià)數(shù)據(jù)、在 無符號(hào)域進(jìn)行乘、并再轉(zhuǎn)換回二進(jìn)制補(bǔ)碼表示形式的需要，本發(fā)明可以減少上至35°/。的邏輯塊數(shù)量。本發(fā)明適用于陣列乘法器形式的帶符號(hào)乘法的實(shí)現(xiàn)。它特別適 用于在FPGA邏輯塊或脈動(dòng)陣列上執(zhí)行帶符號(hào)乘法。從而，本發(fā)明還涉及在一個(gè)陣列乘法器中應(yīng)用多個(gè)本發(fā)明的全 加器模塊。多個(gè)全加器模塊可以被布置在一個(gè)互連陣列中作為Pezaris保 留進(jìn)位陣列乘法器，并且響應(yīng)于施加到各個(gè)全加器模塊的控制信號(hào)來 選擇由各個(gè)全加器模型執(zhí)行的加法類型?？商鎿Q地，他們可以被布置 在一個(gè)互連陣列中作為進(jìn)位脈動(dòng)陣列乘法器，并且響應(yīng)于施加到各個(gè) 全加器模塊的控制信號(hào)來選擇由各個(gè)全加器模塊執(zhí)行的加法類型。


參照下列的圖表，現(xiàn)在對(duì)本發(fā)明的實(shí)施例僅以示例的方式進(jìn)行 描述，其中圖l是圖示應(yīng)用在傳統(tǒng)陣列乘法器中的四種類型的全加器的表； 圖2a是傳統(tǒng)全加器的傳統(tǒng)進(jìn)位發(fā)生單元的示意圖；圖2b是按照本發(fā)明實(shí)施例的進(jìn)位發(fā)生單元的示意圖； 圖3是按照本發(fā)明另一個(gè)實(shí)施例的全加器模型的示意圖； 圖4是按照本發(fā)明另一個(gè)實(shí)施例的陣列乘法器的示意圖； 圖5是按照本發(fā)明另一個(gè)實(shí)施例的陣列乘法器的示意圖。
具體實(shí)施方式
通過描述本發(fā)明的多個(gè)實(shí)施例，現(xiàn)在對(duì)本發(fā)明進(jìn)行更進(jìn)一步的 解釋。當(dāng)本發(fā)明容許多種形式的實(shí)施例時(shí)，在圖中描述和示出了當(dāng)前 的優(yōu)化實(shí)施例。提供這些實(shí)施例，以便該公開是徹底的和完全的，并 向本領(lǐng)域的技術(shù)人員完全傳達(dá)本發(fā)明的范圍。文中同樣的參考號(hào)表示 同樣的元件。傳統(tǒng)全加器在本領(lǐng)域是已知的，并根據(jù)三個(gè)Boolean輸入X、 Y、 和進(jìn)位輸入(Z)產(chǎn)生一個(gè)和(S)和一個(gè)進(jìn)位(C)。而且，在傳統(tǒng) 全加器中，沒有對(duì)輸入或輸出的任何一個(gè)迸行轉(zhuǎn)換。可以用等式(1) 來描述傳統(tǒng)全加器的和及進(jìn)位輸出C = ^￥^)y + (S Z)Z; (1)傳統(tǒng)進(jìn)位脈動(dòng)陣列乘法器和Pezaris保留進(jìn)位陣列乘法器包括 一個(gè)全加器陣列，全加器實(shí)現(xiàn)四種加法類型即類型0、類型l、類型 2和類型3中的一種。參照?qǐng)Dl，示出了一個(gè)圖示應(yīng)用在傳統(tǒng)陣列乘 法器中的四種類型全加器的表。類型0全加器根據(jù)三個(gè)Boolean輸入X、 Y、和進(jìn)位輸入(Z)產(chǎn) 生一個(gè)和(S)輸出和一個(gè)進(jìn)位(C)輸出。沒有一個(gè)輸入或輸出被反 相。從而，類型O全加器等價(jià)于傳統(tǒng)全加器。類型1全加器也根據(jù)三個(gè)Boolean輸入X、 Y、和Z (進(jìn)位輸入) 產(chǎn)生一個(gè)和(S)輸出和一個(gè)進(jìn)位(C)輸出。然而，Z (進(jìn)位)輸入 以及和輸出(S)都被反相了。在類型2全加器中，根據(jù)三個(gè)Boolean輸入X、 Y、和Z(進(jìn)位 輸入)產(chǎn)生一個(gè)和(S)輸出和一個(gè)進(jìn)位(C)輸出。輸入X、 Y和進(jìn) 位(C)輸出被反相。類型3全加器也根據(jù)三個(gè)Boolean輸入X、 Y、和Z(進(jìn)位輸入) 產(chǎn)生一個(gè)和(S)輸出和一個(gè)進(jìn)位(C)輸出。所有的輸入和輸出被反 相。因此，對(duì)于類型0和類型3全加器，和(S)及進(jìn)位(C)輸出 的表達(dá)式可以被描述為式(2):C = (S Z)r + (，Z)Z; (2) 另外，對(duì)于類型1和類型2全加器，和(S)及進(jìn)位(C)輸出 的表達(dá)式可以被描述為式(3)c = os z)y+(sez)5; (3)從上述等式中可以看到，類型1和類型2的進(jìn)位(C)輸出和傳 統(tǒng)全加器的進(jìn)位(C)輸出不同。參照?qǐng)D2a，示出了傳統(tǒng)全加器的整體由20指示的傳統(tǒng)進(jìn)位發(fā)生 單元(CGU)的示意圖。該CGU包括一個(gè)2 : 1多路復(fù)用器22，該多 路復(fù)用器具有分別連接到第一 Boolean輸入(Y)和第二 Boolean輸 入(Z)的第一和第二信號(hào)端。多路復(fù)用器22的選擇端連接到一個(gè)可 以被式子S④Z描述的信號(hào)。在多路復(fù)用器22的選擇端上的電勢(shì)是高 電平(1)時(shí)，多路復(fù)用器22選擇第二 Boolean輸入(Z)，在多路復(fù) 用器22的選擇端上的電勢(shì)是低電平(0)時(shí)，多路復(fù)用器22選擇第一 Boolean輸入(Y)。多路復(fù)用器22所選擇的信號(hào)作為進(jìn)位信號(hào)(C) 輸出。傳統(tǒng)CGU20產(chǎn)生由式(1)和式(2)描述的進(jìn)位信號(hào)(C)，并 從而可以在類型0和類型3的全加器中被實(shí)現(xiàn)。然而，發(fā)明者的理解 是，通過對(duì)第二 Boolean輸入(Z)進(jìn)行反相，傳統(tǒng)CGU還可以被用 于產(chǎn)生類型1和類型2全加器的進(jìn)位(C)信號(hào)。參照?qǐng)D2b，示出了按照本發(fā)明一個(gè)實(shí)施例的整體由24指示的CGU 的示意圖。CGU 24包括一個(gè)雙輸入XOR邏輯門26和一個(gè)2 : 1多路 復(fù)用器28。雙輸入XOR邏輯門26的一個(gè)輸入連接到Boolean輸入(Z)，其另一個(gè)輸入端連接到控制信號(hào)(Ctrl)。當(dāng)控制信號(hào)(Ctrl)的電 勢(shì)是高電平(1)時(shí)，XOR邏輯門26通過輸出Boolean輸入(Z)的 補(bǔ)碼，作為一個(gè)可編程反相器?？商鎿Q地，可編程反相器可以用任何合適布置的部件，例如具 有這樣功能以及它的補(bǔ)碼作為輸入的多路復(fù)用器來實(shí)現(xiàn)，并可以被編 程，以通過選擇信號(hào)來選擇輸入中的任意一個(gè)。多路復(fù)用器28有分別連接到第二 Boolean輸入(Y)和雙輸入 XOR邏輯門26的輸出的第一信號(hào)端和第二信號(hào)端。多路復(fù)用器28的選擇端連接到可以被式子sez描述的信號(hào)。多路復(fù)用器28在多路復(fù)用器22的選擇端的電勢(shì)是高電平(1)時(shí)，選擇雙輸入XOR邏輯門26 的輸出，在多路復(fù)用器22的選擇端的電勢(shì)是低電平(0)時(shí)，選擇第 二 Boolean輸入(Y)。由多路復(fù)用器28選擇的信號(hào)是作為進(jìn)位信號(hào) (C)輸出的。當(dāng)控制信號(hào)(Ctrl)處于低電平(0)時(shí)，雙輸入XOR邏輯門 26只是將Boolean信號(hào)(Z)直接傳遞給多路復(fù)用器28的第二信號(hào)端。 從而，如上所述，多路復(fù)用器28產(chǎn)生如式(1)和式(2)所描述的進(jìn) 位信號(hào)(C)。當(dāng)控制信號(hào)(Ctrl)處于高電平(1)時(shí)，雙輸入XOR邏輯門 26作為可編程反相器，將Boolean信號(hào)(Z)的補(bǔ)碼輸入到多路復(fù)用 器28的第二信號(hào)端。多路復(fù)用器28因此產(chǎn)生如式(3)所描述的進(jìn) 位信號(hào)(C)。從而，CGU24可以用于產(chǎn)生四種類型全加器(類型0、類型l、 類型2、類型3)的進(jìn)位信號(hào)(C)，當(dāng)控制信號(hào)(Ctrl)是高電平(1) 時(shí)對(duì)應(yīng)于類型l和類型2加法，當(dāng)它是低電平(0)時(shí)對(duì)應(yīng)于類型0和 類型3加法。參照?qǐng)D3，示出了按照本發(fā)明的全加器模塊的示意圖，全加器整 體由30指示。全加器30包括第一到第四輸入端32、 34、 36、 38， 第一和第二輸出端40、 42，和產(chǎn)生單元(SGU) 44以及CGU 24。SGU 44是應(yīng)用在傳統(tǒng)全加器中的傳統(tǒng)SGU。 SGU 44包括第一和 第二雙輸入端XOR邏輯門46、 48。第一 XOR門46有連接到第一輸入端32的一個(gè)輸入和連接到第二輸入端34的另一個(gè)輸入。第二 XOR 門48的一個(gè)輸入連接到第一個(gè)XOR門46的輸出，另一個(gè)輸入連接到 第三輸入端36。第二XOR邏輯門48的輸出連接到第一輸出端40。從 而，SGU44產(chǎn)生如式(1)所描述的和(S)，并將它輸出到第一輸出 端40。CGU 24如上所述。X0R門26有分別連接到第三輸入端36的一 個(gè)輸入和連接到第四輸入端38的另一輸入。多路復(fù)用器28有分別連 接到第二輸入端34和雙輸入X0R邏輯門26的輸入端的第一和第二信 號(hào)端。多路復(fù)用器28的選擇端連接到一個(gè)可以被式子Z④:r(J0Z)描 述的信號(hào)，多路復(fù)用器28的選擇端被連接至SGU 44的第一 X0R門 46的輸出。由多路復(fù)用器28選擇的信號(hào)連接至第二輸出端42。從而， 可以用式子(4)來描述由CGU 24產(chǎn)生的進(jìn)位信號(hào)(C):C = (S @ Z)F + (S Z)(Z O/) (4)如上所述，因此，CGU24可以被用來產(chǎn)生四種全加器類型(類型 0、類型1、類型2、類型3)進(jìn)位信號(hào)(C)，當(dāng)控制信號(hào)(Ctrl)是 高電平(1)時(shí)對(duì)應(yīng)于類型1和類型2加法，當(dāng)它是低電平(0)時(shí)對(duì) 應(yīng)于類型0和類型3加法。因此，全加器30可以被用于四種類型加法的任何一種(類型0、 類型l、類型2、類型3)，按照控制信號(hào)(Ctrl)選擇的加法類型被施 加于第四輸入端。參照?qǐng)D4，示出了按照本發(fā)明的陣列乘法器的示意圖，陣列乘法 器整體由400指示?？梢詰?yīng)用在基于SRAM的FPGA的邏輯塊中的陣 列乘法器400包括多個(gè)在互連陣列中被修改的按照本發(fā)明的全加器， 其被安排來根據(jù)輸入數(shù)據(jù)計(jì)算乘積項(xiàng)。兩個(gè)5位二進(jìn)制補(bǔ)碼數(shù)， A-a^a^ao和B= Nbsbzt^bo具有式(5)描述的值，其中，34和1 4是 負(fù)權(quán)重<formula>formula see original document page 10</formula><formula>formula see original document page 10</formula>(5)通過利用陣列乘法器400 ，可以計(jì)算他們的乘積，P = P9P8P7P6P5P4P3P2P^0，該陣列乘法器400是全加法器模塊的互連陣列，其構(gòu)成Pezaris保留進(jìn)位陣列乘法器。如上所述，每一個(gè)全加器具有修改的CGU24和控制信號(hào)(Ctrl) 輸入，使得他們可以根據(jù)控制信號(hào)(Ctrl)選擇加法的類型以執(zhí)行四 種類型加法中的任何一種(類型0、類型l、類型2、類型3)。施加到全加器模塊410的控制信號(hào)的電勢(shì)被安排為低電平(O)， 使全加器模塊410充當(dāng)類型0全加器。施加到全加器模塊420的控制信號(hào)的電勢(shì)被安排為高電平(l)， 使全加器模塊420充當(dāng)類型1全加器。施加到全加器模塊430的控制信號(hào)的電勢(shì)被安排為高電平(l)， 使全加器模塊430充當(dāng)類型2全加器。施加到全加器模塊440的控制信號(hào)的電勢(shì)被安排為低電平(O)， 使全加器模塊440充當(dāng)類型3全加器。通過專用的發(fā)生器，在加法器初始化期間產(chǎn)生控制信號(hào)。由于 當(dāng)初始化加法器、減法器或無符號(hào)乘法器時(shí)，對(duì)于控制信號(hào)的產(chǎn)生， 這個(gè)專用的發(fā)生器是完全相同的，所以它并不限制靈活性?？商鎿Q地，如圖5所示，互連陣列可以構(gòu)成進(jìn)位脈動(dòng)陣列乘法 器500。在本領(lǐng)域中已知，正操作數(shù)和負(fù)操作數(shù)都可以在需要時(shí)進(jìn)行適 當(dāng)?shù)姆?hào)擴(kuò)展，該符號(hào)擴(kuò)展不被本發(fā)明影響。例如，當(dāng)7 (0111)被 -8 ( 1000)乘，結(jié)果應(yīng)當(dāng)是-56 ( 11001000)。當(dāng)使用一個(gè)8位X8 位乘法器，必須對(duì)7和-8進(jìn)行符號(hào)擴(kuò)展，于是7被表示為00000111， -8被表示為11111000。從得到的16位結(jié)果來看，只需要考慮低8 位。陣列乘法器執(zhí)行帶符號(hào)乘法，與陣列乘法器的現(xiàn)有技術(shù)實(shí)現(xiàn)不 同的是，已經(jīng)利用算法的細(xì)節(jié)來修改在FPGA邏輯塊內(nèi)部的CGU。合 并了推薦的進(jìn)位發(fā)生單元(CGU)的邏輯塊在本質(zhì)上是同質(zhì)的。這種 一致性能夠簡(jiǎn)化FPGA的實(shí)現(xiàn)。當(dāng)應(yīng)用在基于SRAM的FPGA的邏輯塊的內(nèi)部時(shí)，查表(是一組存儲(chǔ)器單元)可以被用于存儲(chǔ)期望功能的真值表，例如，SGU 44的 第一個(gè)X0R門46或者已修改的CGU 24的X0R門26。在CGU 24中添加X0R門26使每個(gè)CGU略有增大，但這個(gè)面積 的增加比在使用分離的邏輯塊對(duì)帶符號(hào)乘法的結(jié)果進(jìn)行轉(zhuǎn)換和求反 時(shí)所需要的面積增加小的多。研究顯示，與無符號(hào)乘法和加法相比，本發(fā)明實(shí)現(xiàn)了大約35% 的邏輯塊面積節(jié)省。在不損失通用性的情況下，推薦的CGU更有效地執(zhí)行帶符號(hào)乘法?？偟膩碚f，本發(fā)明顯示，通過在傳統(tǒng)的無符號(hào)陣列乘法器的進(jìn) 位發(fā)生單元中增加一個(gè)單獨(dú)的異或門，能夠?qū)崿F(xiàn)直接二進(jìn)制補(bǔ)碼帶符 號(hào)乘法。這個(gè)結(jié)果適用于保留進(jìn)位乘法器和進(jìn)位脈動(dòng)乘法器。應(yīng)當(dāng)注意的是，上文提及的實(shí)施例意在說明而不是限制本發(fā)明， 本領(lǐng)域的技術(shù)人員在不脫離權(quán)利要求范圍的情況下可以設(shè)計(jì)很多替 代實(shí)施例。例如，任何適當(dāng)構(gòu)造的諸如SRAM塊之類的設(shè)備可以向全加器模 塊提供控制信號(hào)。
權(quán)利要求
1.一種全加器模塊(30)，其包括全加器，其包括多個(gè)輸入和輸出端、和發(fā)生單元以及進(jìn)位發(fā)生單元，其中，進(jìn)位發(fā)生單元包括一個(gè)可編程反相器(26)，其被用來響應(yīng)于施加到一個(gè)輸入端的控制信號(hào)而有選擇地對(duì)進(jìn)位發(fā)生單元的一個(gè)輸入位進(jìn)行反相。
2. 按照權(quán)利要求1所述的全加器模塊(30)，其中，所述的可 編程反相器(26)是X0R邏輯門。
3. 按照權(quán)利要求1所述的全加器模塊(30)，其中，所述的可 編程反相器是多路復(fù)用器，所述多路復(fù)用器使它的輸入信號(hào)連接到一 個(gè)信號(hào)和該信號(hào)的補(bǔ)碼，并響應(yīng)于控制信號(hào)來輸出兩個(gè)輸入信號(hào)中的一個(gè)
4. 按照之前任何一項(xiàng)權(quán)利要求所述的全加器模塊(30)，其中， 所述的可編程反相器(26)被用于在全加器模塊執(zhí)行類型1或類型2 加法時(shí)對(duì)進(jìn)位位進(jìn)行反相。
5. 按照之前任何一項(xiàng)權(quán)利要求所述的全加器模塊(30)，其中， 控制信號(hào)是在全加器初始化期間產(chǎn)生的。
6. 按照權(quán)利要求5所述的全加器模塊(30)，其中，由專用發(fā) 生器產(chǎn)生所述的控制信號(hào)。
7. —種陣列乘法器，其包括多個(gè)按照權(quán)利要求1-6中任何一項(xiàng) 所述的全加器模塊(30)，其中，多個(gè)全加器模塊作為Pezaris保留進(jìn)位乘法器(400)被布置在一個(gè)互連陣列中；以及響應(yīng)于施加到各個(gè)全加器模塊上的控制信號(hào)(Ctrl)來選擇由 各個(gè)全加器模塊執(zhí)行的加法的類型。
8. —種陣列乘法器，其包括多個(gè)按照權(quán)利要求1-6中任何一項(xiàng) 所述的全加器模塊(30)，其中，多個(gè)全加器模塊作為進(jìn)位脈動(dòng)陣列乘法器(500)被布置在一個(gè) 互連陣列中；以及響應(yīng)于施加到各個(gè)全加器模塊上控制信號(hào)(Ctrl)來選擇由各 個(gè)全加器模塊執(zhí)行的加法的類型。
全文摘要
一種全加器模塊(30)，其包括包含多個(gè)輸入端和輸出端的全加器、和發(fā)生單元以及進(jìn)位發(fā)生單元。進(jìn)位發(fā)生單元包括一個(gè)可編程反相器，響應(yīng)于施加到一個(gè)輸入端的控制信號(hào)，該反相器被用來有選擇地對(duì)進(jìn)位發(fā)生單元的一個(gè)輸入位進(jìn)行反相。全加器模塊(30)提供了面積有效的邏輯塊，該面積有效的邏輯塊支持帶符號(hào)乘法，該邏輯塊保持它的可編程性質(zhì)，可以執(zhí)行所有其他它被用于執(zhí)行的操作。
文檔編號(hào)G06F7/48GK101258464SQ200680032355
公開日2008年9月3日 申請(qǐng)日期2006年9月4日 優(yōu)先權(quán)日2005年9月5日
發(fā)明者羅西尼·克里希南 申請(qǐng)人:Nxp股份有限公司