專利名稱：一種基于7管異或同或單元的全加器電路的制作方法
技術領域：
本發(fā)明涉及集成電路設計領域，尤其是一種基于7管異或同或單元的全加器電路。
背景技術：
VLSI是超大規(guī)模集成電路(Very Large Scale Integration)的簡稱,指幾毫米見方的硅片上集成上萬至百萬，體管、線寬在I微米以下的集成電路。目前超大規(guī)模集成電路的集成度已達到600萬個晶體管，線寬達到0.3微米。用超大規(guī)模集成電路制造的電子設備，體積小、重量輕、功耗低、可靠性高。利用超大規(guī)模集成電路技術可以將一個電子分系統(tǒng)乃至整個電子系統(tǒng)“集成”在一塊芯片上，完成信息采集、處理、存儲等多種功能。VLSI系統(tǒng)中最重要的性能參數(shù)是速度及功耗。功耗-延時積(PDP)是對功耗及關鍵路徑延時進行綜合權(quán)衡得到的一個量化的結(jié)果，是一個公正的性能量度，經(jīng)常用于比較多種電路設計的優(yōu)化結(jié)果，評估采用不同工藝的電路工作在不同頻率不同情況的性能。因此，具降低的功耗-延時積的是提高VLSI性能的關鍵，也是全加器電路設計的關鍵指標。全加器是微處理器、存儲器地址生成器、數(shù)字信號處理器等VLSI系統(tǒng)的一種關鍵的電路單元，它經(jīng)常處于這些系統(tǒng)的關鍵路徑中。因此全加器的性能顯著影響到整個系統(tǒng)的性能。由下式可以得到一位全加器的功能。
權(quán)利要求
1.一種基于7管異或同或單元的全加器電路，其特征在于:該電路包括有7管異或同或單元、全加和模塊和進位模塊，所述7管異或同或單元的輸出端連接到全加和模塊的輸入端，所述7管異或同或單元的輸出端還連接到進位模塊的輸入端。
2.根據(jù)權(quán)利要求1所述的一種基于7管異或同或單元的全加器電路，其特征在于:所述7管異或同或單元包括有第一 PMOS管(I)、第二 PMOS管(3)、第四PMOS管(7)、第一 NMOS管(2)、第二 NMOS管(4)和CMOS反相器(16)，所述第一 PMOS管(I)的源極與電源正極連接，所述第一 PMOS管(1)的漏極與第二 PMOS管(3)的源極連接，所述第一 PMOS管(I)的柵極分別與第二 PMOS管(3)的柵極、第一 NMOS管(2)的漏極、第二 NMOS管(4)的柵極連接，所述第二 NMOS管(4)的柵極作為7管同或異或單元的第二輸入端，所述第二 PMOS管(3)的漏極分別與第一匪OS管(2)的源極、第二 NMOS管(4)的源極、第四PMOS管(7)的漏極和CMOS反相器(16)的輸入端連接，所述第二 PMOS管(3)的漏極作為7管同或異或單元輸出端的同或輸出端口，所述第一 NMOS管(2)的柵極與第二 NMOS管(4)的漏極連接，所述第一NMOS管(2)的柵極作為7管同或異或單元的第一輸入端，所述第四PMOS管(7)的源極與電源正極連接，所述第四PMOS管(7)的柵極連接至CMOS反相器(16)的輸出端并作為7管同或異或單元輸出端的異或輸出端口。
3.根據(jù)權(quán)利要求2所述的一種基于7管異或同或單元的全加器電路，其特征在于:所述全加和模塊包括有第一傳輸門(17)和數(shù)據(jù)選擇器(18)，所述第一傳輸門(17)的輸入端連接至數(shù)據(jù)選擇器(18)的控制端并作為全加和模塊的進位輸入端，所述7管同或異或單元輸出端的同或輸出端口分別與第一傳輸門(17)的第二控制端和數(shù)據(jù)選擇器(18)的第一輸入端連接，所述7管同或異或單元輸出端的異或輸出端口分別與第一傳輸門(17)的第一控制端和數(shù)據(jù)選擇器(18)的第二輸入端連接，所述第一傳輸門(17)的輸出端連接至數(shù)據(jù)選擇器(18)的輸出端并作為全加和模塊的輸出端。
4.根據(jù)權(quán)利要求2所述的一種基于7管異或同或單元的全加器電路，其特征在于:所述進位模塊包括有第二傳輸門(19)和第三傳輸門(20),所述7管同或異或單兀輸出端的同或輸出端口分別與第二傳輸門(19)的第一控制端和第三傳輸門(20)的第二控制端連接，所述7管同或異或單元輸出端的異或輸出端口分別與第二傳輸門(19)的第二控制端和第三傳輸門(20)的第一控制端連接，所述第二傳輸門(19)的輸入端作為進位模塊的進位輸入端，所述第三傳輸門(20)的輸入端作為進位模塊的信號輸入端，所述進位模塊的信號輸入端的輸入信號與7管同或異或單元的第一輸入端的輸入信號相同，所述第二傳輸門(19)的輸出端連接至第三傳輸門(20)的輸入端并作為進位模塊的輸出端。
5.根據(jù)權(quán)利要求2所述的一種基于7管異或同或單元的全加器電路，其特征在于:所述CMOS反相器(16 )由第三PMOS管(5 )和第三NMOS管(6 )組成。
6.根據(jù)權(quán)利要求3所述的一種基于7管異或同或單元的全加器電路，其特征在于:所述第一傳輸門(17)由第四匪OS管(8)和第五PMOS管(9)組成，所述第五PMOS管(9)的柵極作為第一傳輸門(17)的第一控制端，所述第四NMOS管(8)的柵極作為第一傳輸門(17)的第二控制端。
7.根據(jù)權(quán)利要求3所述的一種基于7管異或同或單元的全加器電路，其特征在于:所述數(shù)據(jù)選擇器(18)由第五NMOS管(10)和第六PMOS管(11)組成，所述第五NMOS管(10)的柵極連接至第六PMOS管(11)的柵極并作為數(shù)據(jù)選擇器(18)的控制端，所述第五NMOS管(10)的源極作為數(shù)據(jù)選擇器(18)的第一輸入端，所述第六PMOS管(11)的源極作為數(shù)據(jù)選擇器(18)的第二輸入端，所述第五NMOS管(10)的漏極連接至第六PMOS管(11)的漏極并作為數(shù)據(jù)選擇器(18)的輸出端。
8.根據(jù)權(quán)利要求4所述的一種基于7管異或同或單元的全加器電路，其特征在于:所述第二傳輸門(19)由第六NMOS管(12)和第七PMOS管(13)組成，所述第七PMOS管(13)的柵極作為第二傳輸門(19)的第一控制端，所述第六NMOS管(12)的柵極作為第二傳輸門(19)的第二控制端；所述第三傳輸門(20)由第七NMOS管(14)和第八PMOS管(15)組成，所述第八PMOS管(15)的柵極作為第三傳輸門(20)的第一控制端，所述第七NMOS管(14)的柵極作為第三傳輸門 (20)的第二控制端。
全文摘要
本發(fā)明公開了一種基于7管異或同或單元的全加器電路，該電路包括有7管異或同或單元、全加和模塊和進位模塊，所述7管異或同或單元的輸出端連接到全加和模塊的輸入端，所述7管異或同或單元的輸出端還連接到進位模塊的輸入端。本發(fā)明作為一種基于7管異或同或單元的全加器電路使用少量個數(shù)的晶體管，實現(xiàn)了全電壓擺幅、低功耗、低功耗延時積的電路設計，滿足超大規(guī)模集成電路的高速低功耗的要求。本發(fā)明作為一種基于7管異或同或單元的全加器電路可廣泛應用于集成電路設計領域。
文檔編號H03K19/20GK103078629SQ20121058160
公開日2013年5月1日 申請日期2012年12月27日 優(yōu)先權(quán)日2012年12月27日
發(fā)明者丁顏玉, 黃晴晴, 路崇, 王德明 申請人:廣州中大微電子有限公司