本發(fā)明涉及電子技術(shù)領(lǐng)域，尤其是涉及一種限制翻轉(zhuǎn)的動態(tài)邏輯電路及靜態(tài)隨機(jī)存取存儲器。

背景技術(shù)：

隨著電子信息技術(shù)的飛速發(fā)展，人們對電子產(chǎn)品的速度提出了更高的要求，同時，速度也已經(jīng)成為電路中最重要的指標(biāo)之一，這對電路設(shè)計人員提出了更高的挑戰(zhàn)，電路設(shè)計人員需要對部分現(xiàn)有的功能電路進(jìn)行優(yōu)化，使之具有更快的速度。

sram(staticrandomaccessmemory，靜態(tài)隨機(jī)存取存儲器)是最常用的存儲器之一，采用靜態(tài)存儲方式，以雙穩(wěn)態(tài)數(shù)據(jù)鎖存器電路作為存儲單元。sram的特點是讀寫速度快，無需配合內(nèi)存刷新電路可提高工作效率，但掉電后數(shù)據(jù)不能保存。sram一般包括：由所述存儲單元組成的存儲陣列、靈敏放大器、解碼電路(或稱為譯碼電路/譯碼器)、控制電路和時序控制電路五大部分，其中，sram中的所述解碼電路可以是一種限制翻轉(zhuǎn)的動態(tài)邏輯(lsdl，limitedswitchdynamiclogic)電路。

在現(xiàn)有技術(shù)中，所述lsdl電路一般包括：動態(tài)邏輯電路和鎖存電路，所述動態(tài)邏輯電路輸入有至少一個邏輯輸入信號，所述動態(tài)邏輯電路響應(yīng)于時鐘信號，當(dāng)所述時鐘信號的有效沿到來時，所述動態(tài)邏輯電路針對所述邏輯輸入信號進(jìn)行解碼，并將輸出的邏輯電平傳輸至所述鎖存電路進(jìn)行鎖存并輸出。

但是，現(xiàn)有技術(shù)的lsdl電路的響應(yīng)速度較慢，無法滿足高速電路的需求。

技術(shù)實現(xiàn)要素：

本發(fā)明解決的技術(shù)問題為提高現(xiàn)有的lsdl電路的速度。

為解決上述技術(shù)問題，本發(fā)明實施例提供一種限制翻轉(zhuǎn)的動態(tài)邏輯電路，輸入時鐘信號和至少一個邏輯輸入信號，輸出邏輯輸出信號；包括：動態(tài)邏 輯電路，響應(yīng)于所述時鐘信號，對所述至少一個邏輯輸入信號的邏輯電平進(jìn)行解碼并輸出，將所述動態(tài)邏輯電路的輸出端作為第一動態(tài)點；鎖存電路，響應(yīng)于所述時鐘信號，對所述第一動態(tài)點的電壓進(jìn)行鎖存，并作為所述邏輯輸出信號輸出；還包括：保持電路，適于保持所述第一動態(tài)點的電壓。

可選地，所述保持電路包括：第一pmos晶體管，所述第一pmos晶體管的源極連接電源，所述第一pmos晶體管的漏極連接所述第一動態(tài)點；第一反相器，所述第一反相器的輸入端連接所述第一動態(tài)點，所述第一反相器的輸出端連接所述第一pmos晶體管的柵極。

可選地，所述動態(tài)邏輯電路包括：至少一個解碼邏輯電路，每一個所述邏輯輸入信號傳輸至一個所述解碼邏輯電路的第一端，所述解碼邏輯電路的第二端連接所述第一動態(tài)點，將所述解碼邏輯電路的第三端作為第二動態(tài)點。

可選地，響應(yīng)于所述時鐘信號的上升沿，當(dāng)所述邏輯輸入信號均為邏輯低電平時，所述動態(tài)邏輯電路輸出第一邏輯電平，當(dāng)所述邏輯輸入信號中有一個為邏輯高電平時，所述動態(tài)邏輯電路輸出不同于第一邏輯電平的第二邏輯電平。

可選地，所述第一邏輯電平為邏輯高電平，所述第二邏輯電平為邏輯低電平。

可選地，所述動態(tài)邏輯電路還包括：第一時鐘控制電路，所述第一時鐘控制電路輸入所述時鐘信號，所述第一時鐘控制電路的輸入端連接電源，所述第一時鐘控制電路的輸出端連接所述第一動態(tài)點；當(dāng)所述時鐘信號為邏輯高電平時，所述第一時鐘控制電路關(guān)斷，當(dāng)所述時鐘信號為邏輯低電平時，所述第一時鐘控制電路導(dǎo)通；

第二時鐘控制電路，所述第二時鐘控制電路輸入所述時鐘信號，所述第一時鐘控制電路的輸入端接地，所述第二時鐘控制電路的輸出端連接所述第二動態(tài)點；當(dāng)所述時鐘信號為邏輯高電平時，所述第二時鐘控制電路導(dǎo)通，當(dāng)所述時鐘信號為邏輯低電平時，所述第二時鐘控制電路關(guān)斷。

可選地，所述第一時鐘控制電路包括：第二pmos晶體管，所述第二pmos晶體管的柵極輸入所述時鐘信號，所述第二pmos晶體管的源極連接電源， 所述第二pmos晶體管的漏極連接所述第一動態(tài)點。

可選地，所述第二時鐘控制電路包括：第一nmos晶體管，所述第一nmos晶體管的柵極輸入所述時鐘信號，所述第一nmos晶體管的源極接地，所述第一nmos晶體管的漏極連接所述第二動態(tài)點。

可選地，所述解碼邏輯電路包括：第二nmos晶體管，所述第二nmos晶體管的柵極、漏極和源極分別為所述解碼邏輯電路的第一端、第二端和第三端。

可選地，所述鎖存電路包括：第三pmos晶體管、第三nmos晶體管、第四nmos晶體管、第五nmos晶體管、第四pmos晶體管和第二反相器；

其中，所述第三pmos晶體管的柵極連接所述第三nmos晶體管的柵極，并連接所述第一動態(tài)點，所述第三pmos晶體管的源極連接電源，所述第三pmos晶體管的漏極分別連接所述第三nmos晶體管的漏極、所述第四pmos晶體管的漏極以及所述第二反相器的輸入端；所述第三nmos晶體管的源極連接所述第四nmos晶體管的漏極和所述第五nmos晶體管的漏極；所述第四nmos晶體管的柵極輸入所述時鐘信號，所述第四nmos晶體管的源極接地；所述第五nmos晶體管的柵極連接所述第二反相器的輸出端，所述第五nmos晶體管的源極接地；所述第四pmos晶體管的柵極連接所述第二反相器的輸出端，所述第四pmos晶體管的源極連接電源，所述第四pmos晶體管的漏極連接所述第二反相器的輸入端。

為解決上述技術(shù)問題，本發(fā)明實施例還提供一種靜態(tài)隨機(jī)存取存儲器，包括以上所述的限制翻轉(zhuǎn)的動態(tài)邏輯電路。

與現(xiàn)有技術(shù)相比，本發(fā)明實施例的技術(shù)方案具有以下有益效果：

本發(fā)明實施例提供一種lsdl電路，輸入時鐘信號和至少一個邏輯輸入信號，輸出邏輯輸出信號，包括：動態(tài)邏輯電路，響應(yīng)于所述時鐘信號，對所述至少一個邏輯輸入信號的邏輯電平進(jìn)行解碼并輸出，將所述動態(tài)邏輯電路的輸出端作為第一動態(tài)點；鎖存電路，響應(yīng)于所述時鐘信號，對所述第一動態(tài)點的電壓進(jìn)行鎖存，并作為所述邏輯輸出信號輸出；本發(fā)明實施例還在所述第一動態(tài)點處設(shè)置了保持電路，以保持所述第一動態(tài)點的電壓，當(dāng)所述 第一動態(tài)點的電壓為邏輯高電平時，所述動態(tài)邏輯電路在解碼的過程中產(chǎn)生的耦合電容不能拉低所述第一動態(tài)點的電壓(或?qū)⑺龅谝粍討B(tài)點a的電壓拉低后迅速地恢復(fù))，從而不對所述鎖存電路的響應(yīng)速度產(chǎn)生影響，與現(xiàn)有技術(shù)相比，減小了所述鎖存電路的響應(yīng)時間，提高了lsdl電路的速度。

附圖說明

圖1是現(xiàn)有的一種lsdl電路的電路圖；

圖2是本發(fā)明實施例lsdl電路的示意性結(jié)構(gòu)框圖；

圖3是本發(fā)明實施例lsdl電路的電路圖；

圖4是現(xiàn)有的lsdl電路與本發(fā)明實施例lsdl電路中第一動態(tài)點的波形圖；

圖5是現(xiàn)有的lsdl電路與本發(fā)明實施例lsdl電路中時鐘信號與邏輯輸出信號的波形圖。

具體實施方式

如背景技術(shù)部分所述，現(xiàn)有技術(shù)的lsdl電路的速度受到了制約。

本申請發(fā)明人對現(xiàn)有技術(shù)進(jìn)行了分析。以如圖1所示的一個四輸入的lsdl電路為例，現(xiàn)有的lsdl電路100可以包括：動態(tài)邏輯電路10和鎖存電路20，當(dāng)時鐘信號clk的有效沿到來時，所述動態(tài)邏輯電路10針對輸入其輸入端的邏輯輸入信號進(jìn)行解碼，所述時鐘信號clk每經(jīng)一個時鐘周期，所述動態(tài)邏輯電路10解碼一次。

所述動態(tài)邏輯電路10包括四個解碼邏輯電路(圖中未示出)，所述解碼邏輯電路包括nmos晶體管，在lsdl電路100中，所述動態(tài)邏輯電路10可以包括：nmos晶體管n21、nmos晶體管n22、nmos晶體管n23和nmos晶體管n24，并且，所述nmos晶體管n21、nmos晶體管n22、nmos晶體管n23和nmos晶體管n24的柵極分別輸入有邏輯輸入信號in<0>、in<1>、in<2>和in<3>，所述nmos晶體管n21、nmos晶體管n22、nmos晶體管n23和nmos晶體管n24的漏極相連，源極也相連；所述動態(tài)邏輯電路10還可以包括：pmos晶體管p2和nmos晶體管n1，所述pmos晶體 管p2和nmos晶體管n1受到其柵極輸入的時鐘信號clk的控制而導(dǎo)通或關(guān)斷，所述pmos晶體管p2的漏極連接所述nmos晶體管n21、nmos晶體管n22、nmos晶體管n23和nmos晶體管n24的漏極，所述nmos晶體管n1的漏極連接所述nmos晶體管n21、nmos晶體管n22、nmos晶體管n23和nmos晶體管n24的源極；所述動態(tài)邏輯電路10的輸出端為所述pmos晶體管p2的漏極，并將其設(shè)置為第一動態(tài)點a，再將所述nmos晶體管n1的漏極設(shè)置為第二動態(tài)點b；所述動態(tài)邏輯電路10的輸出端連接所述鎖存電路20的輸入端，所述鎖存電路20適于鎖存所述第一動態(tài)點a的電壓，所述鎖存電路20的輸出端作為所述lsdl電路100的輸出端，并輸出邏輯輸出信號clk_out。

在所述lsdl電路100中，所述鎖存電路20可以包括：pmos晶體管p3、nmos晶體管n3、nmos晶體管n4、nmos晶體管n5、pmos晶體管p4和第一反相器inv1；其中，所述pmos晶體管p3的柵極連接所述nmos晶體管n3的柵極，并連接所述第一動態(tài)點a，所述pmos晶體管p3的源極連接電源，所述pmos晶體管p3的漏極分別連接所述nmos晶體管n3的漏極、所述pmos晶體管p4的漏極以及所述第一反相器inv1的輸入端；所述nmos晶體管p3的源極連接所述nmos晶體管n4的漏極和所述nmos晶體管n5的漏極；所述nmos晶體管n4的柵極輸入所述時鐘信號clk，所述nmos晶體管n4的源極接地vss；所述nmos晶體管n5的柵極連接所述第一反相器inv1的輸出端，所述nmos晶體管n5的源極接地vss；所述pmos晶體管p4的柵極連接所述第一反相器inv1的輸出端，所述pmos晶體管p4的源極連接電源vdd，所述pmos晶體管p4的漏極連接所述第一反相器inv1的輸入端。

在時鐘信號clk的作用下，根據(jù)所述邏輯輸入信號in<3:0>的邏輯電平狀態(tài)，所述邏輯輸出信號clk_out的輸出邏輯如下：

當(dāng)所述時鐘信號clk為邏輯低電平時，所述pmos晶體管p2導(dǎo)通，所述nmos晶體管n1關(guān)斷，無論所述邏輯輸入信號in<3:0>是何邏輯輸入電平，所述第一動態(tài)點a均為邏輯高電平，在所述時鐘信號clk為低電平的期間，所述lsdl電路100允許所述邏輯輸入信號in<3:0>發(fā)生變化。

當(dāng)所述時鐘信號clk變化為邏輯低電平時，所述pmos晶體管p2關(guān)斷，所述nmos晶體管n1導(dǎo)通，此時，若所述邏輯輸入信號in<3:0>等于0(即所述邏輯輸入信號in<0>、in<1>、in<2>和in<3>均為邏輯低電平)，所述第一動態(tài)點a保持上一個時鐘周期中時鐘信號clk為低電平時所述第一動態(tài)點a的電壓，即保持邏輯高電平，若所述邏輯輸入信號in<3:0>大于0(即所述邏輯輸入信號in<0>、in<1>、in<2>和in<3>至少一個為邏輯高電平)，那么，所述nmos晶體管n21、nmos晶體管n22、nmos晶體管n23和nmos晶體管n24至少有一個導(dǎo)通，那么所述第一動態(tài)點a的電壓為邏輯低電平，以上過程即為所述動態(tài)邏輯電路10對所述邏輯輸入信號in<3:0>的解碼過程。在所述時鐘信號clk為低電平的期間，所述lsdl電路100需要所述邏輯輸入信號in<3:0>的邏輯電平狀態(tài)維持不變。

在所述動態(tài)邏輯電路10的解碼過程中，所述第二動態(tài)點b可能是邏輯高電平或邏輯低電平。若所述第二動態(tài)點b為邏輯高電平，那么，當(dāng)所述輸入邏輯信號in<3:0>全部為邏輯低電平時，所述時鐘信號clk從低電平變化到高電平時，所述第二動態(tài)點b會從邏輯高電平迅速跳變到邏輯低電平，此時，由于所述第一動態(tài)點a為高電平，那么，a、b兩點之間將存在耦合電容，耦合電容效應(yīng)會使第一動態(tài)點a的電位下降，這將影響與之連接的nmos晶體管n3的放電速度(請參見圖4中現(xiàn)有的lsdl電路中的第一動態(tài)點a的波形圖)，對所述邏輯輸出信號clk_out有一定的延遲作用；若所述第二動態(tài)點b點為邏輯低電平，則a、b兩點之間不存在耦合電容，電路速度不會受到影響。

綜上所述，由于耦合電容的影響，現(xiàn)有技術(shù)的lsdl電路的速度受到了制約。

本發(fā)明實施例提出一種lsdl電路，在以上所述的lsdl電路100的基礎(chǔ)上，在所述第一動態(tài)點a處增加了保持電路，適于保持所述第一動態(tài)點a的電壓，使得在所述第一動態(tài)點a的電壓切換為邏輯高電平時，所述第一動態(tài)點a的電壓不會因為耦合電容的原因而被拉低(或?qū)⑺龅谝粍討B(tài)點a的電壓拉低后迅速地恢復(fù))，從而不對所述鎖存電路20的響應(yīng)速度產(chǎn)生影響，與現(xiàn)有技術(shù)的lsdl電路100相比，減小了所述鎖存電路20的響應(yīng)時間，提 高了lsdl電路的速度，并且較易實施。

為使本發(fā)明的上述目的、特征和有益效果能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細(xì)的說明。

圖2是本發(fā)明實施例lsdl電路的示意性結(jié)構(gòu)框圖。

如圖2所示，本發(fā)明實施例提出的lsdl電路200，所述lsdl電路200可以輸入有時鐘信號clk和至少一個邏輯輸入信號in<3:0>(以所述lsdl電路200輸入有四個邏輯輸入信號為例)，輸出邏輯輸出信號clk_out，所述lsdl電路200可以包括：

動態(tài)邏輯電路10，響應(yīng)于所述時鐘信號clk，對所述至少一個邏輯輸入信號in<3:0>的邏輯電平進(jìn)行解碼并輸出，將所述動態(tài)邏輯電路10的輸出端作為第一動態(tài)點a。

鎖存電路20，響應(yīng)于所述時鐘信號clk，對所述第一動態(tài)點a的電壓進(jìn)行鎖存，并作為所述邏輯輸出信號clk_out輸出。

所述lsdl電路200還可以包括：保持電路30，適于保持所述第一動態(tài)點a的電壓。

圖3是本發(fā)明實施例lsdl電路的電路圖。

如圖3所示，在具體實施中，所述保持電路30可以包括：

第一pmos晶體管p1，所述第一pmos晶體管p1的源極連接電源vdd，所述第一pmos晶體管p1的漏極連接所述第一動態(tài)點a。

第一反相器inv1，所述第一反相器inv1的輸入端連接所述第一動態(tài)點a，所述第一反相器inv1的輸出端連接所述第一pmos晶體管p1的柵極。

當(dāng)所述第一動態(tài)點a為邏輯高電平時，所述第一反相器inv1輸出為邏輯高電平，使所述第一pmos晶體管p1導(dǎo)通，使得與所述第一pmos晶體管p1的漏極相連的所述第一動態(tài)點a為邏輯高電平，即使此時由于耦合電容的作用，所述第一動態(tài)點a的電壓被下拉，所述保持電路30中的第一pmos晶體管p1與第一反相器inv1也會迅速地將第一動態(tài)點a的電壓恢復(fù)至邏輯高電平。

為了使本發(fā)明實施例更易實施，可以將所述第一pmos晶體管p1設(shè)置為小尺寸晶體管，即所述第一pmos晶體管p1具有較小的寬長比。

需要說明的是，保持電路30可以包括以上所述的第一pmos晶體管p1與第一反相器inv1，在所述第一動態(tài)點a為邏輯高電平時對其電壓進(jìn)行保持；但是，本發(fā)明實施例的保持電路30并不以此作為限制，保持電路30可以采用任何可以實現(xiàn)保持所述第一動態(tài)點a的邏輯高電平功能的電路。本文中的“保持”指的是能夠消除耦合電容對于第一動態(tài)點的電平影響，或者將該電平影響控制在可以接受的誤差范圍內(nèi)。

在本發(fā)明實施例中，所述動態(tài)邏輯電路10適于對所述邏輯輸入信號in<3:0>解碼，其中，所述動態(tài)邏輯電路10可以包括：至少一個解碼邏輯電路103，每一個所述邏輯輸入信號in<3:0>傳輸至一個所述解碼邏輯電路103的第一端，所述解碼邏輯電路103的第二端連接所述第一動態(tài)點a，將所述解碼邏輯電路103的第三端作為第二動態(tài)點b。

所述動態(tài)邏輯電路10的解碼邏輯可以為多種方式，例如：響應(yīng)于所述時鐘信號clk的上升沿，當(dāng)所述邏輯輸入信號in<3:0>均為邏輯低電平時，所述動態(tài)邏輯電路10輸出第一邏輯電平，當(dāng)所述邏輯輸入信號in<3:0>中有一個為邏輯高電平時，所述動態(tài)邏輯電路10輸出不同于第一邏輯電平的第二邏輯電平。

在具體實施中，所述解碼邏輯電路103可以包括：第二nmos晶體管n2，所述第二nmos晶體管n2的柵極、漏極和源極分別為所述解碼邏輯電路103的第一端、第二端和第三端。那么，以上所述的第一邏輯電平為邏輯高電平，第二邏輯電平為邏輯低電平。當(dāng)然，所述第一邏輯電平和所述第二邏輯電平的配置也可以相反，可以由具體的電路結(jié)構(gòu)決定。

在本發(fā)明實施例中，所述動態(tài)邏輯電路10還可以包括：

第一時鐘控制電路101，所述第一時鐘控制電路101輸入所述時鐘信號clk，所述第一時鐘控制電路101的輸入端連接電源vdd，所述第一時鐘控制電路101的輸出端連接所述第一動態(tài)點a；當(dāng)所述時鐘信號clk為邏輯高電平時，所述第一時鐘控制電路101關(guān)斷，當(dāng)所述時鐘信號clk為邏輯低電 平時，所述第一時鐘控制電路101導(dǎo)通。

第二時鐘控制電路102，所述第二時鐘控制電路102輸入所述時鐘信號clk，所述第一時鐘控制電路102的輸入端接地vss，所述第二時鐘控制電路102的輸出端連接所述第二動態(tài)點b；當(dāng)所述時鐘信號clk為邏輯高電平時，所述第二時鐘控制電路102導(dǎo)通，當(dāng)所述時鐘信號clk為邏輯低電平時，所述第二時鐘控制電路102關(guān)斷。

在具體實施中，所述第一時鐘控制電路101可以包括：第二pmos晶體管p2，所述第二pmos晶體管p2的柵極輸入所述時鐘信號clk，所述第二pmos晶體管p2的源極連接電源vdd，所述第二pmos晶體管p2的漏極連接所述第一動態(tài)點a。

在具體實施中，所述第二時鐘控制電路102可以包括：第一nmos晶體管n1，所述第一nmos晶體管n1的柵極輸入所述時鐘信號clk，所述第一nmos晶體管n1的源極接地vss，所述第一nmos晶體管n1的漏極連接所述第二動態(tài)點b。

在如圖3所示的lsdl電路200中，所述動態(tài)邏輯電路10的運行機(jī)制的更多信息可以參照以上所述的圖1中現(xiàn)有的lsdl電路100的相關(guān)描述，此處不再贅述。

在本發(fā)明實施例中，所述鎖存電路20可以包括：第三pmos晶體管p3、第三nmos晶體管n3、第四nmos晶體管n4、第五nmos晶體管n5、第四pmos晶體管p4和第二反相器inv2。

其中，所述第三pmos晶體管p3的柵極連接所述第三nmos晶體管n3的柵極，并連接所述第一動態(tài)點a，所述第三pmos晶體管p3的源極連接電源vdd，所述第三pmos晶體管p3的漏極分別連接所述第三nmos晶體管n3的漏極、所述第四pmos晶體管p4的漏極以及所述第二反相器inv2的輸入端；所述第三nmos晶體管n3的源極連接所述第四nmos晶體管n4的漏極和所述第五nmos晶體管n5的漏極；所述第四nmos晶體管n4的柵極輸入所述時鐘信號clk，所述第四nmos晶體管n4的源極接地；所述第五nmos晶體管n5的柵極連接所述第二反相器inv2的輸出端，所述第五 nmos晶體管n5的源極接地；所述第四pmos晶體管p4的柵極連接所述第二反相器inv2的輸出端，所述第四pmos晶體管p4的源極連接電源vdd，所述第四pmos晶體管p4的漏極連接所述第二反相器inv2的輸入端。

參照圖3，以所述第一動態(tài)點a為邏輯高電平為例闡述所述鎖存電路20的運行機(jī)制：當(dāng)所述時鐘信號clk為高電平時，第三pmos晶體管p3關(guān)斷，第三nmos晶體管n3導(dǎo)通，第四nmos晶體管n4導(dǎo)通，則第三pmos晶體管p3的漏極為邏輯低電平，那么，第二反相器inv2輸出為邏輯高電平，使得第五nmos晶體管n5導(dǎo)通，以及第四pmos晶體管p4關(guān)斷，此時，所述邏輯輸出信號clk_out為邏輯高電平，所述鎖存電路20完成對所述第一動態(tài)點a的電壓的鎖存；當(dāng)所述時鐘信號clk為低電平時，第三pmos晶體管p3關(guān)斷，第三nmos晶體管n3導(dǎo)通，第四nmos晶體管n4則為關(guān)斷狀態(tài)，此時，第三pmos晶體管p3的漏極的邏輯電平則保持不變，應(yīng)由上一個時鐘周期中時鐘信號clk為高電平時第三pmos晶體管p3的漏極的邏輯電平?jīng)Q定。

圖4是現(xiàn)有的lsdl電路與本發(fā)明實施例lsdl電路中第一動態(tài)點的波形圖。如圖4所示，在現(xiàn)有技術(shù)中，當(dāng)所述第一動態(tài)點a為邏輯高電平，而所述第二動態(tài)點b迅速變?yōu)檫壿嫷碗娖綍r，a、b兩點間的耦合電容效應(yīng)導(dǎo)致了所述第一動態(tài)點a的電平被拉低，而采用了保持電路30的本發(fā)明實施例lsdl電路200，即使所述第二動態(tài)點b與所述第一動態(tài)點a間存在耦合電容，所述第一動態(tài)點a的電壓在短暫地被拉低后恢復(fù)至邏輯高電平，所述保持電路30對所述第一動態(tài)點a的作用效果顯著。

此外，本實施例提供了現(xiàn)有的lsdl電路與本發(fā)明實施例lsdl電路中時鐘信號clk與邏輯輸出信號clk_out的波形圖，如圖5所示，當(dāng)所述第二動態(tài)點b與所述第一動態(tài)點a間存在耦合電容時，本發(fā)明實施例的lsdl電路200中的時鐘信號clk與所述邏輯輸出信號clk_out之間的延遲時間，相比于現(xiàn)有技術(shù)的lsdl電路100中的時鐘信號clk與所述邏輯輸出信號clk_out之間的延遲時間，降低了約18％，因此，本發(fā)明實施例lsdl電路200具有更快的電路速度。

本發(fā)明實施例還提供一種靜態(tài)隨機(jī)存取存儲器，包括以上所述的限制翻 轉(zhuǎn)的動態(tài)邏輯電路200。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。