本發(fā)明涉及半導(dǎo)體器件，并且更具體地涉及具有FET(場(chǎng)效應(yīng)晶體管)器件的SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)。

背景技術(shù)：

隨著半導(dǎo)體工業(yè)在追求更高的器件密度、更高的性能、更低功耗和更低的成本的過程中進(jìn)入納米技術(shù)工藝節(jié)點(diǎn)，來自制造和設(shè)計(jì)問題的挑戰(zhàn)已經(jīng)引起了諸如鰭式場(chǎng)效應(yīng)晶體管(FinFET)的三維設(shè)計(jì)的發(fā)展。在FinFET器件中，有可能使用附加的側(cè)壁并且用于抑制短溝道效應(yīng)。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的實(shí)施例提供了一種包括多個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的靜態(tài)隨機(jī)存取存儲(chǔ)器，所述多個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元中的每一個(gè)都由單元邊界限定并且包括：第一鰭結(jié)構(gòu)、第二鰭結(jié)構(gòu)、第三鰭結(jié)構(gòu)和第四鰭結(jié)構(gòu)，在第一方向上延伸并且布置在與所述第一方向相交的第二方向上；第一鰭式場(chǎng)效應(yīng)晶體管，由第一柵電極和所述第一鰭結(jié)構(gòu)形成；第二鰭式場(chǎng)效應(yīng)晶體管，由第二柵電極和所述第一鰭結(jié)構(gòu)形成；第三鰭式場(chǎng)效應(yīng)晶體管，由所述第二柵電極和所述第三鰭結(jié)構(gòu)形成；第四鰭式場(chǎng)效應(yīng)晶體管，由第三柵電極和所述第二鰭結(jié)構(gòu)形成；第五鰭式場(chǎng)效應(yīng)晶體管，由第四柵電極和所述第二鰭結(jié)構(gòu)形成；第六鰭式場(chǎng)效應(yīng)晶體管，由所述第四柵電極和所述第四鰭結(jié)構(gòu)形成；第一偽鰭結(jié)構(gòu)，位于鄰近所述第二鰭式場(chǎng)效應(yīng)晶體管的位置處并且通過第一源極/漏極外延層連接至所述第一鰭結(jié)構(gòu)；以及第二偽鰭結(jié)構(gòu)，位于鄰近所述第五鰭式場(chǎng)效應(yīng)晶體管的位置處并且通過第二源極/漏極外延層連接至所述第二鰭結(jié)構(gòu)。

本發(fā)明的實(shí)施例還提供了一種包括多個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的靜態(tài)隨機(jī)存取存儲(chǔ)器，所述多個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元中的每一個(gè)都由單元邊界限定并且包括：第一鰭結(jié)構(gòu)，在第一方向上并且在所述單元邊界的底側(cè)與所述單元邊界的和所述底側(cè)相對(duì)的頂側(cè)之間延伸；第二鰭結(jié)構(gòu)，在所述第一方向上并且在所述單元邊界的底側(cè)與所述單元邊界的和所述底側(cè)相對(duì)的頂側(cè)之間延伸；第三鰭結(jié)構(gòu)，在所述第一方向上從所述底側(cè)延伸，所述第三鰭結(jié)構(gòu)比所述第一鰭結(jié)構(gòu)短；第四鰭結(jié)構(gòu)，在所述第一方向上從所述頂側(cè)延伸，所述第四鰭結(jié)構(gòu)比所述第二鰭結(jié)構(gòu)短；以及六個(gè)場(chǎng)效應(yīng)晶體管，每一個(gè)都包括柵電極并且包括所述第一鰭結(jié)構(gòu)至所述第四鰭結(jié)構(gòu)中的僅僅一個(gè)，其中：所述第一鰭結(jié)構(gòu)至所述第四鰭結(jié)構(gòu)順序設(shè)置在與所述第一方向相交的第二方向上，在所述第一方向上延伸的偽鰭結(jié)構(gòu)設(shè)置在四個(gè)鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元聚集的角部處，所述偽鰭結(jié)構(gòu)被所述四個(gè)鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元共用，和所述偽鰭結(jié)構(gòu)中的每一個(gè)都電連接至所述四個(gè)鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的四個(gè)第一鰭結(jié)構(gòu)或所述四個(gè)鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的四個(gè)第二鰭結(jié)構(gòu)。

本發(fā)明的實(shí)施例還提供了一種包括多個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的靜態(tài)隨機(jī)存取存儲(chǔ)器，所述多個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元中的每一個(gè)都由單元邊界限定并且包括：第一鰭結(jié)構(gòu)，在第一方向上并且在所述單元邊界的底側(cè)與所述單元邊界的和所述底側(cè)相對(duì)的頂側(cè)之間延伸；第二鰭結(jié)構(gòu)，在所述第一方向上并且在所述單元邊界的底側(cè)與所述單元邊界的和所述底側(cè)相對(duì)的頂側(cè)之間延伸；第三鰭結(jié)構(gòu)，在所述第一方向上從所述底側(cè)延伸，所述第三鰭結(jié)構(gòu)比所述第一鰭結(jié)構(gòu)短；第四鰭結(jié)構(gòu)，在所述第一方向上從所述頂側(cè)延伸，所述第四鰭結(jié)構(gòu)比所述第三鰭結(jié)構(gòu)短；以及六個(gè)場(chǎng)效應(yīng)晶體管，每一個(gè)都包括柵電極并且包括所述第一鰭結(jié)構(gòu)至所述第四鰭結(jié)構(gòu)中的僅僅一個(gè)，其中：所述第一鰭結(jié)構(gòu)至所述第四鰭結(jié)構(gòu)順序設(shè)置在與所述第一方向相交的第二方向上，在所述第二方向上延伸的第一接觸條設(shè)置在四個(gè)鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元聚集的角部處，并且所述第一接觸條被所述四個(gè)鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元共用，和所述第一接觸條中的每一個(gè)都設(shè)置在所述四個(gè)鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的四個(gè)第一鰭結(jié)構(gòu)上或所述四個(gè)鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的四個(gè)第二鰭結(jié)構(gòu)上。

附圖說明

當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，從以下詳細(xì)描述可更好地理解本發(fā)明。應(yīng)該強(qiáng)調(diào)，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件未按比例繪制并且僅僅用于說明的目的。實(shí)際上，為了清楚的討論，各個(gè)部件的尺寸可以任意地增大或減小。

圖1是SRAM單位單元的示例性電路圖。

圖2是根據(jù)本發(fā)明的第一實(shí)施例的SRAM單位單元的示例性布局。

圖3是多個(gè)SRAM單位單元的示例性布置。

圖4是根據(jù)本發(fā)明的第一實(shí)施例的多個(gè)SRAM單位單元的示例性布置。

圖5A示出了鰭式場(chǎng)效應(yīng)晶體管的示例性透視圖。

圖5B示出了沿著圖2的線X1-X1的示例性截面圖。

圖5C是示出了垂直層的示例性截面圖。

圖6至圖9是根據(jù)本發(fā)明的第一實(shí)施例的SRAM單位單元的示例性布局。

圖10是根據(jù)本發(fā)明的第二實(shí)施例的SRAM單位單元的示例性布局。

圖11是根據(jù)本發(fā)明的第二實(shí)施例的多個(gè)SRAM單位單元的示例性布置。

具體實(shí)施方式

應(yīng)當(dāng)理解，以下公開內(nèi)容提供了許多用于實(shí)現(xiàn)本發(fā)明的不同特征的不同實(shí)施例或?qū)嵗Ｏ旅鎸⒚枋鲈筒贾玫奶囟▽?shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然這些僅是實(shí)例并不旨在限定。例如，元件的尺寸不限于所公開的范圍或值，但可能依賴于工藝條件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實(shí)施例，并且也可以包括在第一部件和第二部件之間可以形成附加的部件，從而使得第一部件和第二部件可以不直接接觸的實(shí)施例。為了簡(jiǎn)化和清楚，可以以不同的尺寸任意地繪制各個(gè)部件。

此外，為了便于描述，本文中可以使用諸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空間關(guān)系術(shù)語(yǔ)，以描述如圖中所示的一個(gè)元件或部件與另一元件或部件的關(guān)系。除了圖中所示的方位外，空間關(guān)系術(shù)語(yǔ)旨在包括器件在使用或操作過程中的不同方位。裝置可以以其他方式定位(旋轉(zhuǎn)90度或在其他方位)，并且在本文中使用的空間關(guān)系描述符可以同樣地作相應(yīng)地解釋。另外，術(shù)語(yǔ)“由...制成”可以意為“包括”或者“由...組成”。

此外，本發(fā)明中示出的布局結(jié)構(gòu)是設(shè)計(jì)布局并且沒有必要示出作為半導(dǎo)體器件制造的實(shí)際物理結(jié)構(gòu)。

圖1是SRAM單位單元的示例性電路圖。SRAM單位單元包括具有數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)的兩個(gè)交叉耦合的反相器。第一反相器的輸出耦合至第二反相器的輸入，并且第二反相器的輸出耦合至第一反相器的輸入。SRAM還包括耦合至第一反相器的輸出和第二反相器的輸入的第一傳輸門FET器件PG1以及耦合至第二反相器的輸出和第一反相器的輸入的第二傳輸門FET器件PG2。第一和第二傳輸門FET器件的柵極耦合至字線WL，第一傳輸門FET器件PG1的源極/漏極耦合至第一位線BL，并且第二傳輸門FET器件PG2的源極/漏極耦合至第二位線BLB，該位線是第一位線BL的互補(bǔ)位線。在本發(fā)明中，可以交換使用FET器件的源極和漏極。

第一反相器包括第一第一導(dǎo)電類型的FET器件PU1和第一第二導(dǎo)電類型的FET器件PD1。第二反相器包括第二第一導(dǎo)電類型的FET器件PU2第二第二導(dǎo)電類型的FET器件PD2第一傳輸門器件PG1和第二傳輸門器件PG2是第二導(dǎo)電類型的器件。在第一實(shí)施例中，第一導(dǎo)電類型是P型并且第二導(dǎo)電類型是N型。當(dāng)然，有可能在另一實(shí)施例中，第一導(dǎo)電類型是N型，并且第二導(dǎo)電類型是P型，并且在這種情況下，根據(jù)本領(lǐng)域的公知常識(shí)來適當(dāng)?shù)馗腟RAM中的剩余的元件。

SRAM還包括第一P型阱PW1、第二P型阱PW2以及N型阱NW。如圖1所示，第一傳輸門器件PG1(N型)和第一N型FET器件PD1設(shè)置在第一P型阱PW1內(nèi)，第二傳輸門FET器件PG2(N型)和第二N型FET器件PD2設(shè)置在第二P型阱PW2內(nèi)，以及第一P型FET器件PU1和第二P型FET器件PU2設(shè)置在N型阱NW內(nèi)。

圖2是根據(jù)本發(fā)明的第一實(shí)施例的SRAM單位單元的示例性布局。在圖2中，僅示出了下層元件中的一些。

通過單元邊界CELB來限定SRAM單位單元，并且包括第一至第四鰭結(jié)構(gòu)F1、F2、F3和F4，每一個(gè)都在Y(列)方向上延伸并且布置在X(行)方向上。四個(gè)鰭結(jié)構(gòu)F1、F3、F4和F2以這種順序布置在X方向上。單元邊界CELB具有在X方向上延伸的底側(cè)、在X方向上延伸并且與底側(cè)相對(duì)的頂側(cè)、在Y方向上延伸的左側(cè)以及在Y方向上延伸并且與左側(cè)相對(duì)的右側(cè)。

SRAM單位單元包括六個(gè)晶體管。第一傳輸門器件PG1是通過第一柵電極GA1和第一鰭結(jié)構(gòu)F1形成的鰭式場(chǎng)效應(yīng)晶體管(FinFET)(PG1)。第一N型FET器件PD1是通過第二柵電極GA2和第一鰭結(jié)構(gòu)F1形成的FinFET。第一P型FET器件PU1是通過第二柵電極GA2和第三鰭結(jié)構(gòu)F3形成的FinFET。第二傳輸門FET器件PG2是通過第三柵電極GA3和第二鰭結(jié)構(gòu)F2形成的FinFET。第二N型FET器件PD2是通過第四柵電極GA4和第二鰭結(jié)構(gòu)F2形成的FinFET。第二P型FET器件PU2是通過第四柵電極GA4和第四鰭結(jié)構(gòu)F4形成的FinFET。SRAM單位單元中的所有FinFET都僅包括用作溝道和源極/漏極的一個(gè)有源鰭結(jié)構(gòu)。

第一實(shí)施例的SRAM單位單元還包括位于鄰近FinFET PD1的位置處的第一偽鰭結(jié)構(gòu)DF1和位于鄰近FinFET PD2的位置處的第二偽鰭結(jié)構(gòu)DF2。第一偽鰭結(jié)構(gòu)DF1通過第一接觸條CB1電連接至FinFET PD1的源極。FinFET PD1的源極包括形成在第一鰭結(jié)構(gòu)上方的源極/漏極(S/D)外延層，偽鰭結(jié)構(gòu)DF1也包括形成在第一偽鰭結(jié)構(gòu)DF1上方的外延層，并且第一接觸條CB1形成在這些外延層上方。第二偽鰭結(jié)構(gòu)DF2通過第二接觸條CB2電連接至FinFET PD2的源極。FinFET PD2的源極包括形成在第二鰭結(jié)構(gòu)上方的S/D外延層，偽鰭結(jié)構(gòu)DF2也包括形成在第二偽鰭結(jié)構(gòu)DF2上方的外延層，并且第二接觸條CB2形成在這些外延層上方。第一和第二接觸條CB1和CB2電連接至第一電源線，例如，Vss。S/D外延層由以下材料的一層或多層制成：SiP、SiC、SiCP、Si、Ge或III-V族材料。接觸條可以由以下材料的一層或多層制成：Cu、W、Al、AlCu、TiN、TiW、Ti、Co、Ni、TaN、Ta、或其他難熔金屬或它們的組合。

如圖2所示，第一和第二鰭結(jié)構(gòu)F1和F2在Y方向上并且在單元邊界CELB的底側(cè)與單元邊界CELB的和該底側(cè)相對(duì)的頂側(cè)之間延伸。第三鰭結(jié)構(gòu)F3在Y方向上從單元邊界CELB的底側(cè)延伸并且比第一和第二鰭結(jié)構(gòu)短。第四鰭結(jié)構(gòu)F4在Y方向上從單元邊界CELB的頂側(cè)延伸并且比第一和第二鰭結(jié)構(gòu)短。第一和第二偽鰭結(jié)構(gòu)DF1和DF2比第三和第四鰭結(jié)構(gòu)短，并且具有單元邊界的左側(cè)/右側(cè)的長(zhǎng)度的大約20％至大約40％的長(zhǎng)度。

SRAM單位單元還包括第三至第八接觸條CB3至CB8。第三接觸條CB3將FinFET PG1的漏極和FinFET PD1的漏極連接至FinFET PU1的漏極并且電連接至字線。第四接觸條CB4將FinFET PG2的漏極和FinFET PD2的漏極連接至FinFET PU2的漏極并且電連接至字線。第五接觸條CB5設(shè)置在FinFET PG1的源極上方并且電連接至位線。第六接觸條CB6設(shè)置在FinFET PU1的源極上方并且電連接至第二電源線，例如，Vdd。第七接觸條CB7設(shè)置在FinFET PU2的源極上方并且電連接至第二電源線。第八接觸條CB8設(shè)置在FinFET PG2的源極上方并且電連接至互補(bǔ)位線。

SRAM包括布置在X(行)和Y(列)方向上的多個(gè)SRAM單位單元。圖3示出了四個(gè)SRAM單位單元的示例性布局，第一至第四SRAM單位單元，SR1、SR2、SR3和SR4。例如，第一SRAM SR1具有圖2所示的布局結(jié)構(gòu)。第二SRAM SR2具有作為第一SRAM SR1的關(guān)于與Y方向平行的軸水平翻轉(zhuǎn)的布局的布局。第三SRAM SR3具有作為第一SRAM SR1的關(guān)于與X方向平行的軸垂直翻轉(zhuǎn)的布局的布局。第四SRAM SR4具有作為第三SRAM SR3的關(guān)于與Y方向平行的軸水平翻轉(zhuǎn)的布局的布局。沿著列方向(Y)，交替布置多個(gè)第一SRAM SR1和多個(gè)第三SRAM SR3。

圖4示出了展示2行和3列的SRAM陣列。每一個(gè)SRAM單位單元都具有圖2的布局結(jié)構(gòu)和以上提出的其翻轉(zhuǎn)的結(jié)構(gòu)。

如圖4所示，第二偽鰭結(jié)構(gòu)DF2位于SRAM單位單元SR1的單元邊界CELB的在Y方向上延伸的第二側(cè)(右側(cè))上并且被X方向上的鄰近的SRAM單位單元SR2共用。類似地，第一偽鰭結(jié)構(gòu)DF1位于SRAM單位單元SR1的單元邊界CELB的第一側(cè)(左側(cè))上并且被X方向上的鄰近的SRAM單位單元共用。也可以說，SRAM單位單元包括第一偽鰭結(jié)構(gòu)DF1的一半和第二偽鰭結(jié)構(gòu)DF2的一半。

可選地，也可以說，一個(gè)第二(或第一)偽鰭結(jié)構(gòu)設(shè)置在四個(gè)鄰近的SRAM單位單元SR1至SR4聚集的角部處并且被四個(gè)鄰近的SRAM單位單元SR1至SR4共用。每一個(gè)SRAM單位單元都包括被共用的偽鰭結(jié)構(gòu)的四分之一。當(dāng)然，如果當(dāng)在布局設(shè)計(jì)中布置多個(gè)SRAM單元時(shí)，偽鰭結(jié)構(gòu)(或其他元件)彼此重疊，那么重疊的結(jié)構(gòu)形成為實(shí)際器件中的一個(gè)結(jié)構(gòu)。

類似地，第一和第二接觸條CB1和CB2設(shè)置在四個(gè)鄰近的SRAM單位單元SR1至SR4聚集的角部處并且被四個(gè)SRAM單位單元共用，并且第五至第八接觸條CB5至CB8被Y方向上的鄰近的SRAM單位單元共用。

圖5A示出了FinFET的示例性透視圖。除了其他部件之外，F(xiàn)inFET 1包括襯底10、鰭結(jié)構(gòu)20、柵極電介質(zhì)30和柵電極40。在本實(shí)施例中，襯底10是硅襯底?？蛇x地，襯底10可以包括：其他元素半導(dǎo)體，諸如鍺；化合物半導(dǎo)體，包括諸如SiC和SiGe的IV-IV族化合物半導(dǎo)體、諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半導(dǎo)體；或它們的組合。鰭結(jié)構(gòu)20設(shè)置在襯底上方。鰭結(jié)構(gòu)20可以由與襯底10相同的材料組成并且可以從襯底10連續(xù)地延伸。在本實(shí)施例中，鰭結(jié)構(gòu)由Si制成。鰭結(jié)構(gòu)20的硅層可以是本征的，或適當(dāng)?shù)負(fù)诫s有n型雜質(zhì)或p型雜質(zhì)。

鰭結(jié)構(gòu)20的位于柵電極40下方的下部稱為阱區(qū)域并且鰭結(jié)構(gòu)20的上部稱為溝道區(qū)域。在柵電極40下方，阱區(qū)域嵌入在隔離絕緣層50中，并且溝道區(qū)域從隔離絕緣層50突出。鰭結(jié)構(gòu)20之間的間隔和/或一個(gè)鰭結(jié)構(gòu)與另一個(gè)在襯底10上方形成的元件之間的間隔由包括絕緣材料的隔離絕緣層50(或所謂的“淺溝槽隔離(STI)”層)填充。用于隔離絕緣層50的絕緣材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、摻雜氟的硅酸鹽玻璃(FSG)或低k介電材料。

從隔離絕緣層50突出的溝道區(qū)域被柵極介電層30覆蓋，并且柵極介電層30還被柵電極40覆蓋。溝道區(qū)域的未被柵電極40覆蓋的部分用作MOSFET的源極和/或漏極。

在特定的實(shí)施例中，柵極介電層30包括介電材料(諸如氧化硅、氮化硅或高k介電材料)、其他合適的介電材料和/或它們的組合。高k介電材料的實(shí)例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO₂-Al₂O₃)合金、其他合適的高k介電材料和/或它們的組合。

柵電極40包括任何合適的材料，諸如多晶硅、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、硅化鎳、硅化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料和/或它們的組合?？梢允褂煤髺艠O或替換柵極方法形成柵極結(jié)構(gòu)。

在一些實(shí)施例中，一個(gè)或多個(gè)功函數(shù)調(diào)整層(未示出)可以插接在柵極介電層與柵電極之間。功函數(shù)調(diào)整層由導(dǎo)電材料制成，諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、NiSi、PtSi或TiAlC的單層、或任何其他合適的材料或者這些材料的兩種或多種的多層。對(duì)于n溝道FinFET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一種或多種、或任何其他合適的材料用作功函數(shù)調(diào)整層，而對(duì)于p溝道FinFET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一種或多種、或任何其他合適的材料用作功函數(shù)調(diào)整層?？梢允褂貌煌慕饘賹臃謩e地形成用于n溝道FinFET和p溝道FinFET的功函數(shù)調(diào)整層。

通過在源極和漏極區(qū)域中適當(dāng)?shù)膿诫s雜質(zhì)或外延生長(zhǎng)適當(dāng)?shù)牟牧?，在未被柵電極40覆蓋的鰭結(jié)構(gòu)20中也可以形成源極和漏極區(qū)域。Si或Ge的合金以及諸如Co、Ni、W、Ti或Ta的金屬可以形成在源極和漏極區(qū)域上。

圖5B示出了沿著圖2的線X1-X1的示例性截面圖。外延S/D層25形成在鰭結(jié)構(gòu)F1、F4和F2的每一個(gè)以及第二偽鰭結(jié)構(gòu)DF2上。此外，第二接觸條CB2形成在第二鰭結(jié)構(gòu)F2和第二偽鰭結(jié)構(gòu)DF2的S/D層上以電連接S/D層。第五和第七接觸條CB5和CB7分別形成在第一鰭結(jié)構(gòu)F1和第四鰭結(jié)構(gòu)F4上。

圖5C示出了顯示出SRAM的垂直層布置的示例性截面圖。圖5C沒有必要示出關(guān)于圖2至圖4所描述的SRAM單位單元的具體截面。

在襯底層中設(shè)置鰭結(jié)構(gòu)和源極/漏極結(jié)構(gòu)。在柵極層中，設(shè)置包括柵電極和柵極介電層的柵極結(jié)構(gòu)。柵極接觸層位于柵極層上面。接觸條位于從柵極層延伸至柵極接觸層的接觸條層中。在位于柵極接觸層和接觸條層上方的第一通孔層中設(shè)置第一通孔。在第一金屬層中設(shè)置第一金屬引線。在第二通孔層中設(shè)置第二通孔。在第二金屬層級(jí)中設(shè)置第二金屬引線。

圖6和圖7示出了根據(jù)本發(fā)明的第一實(shí)施例的SRAM單位單元的示例性上層布局。

如圖6所示，SRAM單位單元還包括第一至第四柵極接觸件GC1至GC4。第一柵極接觸件GC1設(shè)置在第一柵電極GA1上，并且第二柵極接觸件GC2設(shè)置在第三柵電極GA3上。第三柵極接觸件GC3設(shè)置在第四柵電極GA4和第三接觸條CB3上方并且電連接第四柵電極GA4和第三接觸條CB3。第四柵極接觸件GC4設(shè)置在第三柵電極GA3和第四接觸條CB4上方并且電連接第三柵電極GA3和第四接觸條CB4。如圖6所示，第一和第二柵極接觸件GC1和GC2位于單元邊界CELB上并且被鄰近的SRAM單位單元共用。

SRAM單位單元還包括第一至第八通孔V1至V8。第一通孔V1設(shè)置在第一柵極接觸件GC1上方，并且第二通孔V2設(shè)置在第二柵極接觸件GC2上方。第三通孔V3設(shè)置在第一接觸條CB1上方，并且第四通孔V4設(shè)置在第二接觸條CB2上方。第五通孔V5設(shè)置在第五接觸條CB5上方，第六通孔V6設(shè)置在第六接觸條CB6上方，第七通孔V7設(shè)置在第七接觸條CB7上方，以及第八通孔V8設(shè)置在第八接觸條CB8上方。如圖6所示，通孔V1至V8位于單元邊界CELB上并且被鄰近的SRAM單位單元共用。通孔V1至V8形成在圖5C中示出的第一通孔層中。

圖6也示出了位于多個(gè)SRAM單位單元上方并且在Y方向上延伸的位線BL、第二電源線VDD和互補(bǔ)位線BLB。位線BL通過第五通孔V5和第五接觸條CB5電連接至FinFET PG1(形成在第一鰭結(jié)構(gòu)F1上)的源極，并且互補(bǔ)位線BLB通過第八通孔V8和第八接觸條CB8電連接至FinFET PG2(形成在第二鰭結(jié)構(gòu)F2上)的源極。第二電源線VDD通過第六和第七通孔V6和V7以及第六和第七接觸條CB6和CB7分別電連接至FinFET PU1(形成在第三鰭結(jié)構(gòu)F3上)的源極和FinFET PU2(形成在第四鰭結(jié)構(gòu)F4上)的源極。

另外，提供第一至第四局部板(local plate)LP1至LP4。第一局部板LP1通過第一通孔V1和第一柵極接觸件GC1電連接至第一柵電極，并且第二局部板LP2通過第二通孔V2和第二柵極接觸件GC2電連接至第三柵電極GC3。第三局部板LP3通過第三通孔V3和第一接觸條CB1電連接至FinFET PD1的源極和第一偽鰭結(jié)構(gòu)DF1，并且第四局部板LP4通過第四通孔V4和第二接觸條CB2電連接至FinFET PD2的源極和第二偽鰭結(jié)構(gòu)DF2。位線BL、互補(bǔ)位線BLB、第二電源線VDD和第一至第四局部板形成在圖5C示出的第一金屬層中。

圖7示出了SRAM單位單元的示例性上層布局。提供在X方向上延伸的字線WL并且通過第一上部通孔VA1和第二上部通孔VA2電連接至第一和第二局部板LP1和LP2。還提供在X方向上延伸的兩條第一電源線VS1和VS2，并且分別通過第三上部通孔VA3和第四上部通孔VA4連接至第三、第四局部板LP3和LP4。

如圖7所示，第一和第二上部通孔VA1和VA2位于單元邊界CELB上并且被鄰近的SRAM單位單元共用，并且第三和第四上部通孔VA3和VA4位于單元邊界CELB的角部處并且被四個(gè)鄰近的SRAM單位單元共用。如圖5C所示，上部通孔VA1至VA4形成在第二通孔層中，并且字線WL和第一電源線VS1和VS2形成在第二金屬層中。

通孔和金屬層由以下材料的一層或多層制成：Cu、W、Al、AlCu、TiN、TiW、Ti、Co、Ni、TaN、Ta、或其他難熔金屬或它們的組合。

圖8和圖9示出了根據(jù)本發(fā)明的第一實(shí)施例的SRAM單位單元的另一示例性上層布局。

如圖8所示，SRAM單位單元包括第一至第四柵極接觸件GC1至GC4和第一至第八通孔V1至V8。第一至第四柵極接觸件和第一至第八通孔的布局與圖6示出的布局基本相同。

與圖6類似，位線BL、第二電源線VDD和互補(bǔ)位線BLB在Y方向上延伸并且位于多個(gè)SRAM單位單元上方。位線BL通過第五通孔V5和第五接觸條CB5電連接至FinFET PG1(形成在第一鰭結(jié)構(gòu)F1上)的源極，并且互補(bǔ)位線BLB通過第八通孔V8和第八接觸條CB8電連接至FinFET PG2(形成在第二鰭結(jié)構(gòu)F2上)的源極。第二電源線VDD通過第六和第七通孔V6和V7以及第六和第七接觸條CB6和CB7分別電連接至FinFET PU1(形成在第三鰭結(jié)構(gòu)F3上)的源極和FinFET PU2(形成在第四鰭結(jié)構(gòu)F4上)的源極。

此外，提供在Y方向上延伸并且位于多個(gè)SRAM單位單元上方的兩個(gè)下部第一電源線VSS1和VSS2。一條下部第一電源線VSS1通過第三通孔V3和第一接觸條CB1電連接至FinFET PD1的源極和第一偽鰭結(jié)構(gòu)DF1，并且另一條下部第一電源線VSS2通過第四通孔V4和第二接觸條CB2電連接至FinFET PD2的源極和第二偽鰭結(jié)構(gòu)DF2。

與圖6類似，第一局部板LP1通過第一通孔V1和第一柵極接觸件GC1電連接至第一柵電極，并且第二局部板LP2通過第二通孔V2和第二柵極接觸件GC2電連接至第三柵電極GC3。

位線BL、互補(bǔ)位線BLB、第二電源線VDD、下部第一電源線VSS1和VSS2以及第一和第二局部板形成在圖5C示出的第一金屬層中。

在圖9中，提供在X方向上延伸的字線WL并且通過第五上部通孔VA5和第六上部通孔VA6電連接至第一和第二局部板LP1和LP2。還提供了在X方向上延伸的上部第一電源線VSS并且分別通過第七上部通孔VA7和第八上部通孔VA8連接至下部第一電源線VSS1和VSS2。

如圖9所示，上部通孔VA5至VA8位于單元邊界CELB上并且被鄰近的SRAM單位單元共用。如圖5C所示，上部通孔VA5至VA8形成在第二通孔層中，并且字線WL和上部第一電源線VSS形成在第二金屬層中。

圖10是根據(jù)本發(fā)明的第二實(shí)施例的SRAM單位單元的示例性布局。除了偽鰭結(jié)構(gòu)的布置之外，第二實(shí)施例的SRAM單位單元具有與圖2示出的第一實(shí)施例的布置基本相同的布置。

在第二實(shí)施例中，如圖10所示，第三和第四偽鰭結(jié)構(gòu)DF3和DF4位于單元邊界CELB內(nèi)。第一至第四鰭結(jié)構(gòu)F1至F4的位置可以調(diào)整以維持圖案化操作所需要的介于鄰近的鰭結(jié)構(gòu)之間的間隔。

與第一實(shí)施例類似，第三偽鰭結(jié)構(gòu)DF3通過第一接觸條CB1電連接至FinFET PD1的源極。FinFET PD1的源極包括形成在第三鰭結(jié)構(gòu)上方的源極/漏極(S/D)外延層，偽鰭結(jié)構(gòu)DF3也包括形成在第三偽鰭結(jié)構(gòu)DF3上方的外延層，并且第一接觸條CB1形成在這些外延層上方。第四偽鰭結(jié)構(gòu)DF4通過第二接觸條CB2電連接至FinFET PD2的源極。FinFET PD2的源極包括形成在第二鰭結(jié)構(gòu)上方的S/D外延層，第四偽鰭結(jié)構(gòu)DF4也包括形成在第四偽鰭結(jié)構(gòu)DF4上方的外延層，并且第二接觸條CB2形成在這些外延層上方。第一和第二接觸條CB1和CB2電連接至第一電源線，例如，Vss。

圖11是根據(jù)本發(fā)明的第二實(shí)施例的多個(gè)SRAM單位單元的示例性布置。

與圖4類似，由于第三和第四偽鰭結(jié)構(gòu)連接至Y方向上的鄰近的SRAM單位單元的第三和第四偽鰭結(jié)構(gòu)，所以對(duì)于鄰近的兩個(gè)SRAM單位單元提供一個(gè)第三偽鰭結(jié)構(gòu)和一個(gè)第四偽鰭結(jié)構(gòu)，并且SRAM單位單元中的每一個(gè)都包括第三偽鰭結(jié)構(gòu)DF3的一半和第四偽鰭結(jié)構(gòu)DF4的一半。

根據(jù)第二實(shí)施例的SRAM的上層布局與根據(jù)由圖6至圖10示出的第一實(shí)施例的SRAM的上層布局基本相同。

本文描述的各個(gè)實(shí)施例或?qū)嵗峁┤舾蓛?yōu)于現(xiàn)有技術(shù)的優(yōu)點(diǎn)。例如，在本發(fā)明中，由于SRAM單位單元包括鄰近FinFET PD1和PD2的偽鰭結(jié)構(gòu)，所以有可能減小至第一電源線(Vss)的接觸電阻。

應(yīng)該理解，本文不必討論所有優(yōu)點(diǎn)，沒有特定優(yōu)勢(shì)是所有實(shí)施例或?qū)嵗急匦璧模⑶移渌麑?shí)施例或?qū)嵗商峁┎煌瑑?yōu)點(diǎn)。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)包括多個(gè)SRAM單位單元。多個(gè)SRAM單位單元的每一個(gè)都由單元邊界限定、并且都包括在第一方向上延伸并且布置在與第一方向相交的第二方向上的第一、第二、第三和第四鰭結(jié)構(gòu)、以及包括六個(gè)場(chǎng)效應(yīng)晶體管。通過第一柵電極和第一鰭結(jié)構(gòu)形成第一FinFET，通過第二柵電極和第一鰭結(jié)構(gòu)形成第二FinFET，通過第二柵電極和第三鰭結(jié)構(gòu)形成第三FinFET，通過第三柵電極和第二鰭結(jié)構(gòu)形成第四FinFET，通過第四柵電極和第二鰭結(jié)構(gòu)形成第五FinFET，通過第四柵電極和第四鰭結(jié)構(gòu)形成第六FinFET。SRAM單位單元還包括第一偽鰭結(jié)構(gòu)和第二偽鰭結(jié)構(gòu)，第一偽鰭結(jié)構(gòu)位于鄰近第二FinFET的位置處并且通過第一源極/漏極(S/D)外延層連接至第一鰭結(jié)構(gòu)，第二偽鰭結(jié)構(gòu)位于鄰近第五FinFET的位置處并且通過第二S/D外延層連接至第二鰭結(jié)構(gòu)。

根據(jù)本發(fā)明的另一實(shí)施例，SRAM包括多個(gè)SRAM單位單元。多個(gè)SRAM單位單元的每一個(gè)都由單元邊界限定并且包括第一、第二、第三和第四鰭結(jié)構(gòu)以及六個(gè)FET。第一鰭結(jié)構(gòu)在第一方向上并且在單元邊界的底側(cè)與單元邊界的和該底側(cè)相對(duì)的頂側(cè)之間延伸。第二鰭結(jié)構(gòu)在第一方向上并且在單元邊界的底側(cè)與單元邊界的和該底側(cè)相對(duì)的頂側(cè)之間延伸。第三鰭結(jié)構(gòu)在第一方向上從底側(cè)延伸并且比第一鰭結(jié)構(gòu)短。第四鰭結(jié)構(gòu)在第一方向上從頂側(cè)延伸并且比第二鰭結(jié)構(gòu)短。六個(gè)FET中的每一個(gè)都包括柵電極并且包括第一至第四鰭結(jié)構(gòu)中的僅僅一個(gè)。第一至第四鰭結(jié)構(gòu)順序設(shè)置在與第一方向相交的第二方向上。在第一方向上延伸的偽鰭結(jié)構(gòu)設(shè)置在四個(gè)鄰近的SRAM單位單元聚集的角部處，并且偽鰭結(jié)構(gòu)被四個(gè)鄰近的SRAM單位單元共用。偽鰭結(jié)構(gòu)中的每一個(gè)都電連接至四個(gè)鄰近的SRAM單位單元的四個(gè)第一鰭結(jié)構(gòu)或四個(gè)鄰近的SRAM單位單元的四個(gè)第二鰭結(jié)構(gòu)。

根據(jù)本發(fā)明的另一實(shí)施例，SRAM包括多個(gè)SRAM單位單元。多個(gè)SRAM單位單元的每一個(gè)都由單元邊界限定并且包括第一、第二、第三和第四鰭結(jié)構(gòu)以及六個(gè)FET。第一鰭結(jié)構(gòu)在第一方向上并且在單元邊界的底側(cè)與單元邊界的和該底側(cè)相對(duì)的頂側(cè)之間延伸。第二鰭結(jié)構(gòu)在第一方向上并且在單元邊界的底側(cè)與單元邊界的和該底側(cè)相對(duì)的頂側(cè)之間延伸。第三鰭結(jié)構(gòu)在第一方向上從底側(cè)延伸并且比第一鰭結(jié)構(gòu)短。第四鰭結(jié)構(gòu)在第一方向上從頂側(cè)延伸并且比第三鰭結(jié)構(gòu)短。六個(gè)FET中的每一個(gè)都包括柵電極并且包括第一至第四鰭結(jié)構(gòu)中的僅僅一個(gè)。第一至第四鰭結(jié)構(gòu)順序設(shè)置在與第一方向相交的第二方向上。在第二方向上延伸的第一接觸條設(shè)置在四個(gè)鄰近的SRAM單位單元聚集的角部處，并且被四個(gè)鄰近的SRAM單位單元共用。第一接觸條中的每一個(gè)都設(shè)置在四個(gè)鄰近的SRAM單位單元的四個(gè)第一鰭結(jié)構(gòu)上或四個(gè)鄰近的SRAM單位單元的四個(gè)第二鰭結(jié)構(gòu)上。

本發(fā)明的實(shí)施例提供了一種包括多個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的靜態(tài)隨機(jī)存取存儲(chǔ)器，所述多個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元中的每一個(gè)都由單元邊界限定并且包括：第一鰭結(jié)構(gòu)、第二鰭結(jié)構(gòu)、第三鰭結(jié)構(gòu)和第四鰭結(jié)構(gòu)，在第一方向上延伸并且布置在與所述第一方向相交的第二方向上；第一鰭式場(chǎng)效應(yīng)晶體管，由第一柵電極和所述第一鰭結(jié)構(gòu)形成；第二鰭式場(chǎng)效應(yīng)晶體管，由第二柵電極和所述第一鰭結(jié)構(gòu)形成；第三鰭式場(chǎng)效應(yīng)晶體管，由所述第二柵電極和所述第三鰭結(jié)構(gòu)形成；第四鰭式場(chǎng)效應(yīng)晶體管，由第三柵電極和所述第二鰭結(jié)構(gòu)形成；第五鰭式場(chǎng)效應(yīng)晶體管，由第四柵電極和所述第二鰭結(jié)構(gòu)形成；第六鰭式場(chǎng)效應(yīng)晶體管，由所述第四柵電極和所述第四鰭結(jié)構(gòu)形成；第一偽鰭結(jié)構(gòu)，位于鄰近所述第二鰭式場(chǎng)效應(yīng)晶體管的位置處并且通過第一源極/漏極外延層連接至所述第一鰭結(jié)構(gòu)；以及第二偽鰭結(jié)構(gòu)，位于鄰近所述第五鰭式場(chǎng)效應(yīng)晶體管的位置處并且通過第二源極/漏極外延層連接至所述第二鰭結(jié)構(gòu)。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中，所述第一偽鰭結(jié)構(gòu)位于所述單元邊界的在所述第一方向上延伸的第一側(cè)上并且被所述第二方向上的鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元共用。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中，所述第一偽鰭結(jié)構(gòu)位于所述單元邊界內(nèi)并且被所述第二方向上的鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元共用。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中：所述第一鰭結(jié)構(gòu)和所述第二鰭結(jié)構(gòu)在所述第一方向上并且在所述單元邊界的底側(cè)與所述單元邊界的和所述底側(cè)相對(duì)的頂側(cè)之間延伸，所述第三鰭結(jié)構(gòu)在所述第一方向上從所述底側(cè)延伸并且比所述第一鰭結(jié)構(gòu)短，所述第四鰭結(jié)構(gòu)在所述第一方向上從所述頂側(cè)延伸并且比所述第一鰭結(jié)構(gòu)短，所述第一偽鰭結(jié)構(gòu)和所述第二偽鰭結(jié)構(gòu)比所述第三鰭結(jié)構(gòu)和所述第四鰭結(jié)構(gòu)短。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中：所述第一源極/漏極外延層是所述第二鰭式場(chǎng)效應(yīng)晶體管的源極，以及所述第二源極/漏極外延層是所述第五鰭式場(chǎng)效應(yīng)晶體管的源極。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，靜態(tài)隨機(jī)存取存儲(chǔ)器還包括：第一接觸條，設(shè)置在所述第一源極/漏極外延層上方并且電連接至第一電源線，以及第二接觸條，設(shè)置在所述第二源極/漏極外延層上方并且電連接至所述第一電源線，其中：所述第一接觸條位于所述單元邊界上并且被所述第一方向和所述第二方向上的鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元共用，和所述第二接觸條位于所述單元邊界上并且被所述第一方向和所述第二方向上的鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元共用。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，靜態(tài)隨機(jī)存取存儲(chǔ)器還包括：第三接觸條，將所述第一鰭式場(chǎng)效應(yīng)晶體管的漏極和所述第二鰭式場(chǎng)效應(yīng)晶體管的漏極連接至所述第三鰭式場(chǎng)效應(yīng)晶體管的漏極，并且所述第三接觸條電連接至字線；以及第四接觸條，將所述第四鰭式場(chǎng)效應(yīng)晶體管的漏極和所述第五鰭式場(chǎng)效應(yīng)晶體管的漏極連接至所述第六鰭式場(chǎng)效應(yīng)晶體管的漏極，并且所述第四接觸條電連接至所述字線。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，靜態(tài)隨機(jī)存取存儲(chǔ)器還包括：第五接觸條，設(shè)置在所述第一鰭式場(chǎng)效應(yīng)晶體管的源極上方并且電連接至第一位線；第六接觸條，設(shè)置在所述第三鰭式場(chǎng)效應(yīng)晶體管的源極上方并且電連接至第二電源線；第七接觸條，設(shè)置在所述第六鰭式場(chǎng)效應(yīng)晶體管的源極上方并且電連接至所述第二電源線；以及第八接觸條，設(shè)置在所述第四鰭式場(chǎng)效應(yīng)晶體管的源極上方并且電連接至第二位線。

本發(fā)明的實(shí)施例還提供了一種包括多個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的靜態(tài)隨機(jī)存取存儲(chǔ)器，所述多個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元中的每一個(gè)都由單元邊界限定并且包括：第一鰭結(jié)構(gòu)，在第一方向上并且在所述單元邊界的底側(cè)與所述單元邊界的和所述底側(cè)相對(duì)的頂側(cè)之間延伸；第二鰭結(jié)構(gòu)，在所述第一方向上并且在所述單元邊界的底側(cè)與所述單元邊界的和所述底側(cè)相對(duì)的頂側(cè)之間延伸；第三鰭結(jié)構(gòu)，在所述第一方向上從所述底側(cè)延伸，所述第三鰭結(jié)構(gòu)比所述第一鰭結(jié)構(gòu)短；第四鰭結(jié)構(gòu)，在所述第一方向上從所述頂側(cè)延伸，所述第四鰭結(jié)構(gòu)比所述第二鰭結(jié)構(gòu)短；以及六個(gè)場(chǎng)效應(yīng)晶體管，每一個(gè)都包括柵電極并且包括所述第一鰭結(jié)構(gòu)至所述第四鰭結(jié)構(gòu)中的僅僅一個(gè)，其中：所述第一鰭結(jié)構(gòu)至所述第四鰭結(jié)構(gòu)順序設(shè)置在與所述第一方向相交的第二方向上，在所述第一方向上延伸的偽鰭結(jié)構(gòu)設(shè)置在四個(gè)鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元聚集的角部處，所述偽鰭結(jié)構(gòu)被所述四個(gè)鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元共用，和所述偽鰭結(jié)構(gòu)中的每一個(gè)都電連接至所述四個(gè)鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的四個(gè)第一鰭結(jié)構(gòu)或所述四個(gè)鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的四個(gè)第二鰭結(jié)構(gòu)。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，靜態(tài)隨機(jī)存取存儲(chǔ)器還包括：第一接觸條，提供所述第一接觸條并且利用一一對(duì)應(yīng)的方式將所述第一接觸條連接至所述偽鰭結(jié)構(gòu)，以及所述第一接觸條設(shè)置在四個(gè)鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元聚集的角部處并且被所述四個(gè)鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元共用。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中：所述鄰近的四個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元包括：第一靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元；第二靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元，作為所述第一靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的水平翻轉(zhuǎn)的單元，并且所述第二靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元在所述第二方向上鄰近所述第一靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元；第三靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元，作為所述第一靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的垂直翻轉(zhuǎn)的單元，并且所述第三靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元在所述第一方向上鄰近所述第一靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元；以及第四靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元，作為所述第三靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的水平翻轉(zhuǎn)的單元，并且所述第四靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元在所述第二方向上鄰近所述第三靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元并且在所述第一方向上鄰近所述第二靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元，偽鰭結(jié)構(gòu)，位于所述第一靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元至所述第四靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元聚集的角部處，并且所述偽鰭結(jié)構(gòu)連接至所述第一靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元至所述第四靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的四個(gè)第二鰭結(jié)構(gòu)。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，靜態(tài)隨機(jī)存取存儲(chǔ)器還包括：第一接觸條，連接至所述偽鰭結(jié)構(gòu)并且設(shè)置在所述第一靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元至所述第四靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元聚集的角部處，其中，所述第一接觸條設(shè)置在所述第一靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元至所述第四靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的四個(gè)第二鰭結(jié)構(gòu)上方。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中，所述第一接觸條電連接至第一電源線。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中，所述偽鰭結(jié)構(gòu)在所述第一方向上比所述第三鰭結(jié)構(gòu)和所述第四鰭結(jié)構(gòu)短。

本發(fā)明的實(shí)施例還提供了一種包括多個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的靜態(tài)隨機(jī)存取存儲(chǔ)器，所述多個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元中的每一個(gè)都由單元邊界限定并且包括：第一鰭結(jié)構(gòu)，在第一方向上并且在所述單元邊界的底側(cè)與所述單元邊界的和所述底側(cè)相對(duì)的頂側(cè)之間延伸；第二鰭結(jié)構(gòu)，在所述第一方向上并且在所述單元邊界的底側(cè)與所述單元邊界的和所述底側(cè)相對(duì)的頂側(cè)之間延伸；第三鰭結(jié)構(gòu)，在所述第一方向上從所述底側(cè)延伸，所述第三鰭結(jié)構(gòu)比所述第一鰭結(jié)構(gòu)短；第四鰭結(jié)構(gòu)，在所述第一方向上從所述頂側(cè)延伸，所述第四鰭結(jié)構(gòu)比所述第三鰭結(jié)構(gòu)短；以及六個(gè)場(chǎng)效應(yīng)晶體管，每一個(gè)都包括柵電極并且包括所述第一鰭結(jié)構(gòu)至所述第四鰭結(jié)構(gòu)中的僅僅一個(gè)，其中：所述第一鰭結(jié)構(gòu)至所述第四鰭結(jié)構(gòu)順序設(shè)置在與所述第一方向相交的第二方向上，在所述第二方向上延伸的第一接觸條設(shè)置在四個(gè)鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元聚集的角部處，并且所述第一接觸條被所述四個(gè)鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元共用，和所述第一接觸條中的每一個(gè)都設(shè)置在所述四個(gè)鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的四個(gè)第一鰭結(jié)構(gòu)上或所述四個(gè)鄰近的靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的四個(gè)第二鰭結(jié)構(gòu)上。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中：所述多個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)器單元中的每一個(gè)都還包括：第一偽鰭結(jié)構(gòu)，位于所述第一鰭結(jié)構(gòu)與所述單元邊界的左側(cè)之間并且電連接至所述第一鰭結(jié)構(gòu)；以及第二偽鰭結(jié)構(gòu)，位于所述第二鰭結(jié)構(gòu)與所述單元邊界的右側(cè)之間并且電連接至所述第二鰭結(jié)構(gòu)。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中：所述鄰近的四個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元包括：第一靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元；第二靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元，作為所述第一靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的水平翻轉(zhuǎn)的單元，并且所述第二靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元在所述第二方向上鄰近所述第一靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元；第三靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元，作為所述第一靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的垂直翻轉(zhuǎn)的單元，并且所述第三靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元在所述第一方向上鄰近所述第一靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元；以及第四靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元，作為所述第三靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的水平翻轉(zhuǎn)的單元，并且所述第四靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元在所述第二方向上鄰近所述第三靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元并且在所述第一方向上鄰近所述第二靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元，所述第一靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的第二偽鰭結(jié)構(gòu)和所述第三靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的第二偽鰭結(jié)構(gòu)形成第一連續(xù)的第二偽鰭結(jié)構(gòu)。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中：所述第二靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的第二偽鰭結(jié)構(gòu)和所述第四靜態(tài)隨機(jī)存取存儲(chǔ)器單位單元的第二偽鰭結(jié)構(gòu)形成第二連續(xù)的第二偽鰭結(jié)構(gòu)。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中，所述第一接觸條電連接至所述第一連續(xù)的第二偽鰭結(jié)構(gòu)和所述第二連續(xù)的第二偽鰭結(jié)構(gòu)。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中，所述第一接觸條電連接至第一電源線。

上面論述了若干實(shí)施例的部件，以便本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的各個(gè)實(shí)施例。本領(lǐng)域普通技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計(jì)或更改其他用于達(dá)到與這里所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的處理和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識(shí)到，這些等效結(jié)構(gòu)并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。