電阻式隨機存取存儲器及其制造方法
【專利摘要】本發(fā)明公開一種電阻式隨機存取存儲器及其制造方法，該電阻式隨機存取存儲器包括基底、介電層與至少一存儲單元串。介電層設(shè)置于基底上。存儲單元串包括多個存儲單元與至少一第一內(nèi)連線結(jié)構(gòu)。存儲單元垂直相鄰地設(shè)置于介電層中，且各存儲單元包括第一導(dǎo)線、第二導(dǎo)線與可變電阻結(jié)構(gòu)。第二導(dǎo)線設(shè)置于第一導(dǎo)線的一側(cè)，且第二導(dǎo)線的上表面高于第一導(dǎo)線的上表面。可變電阻結(jié)構(gòu)設(shè)置于第一導(dǎo)線與第二導(dǎo)線之間。在垂直相鄰的存儲單元中的可變電阻結(jié)構(gòu)彼此隔離。第一內(nèi)連線結(jié)構(gòu)連接垂直相鄰的第一導(dǎo)線。
【專利說明】
電阻式隨機存取存儲器及其制造方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種存儲器及其制造方法，且特別是涉及一種電阻式隨機存取存儲器及其制造方法。
【背景技術(shù)】
[0002]由于，非揮發(fā)性存儲器具有數(shù)據(jù)在斷電后也不會消失的優(yōu)點，因此許多電器產(chǎn)品中必須具備此類存儲器，以維持電器產(chǎn)品開機時的正常操作。目前，業(yè)界積極發(fā)展的一種非揮發(fā)性存儲器元件是電阻式隨機存取存儲器(resistive random access memory, RRAM)，其具有寫入操作電壓低、寫入抹除時間短、存儲時間長、非破壞性讀取、多狀態(tài)存儲、結(jié)構(gòu)簡單以及所需面積小等優(yōu)點，因此在未來將可成為個人電腦和電子設(shè)備所廣泛采用的非揮發(fā)性存儲器元件之一。
[0003]為了提升存儲器的密度，目前業(yè)界提出一種高密度垂直排列的三維電阻式隨機存取存儲器(3D resistive random access memory, 3D RRAM)。然而，目前的三維電阻式隨機存取存儲器通常需要進行深蝕刻制作工藝與深填孔制作工藝，因此無法直接與先進邏輯制作工藝進行整合。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種電阻式隨機存取存儲器及其制造方法，其可直接與先進邏輯制作工藝進行整合。
[0005]為達(dá)上述目的，本發(fā)明提出一種電阻式隨機存取存儲器，包括基底、介電層與至少一存儲單元串。介電層設(shè)置于基底上。存儲單元串包括多個存儲單元與至少一第一內(nèi)連線結(jié)構(gòu)。存儲單元垂直相鄰地設(shè)置于介電層中，且各存儲單元包括第一導(dǎo)線、第二導(dǎo)線與可變電阻結(jié)構(gòu)。第二導(dǎo)線設(shè)置于第一導(dǎo)線的一側(cè)，且第二導(dǎo)線的上表面高于第一導(dǎo)線的上表面?？勺冸娮杞Y(jié)構(gòu)設(shè)置于第一導(dǎo)線與第二導(dǎo)線之間。在垂直相鄰的存儲單元中的可變電阻結(jié)構(gòu)彼此隔離。第一內(nèi)連線結(jié)構(gòu)連接垂直相鄰的第一導(dǎo)線。
[0006]依照本發(fā)明的一實施例所述，在上述的電阻式隨機存取存儲器中，內(nèi)連線結(jié)構(gòu)包括第一連接部與第二連接部。第一連接部電連接于垂直相鄰的兩條第一導(dǎo)線中位于下方的一者。第二連接部電連接于第一連接部以及垂直相鄰的兩條第一導(dǎo)線中位于上方的一者。
[0007]依照本發(fā)明的一實施例所述，在上述的電阻式隨機存取存儲器中，第一連接部的形狀例如是矩形或T形。
[0008]依照本發(fā)明的一實施例所述，在上述的電阻式隨機存取存儲器中，第一導(dǎo)線與其下方的第二連接部例如是一體成型或是各自獨立的構(gòu)件。
[0009]依照本發(fā)明的一實施例所述，在上述的電阻式隨機存取存儲器中，可變電阻結(jié)構(gòu)可延伸至第二導(dǎo)線與介電層之間。
[0010]依照本發(fā)明的一實施例所述，在上述的電阻式隨機存取存儲器中，當(dāng)存儲單元串為多串時，位于水平相鄰的兩條第二導(dǎo)線之間的兩個存儲單元可共用位于其間的第一導(dǎo)線。
[0011]依照本發(fā)明的一實施例所述，在上述的電阻式隨機存取存儲器中，當(dāng)存儲單元串為多串時，位于水平相鄰的兩條第一導(dǎo)線之間的兩個存儲單元可共用位于其間的第二導(dǎo)線。
[0012]依照本發(fā)明的一實施例所述，在上述的電阻式隨機存取存儲器中，還包括至少一晶體管，設(shè)置于基底上。晶體管的端子通過至少一第二內(nèi)連線結(jié)構(gòu)電連接于第一導(dǎo)線。
[0013]依照本發(fā)明的一實施例所述，在上述的電阻式隨機存取存儲器中，當(dāng)晶體管為多個時，還包括至少一隔離結(jié)構(gòu)。隔離結(jié)構(gòu)設(shè)置于基底中，且晶體管通過隔離結(jié)構(gòu)而彼此隔離。
[0014]本發(fā)明提出一種電阻式隨機存取存儲器的制造方法，包括下列步驟。在基底上形成介電層。在介電層中形成至少一存儲單元串。存儲單元串包括多個存儲單元與至少一第一內(nèi)連線結(jié)構(gòu)。存儲單元垂直相鄰地設(shè)置于介電層中，且各存儲單元包括第一導(dǎo)線、第二導(dǎo)線與可變電阻結(jié)構(gòu)。第二導(dǎo)線設(shè)置于第一導(dǎo)線的一側(cè)，且第二導(dǎo)線的上表面高于第一導(dǎo)線的上表面。可變電阻結(jié)構(gòu)設(shè)置于第一導(dǎo)線與第二導(dǎo)線之間。在垂直相鄰的存儲單元中的可變電阻結(jié)構(gòu)彼此隔離。第一內(nèi)連線結(jié)構(gòu)連接垂直相鄰的第一導(dǎo)線。
[0015]依照本發(fā)明的一實施例所述，在上述的電阻式隨機存取存儲器的制造方法中，介電層的形成方法例如是化學(xué)氣相沉積法。
[0016]依照本發(fā)明的一實施例所述，在上述的電阻式隨機存取存儲器的制造方法中，第一導(dǎo)線的形成方法例如是通過金屬鑲嵌法而形成或組合使用光刻制作工藝、蝕刻制作工藝與沉積制作工藝而形成。
[0017]依照本發(fā)明的一實施例所述，在上述的電阻式隨機存取存儲器的制造方法中，內(nèi)連線結(jié)構(gòu)包括第一連接部與第二連接部。第一連接部電連接于垂直相鄰的兩條第一導(dǎo)線中位于下方的一者。第二連接部電連接于第一連接部以及垂直相鄰的兩條第一導(dǎo)線中位于上方的一者。
[0018]依照本發(fā)明的一實施例所述，在上述的電阻式隨機存取存儲器的制造方法中，可變電阻結(jié)構(gòu)、第二導(dǎo)線與第一連接部的形成方法包括下列步驟。在介電層中形成第一開口與第二開口。第一開口的一部分露出第一導(dǎo)線的側(cè)壁，且第二開口暴露出第一導(dǎo)線的一部分。共形地于第一開口中形成可變電阻材料層。對可變電阻材料層進行回蝕刻制作工藝。形成填滿第一開口與第二開口的導(dǎo)線材料層。移除第一開口與第二開口以外的導(dǎo)線材料層。
[0019]依照本發(fā)明的一實施例所述，在上述的電阻式隨機存取存儲器的制造方法中，第一連接部的形狀例如是矩形或T形。
[0020]依照本發(fā)明的一實施例所述，在上述的電阻式隨機存取存儲器的制造方法中，當(dāng)?shù)谝贿B接部的形狀為矩形時，第一連接部的形成方法例如是單金屬鑲嵌法。
[0021]依照本發(fā)明的一實施例所述，在上述的電阻式隨機存取存儲器的制造方法中，當(dāng)?shù)谝贿B接部的形狀為T形時，第一連接部的形成方法例如是雙金屬鑲嵌法。
[0022]依照本發(fā)明的一實施例所述，在上述的電阻式隨機存取存儲器的制造方法中，第一導(dǎo)線與其下方的第二連接部例如是以一體成型的方式形成或是分別獨立形成。
[0023]依照本發(fā)明的一實施例所述，在上述的電阻式隨機存取存儲器的制造方法中，還包括于形成介電層之前，在基底上形成至少一晶體管。晶體管的端子通過至少一第二內(nèi)連線結(jié)構(gòu)電連接于第一導(dǎo)線。
[0024]依照本發(fā)明的一實施例所述，在上述的電阻式隨機存取存儲器的制造方法中，當(dāng)晶體管為多個時，還包括在基底中形成至少一隔離結(jié)構(gòu)，且晶體管通過隔離結(jié)構(gòu)而彼此隔離。
[0025]基于上述，在本發(fā)明所提出的電阻式隨機存取存儲器及其制造方法中，由于在垂直相鄰的存儲單元中的可變電阻結(jié)構(gòu)彼此隔離，垂直相鄰的第一導(dǎo)線通過第一內(nèi)連線結(jié)構(gòu)進行連接，且第二導(dǎo)線的上表面高于第一導(dǎo)線的上表面，因此在電阻式隨機存取存儲器的制造過程中不需進行深蝕刻制作工藝與深填孔制作工藝，因此可直接與先進邏輯制作工藝(如，互補式金屬氧化物半導(dǎo)體(CMOS)邏輯制作工藝)進行整合。
[0026]為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合所附的附圖作詳細(xì)說明如下。
【附圖說明】
[0027]圖1為本發(fā)明的一實施例的電阻式隨機存取存儲器的立體圖；
[0028]圖2A至圖2F為圖1的電阻式隨機存取存儲器的制造流程上視圖；
[0029]圖3A至圖3F為沿圖1與圖2中的1_1’剖面線的電阻式隨機存取存儲器的制造流程剖視圖；
[0030]圖4為本發(fā)明的另一實施例的電阻式隨機存取存儲器的剖視圖。
[0031]符號說明
[0032]10、1a:電阻式隨機存取存儲器
[0033]100:基底
[0034]101:隔離結(jié)構(gòu)
[0035]102:晶體管
[0036]104:柵極
[0037]106:柵介電層
[0038]108、110:摻雜區(qū)
[0039]112:間隙壁
[0040]114:摻雜延伸區(qū)
[0041]116、124、132、136、144、166:介電層
[0042]118、120、122、126、128、130、134:導(dǎo)體層
[0043]138:源極線
[0044]140、158、158a:連接部
[0045]142、156:導(dǎo)線
[0046]143、164:內(nèi)連線結(jié)構(gòu)
[0047]146、148:開口
[0048]150:可變電阻材料層
[0049]152:可變電阻結(jié)構(gòu)
[0050]154:導(dǎo)線材料層
[0051]160:存儲單元
[0052]162:存儲單元串
【具體實施方式】
[0053]圖1所繪示為本發(fā)明的一實施例的電阻式隨機存取存儲器的立體圖。在圖1中，為了清楚地進行說明，未繪示出介電層以及連接部側(cè)壁上的可變電阻結(jié)構(gòu)。圖2A至圖2F所繪示為圖1的電阻式隨機存取存儲器的制造流程上視圖。圖3A至圖3F所繪示為沿圖1與圖2中的1-1’剖面線的電阻式隨機存取存儲器的制造流程剖視圖。
[0054]首先，請同時參照圖1、圖2A與圖3A，可選擇性地在基底100上形成至少一晶體管102。晶體管102例如是金屬氧化物半場效晶體管(MOSFET)或雙極接面晶體管(BJT)。在此實施例中，以圖2A為例，是以形成三個晶體管102為例進行說明，但本發(fā)明并不以此為限。
[0055]在此實施例中，晶體管102是以金屬氧化物半場效晶體管為例進行說明，但本發(fā)明并不以此為限。晶體管102包括柵極104、柵介電層106、摻雜區(qū)108、摻雜區(qū)110、間隙壁112及摻雜延伸區(qū)114。柵介電層106位于柵極104與基底100之間。摻雜區(qū)108、110分別位于柵極104兩側(cè)的基底100中。在此實施例中，摻雜區(qū)108與摻雜區(qū)110分別可作為晶體管102的端子。舉例來說，摻雜區(qū)108可作為源極使用，且摻雜區(qū)110可作為漏極使用。間隙壁112位于柵極104兩側(cè)的基底100上。摻雜延伸區(qū)114位于間隙壁112下方的基底100中，且可作為輕摻雜漏極(LDD)使用。晶體管102中各構(gòu)件的材料與制造方法為本領(lǐng)域技術(shù)人員所周知，故于此不再贅述。
[0056]此外，在形成晶體管102之前，還可在基底100中形成至少一隔離結(jié)構(gòu)101。晶體管102通過隔離結(jié)構(gòu)101而彼此隔離。隔離結(jié)構(gòu)101例如是淺溝槽隔離(shallow trenchisolat1n，STI)結(jié)構(gòu)。隔離結(jié)構(gòu)101的材料例如是氧化硅。隔離結(jié)構(gòu)101的制造方法為本領(lǐng)域技術(shù)人員所周知，故于此不再贅述。
[0057]接著，在基底100上形成介電層116及位于介電層116中的導(dǎo)體層118、120、122。在介電層116上形成介電層124及位于介電層124中的導(dǎo)體層126、128、130。在介電層124上形成介電層132及位于介電層132中的導(dǎo)體層134。在介電層132上形成介電層136。介電層116、124、132、136的材料例如是氧化硅等介電材料。介電層116、124、132、136的形成方法例如是化學(xué)氣相沉積法。導(dǎo)體層118、120、122、126、128、130、134的材料例如是鎢、銅或鋁等導(dǎo)體材料。導(dǎo)體層118、120、122、126、128、130、134的形成方法可組合使用光刻制作工藝、蝕刻制作工藝與沉積制作工藝而形成或通過金屬鑲嵌法而形成。
[0058]其中，導(dǎo)體層126可作為字符線使用且可通過導(dǎo)體層118而電連接至柵極104。導(dǎo)體層128可連接至源極線138 (圖1)且可通過導(dǎo)體層120而電連接至摻雜區(qū)108。
[0059]接著，在介電層136中形成連接部140與導(dǎo)線142。導(dǎo)線142與其下方的連接部140相互連接。此外，相鄰的兩條導(dǎo)線142分離設(shè)置。連接部140與導(dǎo)線142的材料例如是銅、鎢或鋁。導(dǎo)線142與其下方的連接部140例如是以一體成型的方式形成或是分別獨立形成。亦即，導(dǎo)線142與其下方的連接部140可為一體成型或為各自獨立的構(gòu)件。當(dāng)導(dǎo)線142與其下方的連接部140是以一體成型的方式形成時，導(dǎo)線142與連接部140的形成方法例如通過雙金屬鑲嵌法而同時形成。當(dāng)導(dǎo)線142與其下方的連接部140是分別獨立形成時，導(dǎo)線142與連接部140的形成方法例如是通過單金屬鑲嵌法而形成或組合使用光刻制作工藝、蝕刻制作工藝與沉積制作工藝而形成。在此實施例中，導(dǎo)線142與其下方的連接部140是以一體成型為例進行說明。
[0060]此外，導(dǎo)體層122、130、134、140可形成連接至摻雜區(qū)110的內(nèi)連線結(jié)構(gòu)143。此夕卜，導(dǎo)線142可通過內(nèi)連線結(jié)構(gòu)143電連接至晶體管102的摻雜區(qū)110 (端子)。
[0061 ] 然后，請同時參照圖1、圖2B與圖3B，在介電層136上形成介電層144。介電層144的材料例如是氧化硅等介電材料。介電層144的形成方法例如是化學(xué)氣相沉積法。
[0062]接下來，在介電層144中形成開口 146與開口 148。開口 146的一部分露出導(dǎo)線142的側(cè)壁，且開口 148暴露出導(dǎo)線142的一部分。開口 146的底部可略低于導(dǎo)線142的下表面。如圖2B所示，開口 146的形狀例如是指狀，但本發(fā)明并不以此為限。在另一實施例中，開口 146的形狀也可為條狀。如圖3B所示，開口 148的形狀例如是矩形，但本發(fā)明并不以此為限。在另一實施例中，開口 148的形狀也可為T形。開口 146與開口 148例如是對介電層144與介電層136進行圖案化制作工藝而形成。此外，開口 146的深度可通過蝕刻制作工藝來進行控制。
[0063]之后，共形地于開口 146中形成可變電阻材料層150。此時，可變電阻材料層150也會共形地形成于開口 148中與介電層144上?？勺冸娮璨牧蠈?50的材料例如是金屬氧化物，如氧化鉿、氧化鎂、氧化鎳、氧化鈮、氧化鈦、氧化鋁、氧化釩、氧化鎢、氧化鋅或氧化鈷。可變電阻材料層150的形成方法例如是化學(xué)氣相沉積法。
[0064]再者，請同時參照圖1、圖2C與圖3C，對可變電阻材料層150進行回蝕刻制作工藝，而在開口 146的側(cè)壁上形成可變電阻結(jié)構(gòu)152。在此實施例中，可變電阻結(jié)構(gòu)152例如是可變電阻層。在此步驟中，也會在開口 148的側(cè)壁上形成可變電阻結(jié)構(gòu)152。此外，可變電阻結(jié)構(gòu)152中還可選擇性地包括絕緣層(未繪示)，由此可使得可變電阻結(jié)構(gòu)152具有二極體的效果，而能夠有效地阻擋漏電流(sneak current)，進而防止誤動作產(chǎn)生。可變電阻結(jié)構(gòu)152中的絕緣層可通過在可變電阻材料層150形成之前或之后形成絕緣材料層，再對絕緣材料層進行回蝕刻制作工藝而形成。
[0065]繼之，請同時參照圖1、圖2D與圖3D，形成填滿開口 146與開口 148的導(dǎo)線材料層154。導(dǎo)線材料層154的材料例如是銅、鎢或鋁。導(dǎo)線材料層154的形成方法例如是的形成方法例如是電鍍法或物理氣相沉積法。
[0066]隨后，請同時參照圖1、圖2E與圖3E，移除開口 146與開口 148以外的導(dǎo)線材料層154，而在開口 146中形成導(dǎo)線156，且在開口 148中形成連接部158。開口 146與開口 148以外的導(dǎo)線材料層154的移除方法例如是化學(xué)機械研磨法。導(dǎo)線156與連接部158例如是由上述單金屬鑲嵌法所形成，但本發(fā)明并不以此為限。此外，如圖2E所示，導(dǎo)線156的形狀例如是指狀，但本發(fā)明并不以此為限。在另一實施例中，導(dǎo)線156的形狀也可為條狀。如圖3E所示，連接部158的形狀例如是矩形，但本發(fā)明并不以此為限。在另一實施例中，連接部158的形狀也可為T形(請參照圖4)。
[0067]此外，由導(dǎo)線142、導(dǎo)線156與可變電阻結(jié)構(gòu)152可形成存儲單元160。導(dǎo)線156設(shè)置于導(dǎo)線142的一側(cè)，且導(dǎo)線156的上表面高于導(dǎo)線142的上表面?？勺冸娮杞Y(jié)構(gòu)152設(shè)置于導(dǎo)線142與導(dǎo)線156之間。可變電阻結(jié)構(gòu)還可延伸至導(dǎo)線156與介電層144之間。
[0068]接著，請同時參照圖1、圖2F與圖3F，可重復(fù)進行形成存儲單元160與連接部158的步驟，而形成存儲單元串162。存儲單元串162包括多個存儲單元160與至少一內(nèi)連線結(jié)構(gòu)164。內(nèi)連線結(jié)構(gòu)164包括連接部158與連接部140。連接部158電連接于垂直相鄰的兩條導(dǎo)線142中位于下方的一者。連接部140電連接于連接部158以及垂直相鄰的兩條導(dǎo)線142中位于上方的一者。在垂直相鄰的存儲單元160中的可變電阻結(jié)構(gòu)152彼此隔離，相鄰的可變電阻結(jié)構(gòu)152例如是通過介電層136進行隔離。內(nèi)連線結(jié)構(gòu)164連接垂直相鄰的導(dǎo)線142。當(dāng)存儲單元串162為多串時，位于水平相鄰的兩條導(dǎo)線156之間的兩個存儲單元160可共用位于其間的導(dǎo)線142。位于水平相鄰的兩條導(dǎo)線142之間的兩個存儲單元160可共用位于其間的導(dǎo)線156。此外，重復(fù)形成的介電層136、144堆疊形成介電層166。所屬技術(shù)領(lǐng)域具有通常知識者可依照產(chǎn)品設(shè)計需求來調(diào)整存儲單元160與連接部158的形成步驟的重復(fù)次數(shù)。在此實施例中，是以標(biāo)示出多串存儲單元串162為例進行說明，但本發(fā)明并不以此為限，只要形成至少一串存儲單元串162即屬于本發(fā)明所保護的范圍。
[0069]通過上述制造方法已完成單一晶體管驅(qū)動N個電阻式存儲單元(I Transistordriving n Resistive memory cells，1T-NR)的電阻式隨機存取存儲器10。上述實施例的電阻式隨機存取存儲器10為可具有高密度排列的三維電阻式隨機存取存儲器。此外，由于上述制造方法不需進行深蝕刻制作工藝與深填孔制作工藝，因此可直接與先進邏輯制作工藝(如，互補式金屬氧化物半導(dǎo)體(CMOS)邏輯制作工藝)進行整合。另外，上述制造方法可通過將存儲單元串162之間的距離縮到最近，以減少繞線距離，進而將寄生電容值降到最低。另一方面，每一層的存儲單元160的制造方式簡單，因此可通過簡單重復(fù)的制作流程而完成電阻式隨機存取存儲器10的制作。
[0070]以下，通過圖1、圖2F與圖3F來說明本實施例的電阻式隨機存取存儲器10的結(jié)構(gòu)。
[0071]請同時參照圖1、圖2F與圖3F，電阻式隨機存取存儲器10，包括基底100、介電層166與至少一存儲單元串162。介電層166設(shè)置于基底100上。介電層166包括介電層136、144，且介電層144設(shè)置于介電層136上。存儲單元串162包括多個存儲單元160與至少一內(nèi)連線結(jié)構(gòu)164。存儲單元160垂直相鄰地設(shè)置于介電層166中，且各存儲單元160包括導(dǎo)線142、導(dǎo)線156與可變電阻結(jié)構(gòu)152。導(dǎo)線156設(shè)置于導(dǎo)線142的一側(cè)，且導(dǎo)線156的上表面高于導(dǎo)線142的上表面。可變電阻結(jié)構(gòu)152設(shè)置于導(dǎo)線142與導(dǎo)線156之間。在垂直相鄰的存儲單元160中的可變電阻結(jié)構(gòu)152彼此隔離。此外，可變電阻結(jié)構(gòu)152也可垂直延伸至導(dǎo)線156與介電層144之間以及導(dǎo)線156與介電層136之間。內(nèi)連線結(jié)構(gòu)164連接垂直相鄰的導(dǎo)線142。內(nèi)連線結(jié)構(gòu)164包括連接部158與連接部140。連接部158電連接于垂直相鄰的兩條導(dǎo)線142中位于下方的一者。連接部140電連接于連接部158以及垂直相鄰的兩條導(dǎo)線142中位于上方的一者。當(dāng)存儲單元串162為多串時，位于水平相鄰的兩條導(dǎo)線156之間的兩個存儲單元160可共用位于其間的導(dǎo)線142。位于水平相鄰的兩條導(dǎo)線142之間的兩個存儲單元160可共用位于其間的導(dǎo)線156。
[0072]電阻式隨機存取存儲器10還可包括至少一晶體管102。晶體管102設(shè)置于基底100上。晶體管102的摻雜區(qū)110 (端子)可通過至少一內(nèi)連線結(jié)構(gòu)143電連接于導(dǎo)線142，但晶體管102與導(dǎo)線142的電連接方式并不以此為限。在此實施例中，雖然晶體管102是以平面式的晶體管為例進行說明，但本發(fā)明并不以此為限。在其他實施例中，晶體管102也可采用垂直式的晶體管，以更進一步地減少晶體管102所占用的晶片面積，進而提升空間利用率。此外，當(dāng)晶體管102為多個時，電阻式隨機存取存儲器10還可包括至少一隔離結(jié)構(gòu)101。隔離結(jié)構(gòu)101設(shè)置于基底100中，且晶體管102通過隔離結(jié)構(gòu)101而彼此隔離。
[0073]此外，電阻式隨機存取存儲器10還可選擇性地包括源極線138 (圖1)。源極線138的材料例如是銅、鎢或鋁。源極線138的形成方法可組合使用光刻制作工藝、蝕刻制作工藝與沉積制作工藝而形成或通過金屬鑲嵌法而形成。源極線138可通過導(dǎo)體層128與導(dǎo)體層120而電連接至摻雜區(qū)108。
[0074]此外，電阻式隨機存取存儲器10中各構(gòu)件的材料、設(shè)置方式、形成方法與功效已于上述圖3A至圖3F的制造方法中進行詳盡地說明，故于此不再贅述。
[0075]圖4為本發(fā)明的另一實施例的電阻式隨機存取存儲器的剖視圖。
[0076]請同時參照圖3F與圖4，圖4的實施例與圖3F的實施例的差異如下。圖4的電阻式隨機存取存儲器1a中的連接部158a為T形，而圖3的電阻式隨機存取存儲器10中的連接部158為矩形。由于連接部158a呈上寬下窄的T形，因此可使得后續(xù)的連接部140較容易與連接部158a進行對準(zhǔn)。連接部158a的形成方法例如是雙金屬鑲嵌法，如介層窗先定義式雙金屬鑲嵌法(via-first dual damascene method)、溝槽先定義式雙金屬鑲嵌法(trench first dual damascene method)或自對準(zhǔn)式雙金屬鑲嵌法(self-aligned dualdamascene method)。此外，圖4的電阻式隨機存取存儲器1a中的其他構(gòu)件使用與圖3的相同的符號并省略其說明。
[0077]綜上所述，上述實施例的電阻式隨機存取存儲器10、10a的至少具有以下特點。由于在垂直相鄰的存儲單元160中的可變電阻結(jié)構(gòu)152彼此隔離，垂直相鄰的導(dǎo)線142通過內(nèi)連線結(jié)構(gòu)164進行連接，且導(dǎo)線156的上表面高于導(dǎo)線142的上表面，因此在電阻式隨機存取存儲器10、10a的制造過程中不需進行深蝕刻制作工藝與深填孔制作工藝，因此可直接與先進邏輯制作工藝(如，互補式金屬氧化物半導(dǎo)體(CMOS)邏輯制作工藝)進行整合。
[0078]雖然結(jié)合以上實施例公開了本發(fā)明，然而其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，可作些許的更動與潤飾，故本發(fā)明的保護范圍應(yīng)當(dāng)以附上的權(quán)利要求所界定的為準(zhǔn)。
【主權(quán)項】
1.一種電阻式隨機存取存儲器，包括: 基底; 介電層，設(shè)置于該基底上；以及 至少一存儲單元串，包括: 多個存儲單元，其中該些存儲單元垂直相鄰地設(shè)置于該介電層中，且各該存儲單元包括: 第一導(dǎo)線； 第二導(dǎo)線，設(shè)置于該第一導(dǎo)線的一側(cè)，且該第二導(dǎo)線的上表面高于該第一導(dǎo)線的上表面；以及 可變電阻結(jié)構(gòu)，設(shè)置于該第一導(dǎo)線與該第二導(dǎo)線之間，其中 在垂直相鄰的該些存儲單元中的該些可變電阻結(jié)構(gòu)彼此隔離；以及 至少一第一內(nèi)連線結(jié)構(gòu)，連接垂直相鄰的該些第一導(dǎo)線。2.如權(quán)利要求1所述的電阻式隨機存取存儲器，其中該至少一內(nèi)連線結(jié)構(gòu)包括: 第一連接部，電連接于垂直相鄰的兩條第一導(dǎo)線中位于下方的一者；以及 第二連接部，電連接于該第一連接部以及垂直相鄰的兩條第一導(dǎo)線中位于上方的一者。3.如權(quán)利要求1所述的電阻式隨機存取存儲器，其中該第一連接部的形狀包括矩形或T形。4.如權(quán)利要求1所述的電阻式隨機存取存儲器，其中各該第一導(dǎo)線與其下方的該第二連接部為一體成型或為各自獨立的構(gòu)件。5.如權(quán)利要求1所述的電阻式隨機存取存儲器，其中各該可變電阻結(jié)構(gòu)延伸至各該第二導(dǎo)線與該介電層之間。6.如權(quán)利要求1所述的電阻式隨機存取存儲器，其中當(dāng)該至少一存儲單元串為多串時，位于水平相鄰的兩條第二導(dǎo)線之間的兩個存儲單元共用位于其間的該第一導(dǎo)線。7.如權(quán)利要求1所述的電阻式隨機存取存儲器，其中當(dāng)該至少一存儲單元串為多串時，位于水平相鄰的兩條第一導(dǎo)線之間的兩個存儲單元共用位于其間的該第二導(dǎo)線。8.如權(quán)利要求1所述的電阻式隨機存取存儲器，還包括至少一晶體管，設(shè)置于該基底上，且該至少一晶體管的一端子通過至少一第二內(nèi)連線結(jié)構(gòu)電連接于該些第一導(dǎo)線。9.如權(quán)利要求8所述的電阻式隨機存取存儲器，其中當(dāng)該至少一晶體管為多個時，還包括至少一隔離結(jié)構(gòu)，設(shè)置于該基底中，且該些晶體管通過該至少一隔離結(jié)構(gòu)而彼此隔離。10.一種電阻式隨機存取存儲器的制造方法，包括: 在一基底上形成一介電層；以及 在該介電層中形成至少一存儲單元串，該至少一存儲單元串包括: 多個存儲單元，其中該些存儲單元垂直相鄰地設(shè)置于該介電層中，且各該存儲單元包括: 第一導(dǎo)線； 第二導(dǎo)線，設(shè)置于該第一導(dǎo)線的一側(cè)，且該第二導(dǎo)線的上表面高于該第一導(dǎo)線的上表面；以及 可變電阻結(jié)構(gòu)，設(shè)置于該第一導(dǎo)線與該第二導(dǎo)線之間，其中 在垂直相鄰的該些存儲單元中的該些可變電阻結(jié)構(gòu)彼此隔離；以及 至少一內(nèi)連線結(jié)構(gòu)，連接垂直相鄰的該些第一導(dǎo)線。11.如權(quán)利要求10所述的電阻式隨機存取存儲器的制造方法，其中該介電層的形成方法包括化學(xué)氣相沉積法。12.如權(quán)利要求10所述的電阻式隨機存取存儲器的制造方法，其中該些第一導(dǎo)線的形成方法包括通過金屬鑲嵌法而形成或組合使用光刻制作工藝、蝕刻制作工藝與沉積制作工藝而形成。13.如權(quán)利要求10所述的電阻式隨機存取存儲器的制造方法，其中該至少一內(nèi)連線結(jié)構(gòu)包括: 第一連接部，電連接于垂直相鄰的兩條第一導(dǎo)線中位于下方的一者；以及 第二連接部，電連接于該第一連接部以及垂直相鄰的兩條第一導(dǎo)線中位于上方的一者。14.如權(quán)利要求13所述的電阻式隨機存取存儲器的制造方法，其中各該可變電阻結(jié)構(gòu)、各該第二導(dǎo)線與該第一連接部的形成方法包括: 在該介電層中形成一第一開口與一第二開口，其中該第一開口的一部分露出各該第一導(dǎo)線的側(cè)壁，且該第二開口暴露出各該第一導(dǎo)線的一部分； 共形地于該第一開口中形成一可變電阻材料層； 對該可變電阻材料層進行一回蝕刻制作工藝； 形成填滿該第一開口與該第二開口的一導(dǎo)線材料層；以及 移除該第一開口與該第二開口以外的該導(dǎo)線材料層。15.如權(quán)利要求13所述的電阻式隨機存取存儲器的制造方法，其中該第一連接部的形狀包括一矩形或一 T形。16.如權(quán)利要求15所述的電阻式隨機存取存儲器的制造方法，其中當(dāng)該第一連接部的形狀為該矩形時，該第一連接部的形成方法包括單金屬鑲嵌法。17.如權(quán)利要求15所述的電阻式隨機存取存儲器的制造方法，其中當(dāng)該第一連接部的形狀為該T形時，該第一連接部的形成方法包括雙金屬鑲嵌法。18.如權(quán)利要求13所述的電阻式隨機存取存儲器的制造方法，其中各該第一導(dǎo)線與其下方的該第二連接部是以一體成型的方式形成或是分別獨立形成。19.如權(quán)利要求10所述的電阻式隨機存取存儲器的制造方法，還包括于形成該介電層之前，在該基底上形成至少一晶體管，且該至少一晶體管的一端子通過至少一第二內(nèi)連線結(jié)構(gòu)電連接于該些第一導(dǎo)線。20.如權(quán)利要求19所述的電阻式隨機存取存儲器的制造方法，其中當(dāng)該至少一晶體管為多個時，還包括在該基底中形成至少一隔離結(jié)構(gòu)，且該些晶體管通過該至少一隔離結(jié)構(gòu)而彼此隔離。
【文檔編號】H01L45/00GK105990392SQ201510067873
【公開日】2016年10月5日
【申請日】2015年2月9日
【發(fā)明人】徐懋騰, 黃丘宗
【申請人】力晶科技股份有限公司