使用端口對端口環(huán)回來提供動態(tài)隨機存取存儲器(dram)系統(tǒng)的存儲器訓(xùn)練以及相關(guān)方法 ...的制作方法
【專利摘要】公開了使用端口對端口環(huán)回來提供動態(tài)隨機存取存儲器(DRAM)系統(tǒng)的存儲器訓(xùn)練以及相關(guān)方法、系統(tǒng)和裝置。在一個方面，DRAM系統(tǒng)內(nèi)的第一端口經(jīng)由環(huán)回連接耦合至第二端口。訓(xùn)練信號從片上系統(tǒng)(SoC)發(fā)送給第一端口，并且通過該環(huán)回連接被傳遞給第二端口。該訓(xùn)練信號隨后被返回給SoC，在此可由SoC的閉環(huán)訓(xùn)練引擎檢查?？捎涗泴?yīng)于硬件參數(shù)的訓(xùn)練結(jié)果，并且可重復(fù)該過程直至在該閉環(huán)訓(xùn)練引擎處達成該硬件參數(shù)的最優(yōu)結(jié)果。通過使用端口對端口環(huán)回配置，可較快速地且以較低的引導(dǎo)存儲器使用來訓(xùn)練關(guān)于定時、功率的DRAM系統(tǒng)參數(shù)以及與DRAM系統(tǒng)相關(guān)聯(lián)的其他參數(shù)。
【專利說明】使用端口對端口環(huán)回來提供動態(tài)隨機存取存儲器(DRAM)系統(tǒng)的存儲器訓(xùn)練以及相關(guān)方法、系統(tǒng)和裝置
[0001 ] 優(yōu)先權(quán)要求
[0002]本申請要求于2014年I月24日提交且題為“SYSTEMS AND METHODS FOR TRAININGMEMORY(用于訓(xùn)練存儲器的系統(tǒng)和方法)”的美國臨時專利申請S/N.61/930，980的優(yōu)先權(quán)，該申請通過援弓I全部納入于此。
[0003]本申請還要求于2015年I月5日提交且題為“PROVIDING MEMORY TRAINING OFDYNAMIC RANDOM ACCESS MEMORY(DRAM)SYSTEMS USING P0RT-T0-P0RT LOOPBACKS,ANDRELATED METHODS，SYSTEMS,AND APPARATUSES(使用端口對端口環(huán)回來提供動態(tài)隨機存取存儲器(DRAM)系統(tǒng)的存儲器訓(xùn)練以及相關(guān)方法、系統(tǒng)和裝置)”的美國專利申請S/N.14/589，145的優(yōu)先權(quán)，該申請通過援引全部納入于此。
[0004]罝量
[0005]1.公開領(lǐng)域
[0006]本公開的技術(shù)一般涉及存儲器系統(tǒng)。
11.
【背景技術(shù)】
[0007]計算系統(tǒng)依賴于存儲器來進行存儲和操作兩者。計算系統(tǒng)用于操作的一種常見存儲器類型是隨機存取存儲器(RAM) IAM有兩種不同類型——靜態(tài)RAM(SRAM)和動態(tài)RAM(DRAM) ARAM依賴于存儲器陣列中的電容器上存在或不存在電荷來指示位值。例如，如果電容器被充電，則位值被認(rèn)為是邏輯一(I)。如果電容器未被充電，則位值被認(rèn)為是邏輯零
(0)。由于電容器緩慢地丟失電荷，因此應(yīng)用周期性刷新。當(dāng)供電終止時，所有電容器放電，并且存儲器丟失DRAM中存在的任何數(shù)據(jù)。
[0008]制造工藝的變動可能導(dǎo)致產(chǎn)生不完美DRAM的變動，因為并非DRAM模塊中的每個元件都可按預(yù)期工作。然而，當(dāng)提供關(guān)于此類變動的知識時，計算系統(tǒng)可以容易地補償這些變動。例如，計算系統(tǒng)可生成更大或更小的電壓來對電容器進行充電，可提供對等待時間的補償，或者甚至可避免向/從完全缺陷位單元寫入/讀取的任何嘗試。但是，在計算系統(tǒng)可采取此類補救步驟之前，計算系統(tǒng)需要確定哪些DRAM存儲器陣列元件(例如，個體位單元)是可操作的、以及哪些特質(zhì)可能與特定DRAM存儲器陣列元件和/或與用于與這些DRAM存儲器陣列元件通信的路徑相關(guān)聯(lián)。相應(yīng)地，作為非限定性示例，計算系統(tǒng)可執(zhí)行訓(xùn)練操作以針對定時和性能來優(yōu)化至DRAM存儲器陣列元件的鏈路。
[0009]常規(guī)訓(xùn)練方法依賴于對DRAM存儲器陣列元件的串行測試。例如，在常規(guī)寫測試中，發(fā)起至DRAM存儲器陣列元件的寫命令，向該DRAM存儲器陣列元件寫入數(shù)據(jù)，并且隨后從該DRAM存儲器陣列元件讀取數(shù)據(jù)。訓(xùn)練狀態(tài)機(或軟件)隨后可將寫數(shù)據(jù)與讀數(shù)據(jù)作比較，并且確定是否修改(例如，遞增或遞減)正在訓(xùn)練的參數(shù)。雖然此過程是有效的，但此過程可能需要大量的引導(dǎo)存儲器來實現(xiàn)，并且因在可作出比較之前必須發(fā)出DRAM存儲器訪問寫命令和讀命令而可能是耗時的。而且，該比較步驟在可確定最終的最優(yōu)值之前可能被迭代多次。由此，用于訓(xùn)練存儲器的改進的技術(shù)可能是期望的。
[0010]公開概述
[0011]本文所公開的諸方面實現(xiàn)了使用端口對端口環(huán)回來提供動態(tài)隨機存取存儲器(DRAM)系統(tǒng)的存儲器訓(xùn)練。還公開了相關(guān)方法、系統(tǒng)和裝置。在一示例性方面，DRAM系統(tǒng)內(nèi)的第一端口經(jīng)由環(huán)回連接耦合至第二端口。訓(xùn)練信號從片上系統(tǒng)(SoC)被發(fā)送給第一端口，并且通過該環(huán)回連接被傳遞給第二端口而無需被寫入DRAM系統(tǒng)的存儲器陣列或從DRAM系統(tǒng)的存儲器陣列讀取。該訓(xùn)練信號隨后被返回給SoC，在此可由SoC的閉環(huán)訓(xùn)練引擎檢查。可記錄對應(yīng)于硬件參數(shù)的訓(xùn)練結(jié)果，并且可重復(fù)該過程直至在該閉環(huán)訓(xùn)練引擎處達成該硬件參數(shù)的最優(yōu)結(jié)果。通過使用端口對端口環(huán)回配置，可較快速地且以較低的引導(dǎo)存儲器使用來訓(xùn)練關(guān)于定時、功率的DRAM系統(tǒng)參數(shù)以及與DRAM系統(tǒng)相關(guān)聯(lián)的其他參數(shù)。
[0012]在另一方面，提供了一種用于提供DRAM系統(tǒng)的存儲器訓(xùn)練的方法。該方法包括由DRAM系統(tǒng)的第一端口從SoC接收訓(xùn)練信號。該方法進一步包括由該DRAM系統(tǒng)的第一端口經(jīng)由環(huán)回連接向該DRAM系統(tǒng)的第二端口提供該訓(xùn)練信號。該方法還包括由該DRAM系統(tǒng)的第二端口向該SoC提供該訓(xùn)練信號。
[0013]在另一方面，提供了一種用于提供DRAM系統(tǒng)的存儲器訓(xùn)練的系統(tǒng)。該系統(tǒng)包括通信地耦合至DRAM系統(tǒng)的SoC。該DRAM系統(tǒng)包括經(jīng)由環(huán)回連接通信地耦合的第一端口和第二端口。該DRAM系統(tǒng)被配置成由該DRAM系統(tǒng)的第一端口從該SoC接收訓(xùn)練信號。該DRAM系統(tǒng)被進一步配置成由該DRAM系統(tǒng)的第一端口經(jīng)由該環(huán)回連接向該DRAM系統(tǒng)的第二端口提供該訓(xùn)練信號。該DRAM系統(tǒng)還被配置成由該DRAM系統(tǒng)的第二端口向該SoC提供該訓(xùn)練信號。
[0014]在另一方面，提供了一種包括DRAM系統(tǒng)的裝置。該DRAM系統(tǒng)被配置成由DRAM系統(tǒng)的第一端口從SoC接收訓(xùn)練信號。該DRAM系統(tǒng)被進一步配置成由該DRAM系統(tǒng)的第一端口經(jīng)由該環(huán)回連接向第二端口提供該訓(xùn)練信號。該DRAM系統(tǒng)還被配置成由該DRAM系統(tǒng)的第二端口向該SoC提供該訓(xùn)練信號。
[0015]附圖簡述
[0016]圖1是通信地耦合至片上系統(tǒng)(SoC)的常規(guī)動態(tài)隨機存取存儲器(DRAM)系統(tǒng)的框圖，這在本領(lǐng)域中是公知的；
[0017]圖2是與圖1的DRAM系統(tǒng)和SoC相關(guān)聯(lián)的示例性訓(xùn)練過程的簡化流程圖；
[0018]圖3是本文所公開的用于使用端口對端口環(huán)回連接來提供存儲器訓(xùn)練的示例性SoC和DRAM系統(tǒng)的框圖；
[0019]圖4是圖3的SoC和DRAM系統(tǒng)的示例性實現(xiàn)的詳細(xì)電路圖；
[0020]圖5是解說用于使用端口對端口環(huán)回連接來提供存儲器訓(xùn)練的示例性操作的流程圖；以及
[0021]圖6是用于使用端口對端口環(huán)回連接來提供存儲器訓(xùn)練的可包括圖3和4的SoC^P/或DRAM系統(tǒng)的示例性的基于處理器的系統(tǒng)的框圖。
[0022]詳細(xì)描述
[0023]現(xiàn)在參照附圖，描述了本公開的若干示例性方面。措辭“示例性”在本文中用于表示“用作示例、實例或解說”。本文中描述為“示例性”的任何方面不必被解釋為優(yōu)于或勝過其他方面。
[0024]本文所公開的諸方面實現(xiàn)了使用端口對端口環(huán)回來提供動態(tài)隨機存取存儲器(DRAM)系統(tǒng)的存儲器訓(xùn)練。還公開了相關(guān)方法、系統(tǒng)和裝置。在一示例性方面，DRAM系統(tǒng)內(nèi)的第一端口經(jīng)由環(huán)回連接耦合至第二端口。訓(xùn)練信號從片上系統(tǒng)(SoC)被發(fā)送給第一端口，并且通過該環(huán)回連接被傳遞給第二端口而無需被寫入DRAM系統(tǒng)的存儲器陣列或從DRAM系統(tǒng)的存儲器陣列讀取。該訓(xùn)練信號隨后被返回給SoC，在此可由SoC的閉環(huán)訓(xùn)練引擎檢查?？捎涗泴?yīng)于硬件參數(shù)的訓(xùn)練結(jié)果，并且可重復(fù)該過程直至在該閉環(huán)訓(xùn)練引擎處達成該硬件參數(shù)的最優(yōu)結(jié)果。通過使用端口對端口環(huán)回配置，可較快速地且以較低的引導(dǎo)存儲器使用來訓(xùn)練關(guān)于定時、功率的DRAM系統(tǒng)參數(shù)以及與DRAM系統(tǒng)相關(guān)聯(lián)的其他參數(shù)。
[0025]在敘述本文所公開的用于使用端口對端口環(huán)回來提供DRAM系統(tǒng)的存儲器訓(xùn)練的方法、系統(tǒng)和裝置的示例性方面之前，參照圖1和2提供常規(guī)訓(xùn)練技術(shù)的概述。以下參照圖3開始討論與用于使用端口對端口環(huán)回來訓(xùn)練DRAM系統(tǒng)的方法、系統(tǒng)和裝置相關(guān)聯(lián)的示例性硬件和操作。
[0026]就此，圖1是通信地耦合至SoC102的DRAM系統(tǒng)100的常規(guī)訓(xùn)練方案的框圖，這在本領(lǐng)域中是公知的。如所解說的，SoC 1 2提供端口 104(0)-104(X)，其中每個端口耦合至由DRAM系統(tǒng)100提供的相應(yīng)端口 106 (O) -106 (X)。如本文所使用的，“端口 ”是指可使用接收機(例如，DRAM系統(tǒng)100)處的共用選通脈沖或時鐘(未示出)來重定時的自定時單元。在一些方面，端口 104(0)-104(X)和106(0)-106(X)中的每個端口被配置成每次傳遞特定位數(shù)的信息。作為非限定性示例，端口 104(0)-104(X)和106(0)-106(X)可被配置成每次傳遞八(8)位信息，在此情形中，端口 104(0)-104(X)和106(0)-106(X)中的每個端口可被稱為“字節(jié)通道O
[0027]SoC 102和DRAM系統(tǒng)100進一步由分別連接命令和時鐘(“CA/CK”)元件110和112的CA/CK線108耦合。CA/CK線108可被用于在SoC 102與DRAM系統(tǒng)100之間傳達命令和處理器時鐘信號。DRAM系統(tǒng)100中的端口 106(0)-106(X)通信地耦合至DRAM系統(tǒng)100內(nèi)的存儲器陣列114。在一些方面，存儲器陣列114可包括用于指示邏輯值的電容器(未示出)或其他元件。將理解，如本文所提供的一些方面可提供更多或更少端口 104(0)-104(X)和/或106(0)-106(X)。在一些方面，SoC 102和/或DRAM系統(tǒng)100可包括為清楚起見而未在圖1中示出的附加元件。
[0028]如上所述，SoC 102可能需要在啟動時確定在訪問DRAM系統(tǒng)100的元件時是否需要因例如制造偏差或特質(zhì)而米取任何糾正或補償動作。例如，SoC102可能需要確定是否有任何定時或性能問題與DRAM系統(tǒng)100的端口 106(0)-106(X)或至端口 106(0)-106(X)的通信路徑相關(guān)聯(lián)。相應(yīng)地，作為非限定性示例，SoC 102可執(zhí)行訓(xùn)練操作來優(yōu)化DRAM系統(tǒng)100的端口106(0)-106(X)以優(yōu)化定時和/或性能。
[0029]圖2提供了與圖1的SoC102和DRAM系統(tǒng)100相關(guān)聯(lián)的常規(guī)訓(xùn)練過程的簡化流程圖。為清楚起見，在描述圖2的操作時引用了圖1的元件。本文所描述的訓(xùn)練過程可被用于設(shè)置與例如由與DRAM系統(tǒng)100處于通信的SoC 102使用的定時和/或電壓相關(guān)聯(lián)的硬件參數(shù)(未示出)。
[0030]可作為“偽開環(huán)”過程使用從DRAM系統(tǒng)100到SoC102的讀回來執(zhí)行常規(guī)訓(xùn)練過程。如圖2中所見，設(shè)立命令(CMD)200可從SoC 102傳達給DRAM系統(tǒng)100的端口 106(0)_106(X)中所選定的一個端口。隨后向DRAM系統(tǒng)100提供寫命令(寫CMD)202以向端口 106(0)-106(X)中所選定的這個端口發(fā)送訓(xùn)練信號(未示出)。接著，向DRAM系統(tǒng)100提供讀命令(讀CMD)204，并且隨著該訓(xùn)練信號從DRAM系統(tǒng)100的端口 106(0)-106(X)中所選定的這個端口被讀回到SoC 102而發(fā)生讀回206JOC 102的訓(xùn)練模塊(未示出)隨后評估已從端口 106(0)_106(X)中所選定的這個端口讀回的訓(xùn)練信號。基于該評估，該訓(xùn)練信號可被遞增(INC)或遞減(DEC)(如訓(xùn)練INC/DEC 208所指示的)或者以其他方式被修改，并且該過程迭代直至達成最優(yōu)結(jié)果。隨后可基于該最優(yōu)結(jié)果來設(shè)置端口 106(0)-106(X)中所選定的這個端口的硬件參數(shù)以供將來使用端口 106 (O) -106 (X)中所選定的這個端口。
[0031]雖然圖1和2所解說的諸方面可提供DRAM系統(tǒng)100的有效訓(xùn)練，但訓(xùn)練過程可能較慢，因為訓(xùn)練信號必須由DRAM系統(tǒng)100接收，寫入存儲器陣列114，并且隨后從存儲器陣列114讀取并由DRAM系統(tǒng)100傳送。而且，由于圖2的訓(xùn)練過程一般在SoC 102啟動期間發(fā)生，該過程可能需要大量的引導(dǎo)存儲器，這可能使得軟件招致附加開銷。
[0032]就此，圖3解說了本文公開的用于使用端口對端口環(huán)回連接來提供存儲器訓(xùn)練的示例性SoC 300和DRAM系統(tǒng)302，由此避免在訓(xùn)練期間訪問圖1的DRAM系統(tǒng)100的存儲器陣列114的需要。如圖3中所見，SoC 300和DRAM系統(tǒng)302提供與圖1的SoC 102和DRAM系統(tǒng)100的元件相對應(yīng)的元件，包括SoC 300的端口 304(0)-304(X)以及DRAM系統(tǒng)302的端口 306(0)-306(X)和存儲器陣列308 ARAM系統(tǒng)302進一步提供環(huán)回連接310(0)-310(1)，其分別耦合毗鄰端口 306(0)-306(1)和306(2)-306(X) JoC 300還包括閉環(huán)訓(xùn)練引擎312，其在一些方面可向DRAM系統(tǒng)302發(fā)送訓(xùn)練信號314并評估接收自DRAM系統(tǒng)302的訓(xùn)練信號314，如以下參照圖5更詳細(xì)討論的。
[0033]在一些方面，使用圖3的SoC 300和DRAM系統(tǒng)302的訓(xùn)練包括向DRAM系統(tǒng)302的第一端口(例如，端口 306(0))發(fā)送訓(xùn)練信號314。訓(xùn)練信號314隨后經(jīng)由環(huán)回連接(例如，環(huán)回連接310 (O))被中繼給DRAM系統(tǒng)302的第二端口(例如，端口 306 (I))，并且被發(fā)送回SoC 300。隨后將接收自第二端口 306(1)的訓(xùn)練信號314與發(fā)送給第一端口 306(O)的訓(xùn)練信號314作比較以用于訓(xùn)練評估。由于訓(xùn)練信號314無需被寫入存儲器陣列308，因此與圖2的常規(guī)訓(xùn)練過程形成對比，圖3的端口對端口訓(xùn)練可被認(rèn)為是“閉環(huán)”的。在一些方面，環(huán)回連接310(0)-310(1)可以是雙向的。例如，在第一訓(xùn)練階段，訓(xùn)練信號314可從SoC 300發(fā)送給端口306(0)并從端口306(I)接收，而在第二訓(xùn)練階段，訓(xùn)練信號314可被發(fā)送給端口306(I)并從端口306(0)接收。
[0034]圖4中解說了圖3的環(huán)回連接310(0)-310(1)的示例性實現(xiàn)。在圖4中，SoC402的端口 400 (O) -400 (I)連接至DRAM系統(tǒng)406的端口 404 (O) -404 (I)。DRAM系統(tǒng)406的端口 404 (O)和404(1)中的每個端口分別包括復(fù)用器408(0)和408(1 KSoC 402的閉環(huán)訓(xùn)練引擎410可將DRAM系統(tǒng)406置于環(huán)回模式中，其中復(fù)用器408(0)-408(1)選擇來自毗鄰端口404(0)、404
(I)的數(shù)據(jù)，而不是從DRAM系統(tǒng)406的存儲器陣列412檢索數(shù)據(jù)。以此方式，SoC 402可經(jīng)由環(huán)回來接收訓(xùn)練信號(未示出)而不是接收來自存儲器陣列412的數(shù)據(jù)。在一示例性方面且如所解說的，可針對從端口404(1)到端口404(0)的環(huán)回將復(fù)用器408(0)設(shè)置成值“I”，并且可針對從端口 404(0)到端口 404(1)的環(huán)回將復(fù)用器408(1)設(shè)置成值“I”。將理解，在一些方面可提供其他電路系統(tǒng)來實現(xiàn)環(huán)回連接而不脫離本公開的范圍。
[0035]圖5是解說圖3的SoC300和DRAM系統(tǒng)302的用于使用端口對端口環(huán)回連接來提供存儲器訓(xùn)練的示例性操作的流程圖。在描述圖5時，為清楚起見而引述圖3的元件。在圖5中，操作始于SoC 300可任選地禁用第一端口306(O)和第二端口306(I)上的存儲器操作(未示出)(框500) AoC 300隨后可配置DRAM系統(tǒng)302的第一端口 306(0)和第二端口 306(1)以經(jīng)由環(huán)回連接310(0)來通信(框502)。以此方式，第一和第二端口306(0)和306( I)可被用于訓(xùn)練，而端口306(2)-306(X)可繼續(xù)被用于SoC 300與DRAM系統(tǒng)302之間的任務(wù)模式通信。
[0036]SoC 300隨后可遞增或遞減由閉環(huán)訓(xùn)練引擎312提供的訓(xùn)練信號314(框504)。在一些方面，訓(xùn)練信號314可初始表示一定范圍的一個或多個增量訓(xùn)練信號314值中的較低值或較高值。作為非限定性示例，訓(xùn)練信號314可對應(yīng)于定時訓(xùn)練參數(shù)或電壓訓(xùn)練參數(shù)中的一者或多者。第一端口 306 (O)隨后從SoC300 (例如，閉環(huán)訓(xùn)練引擎312)接收訓(xùn)練信號314 (框506)。第一端口 306(0)進而經(jīng)由環(huán)回連接310(0)向第二端口 306(1)提供訓(xùn)練信號314(框508)。第二端口 306(1)隨后向SoC 300(例如，向閉環(huán)訓(xùn)練引擎312)提供訓(xùn)練信號314(框510)。以此方式，閉環(huán)訓(xùn)練引擎312在一些方面可經(jīng)由環(huán)回來傳送訓(xùn)練信號314同時測量DRAM系統(tǒng)302性能的屬性。在一些方面，訓(xùn)練信號314可由第二端口 306(1)接收，經(jīng)由環(huán)回連接310(0)提供給第一端口306(0)，并且由第一端口306(0)提供給SoC 300?？刹捎么颂鎿Q環(huán)回路徑作為以上所描述的環(huán)回路徑的替代或補充。
[0037]一旦從第二端口306(1)接收到訓(xùn)練信號314，閉環(huán)訓(xùn)練引擎312就可確定對應(yīng)于訓(xùn)練信號314的一個或多個訓(xùn)練結(jié)果(框512)。作為非限制性示例，(諸)訓(xùn)練結(jié)果可包括在閉環(huán)訓(xùn)練引擎312對訓(xùn)練信號314的傳送和接收期間流逝的時鐘循環(huán)數(shù)目和/或檢測到的錯誤數(shù)目。SoC 300隨后可確定是否應(yīng)當(dāng)進一步遞增或遞減訓(xùn)練信號314(框514)。例如，SoC 300可能在執(zhí)行“參數(shù)掃掠”的過程中，其中一系列可能訓(xùn)練信號314被迭代地測試。由此，如果SoC300在判定框514確定應(yīng)當(dāng)進一步遞增或遞減訓(xùn)練信號314(即，參數(shù)掃掠未完成)，則處理返回到框504，并且該過程對于訓(xùn)練信號314的遞增或遞減值的重復(fù)。以此方式，訓(xùn)練信號314可從初始較低值被迭代地修改成越來越高的值或者反之，并且可針對每個訓(xùn)練信號314記錄訓(xùn)練結(jié)果。
[0038]然而，如果SoC 300在判定框514確定不應(yīng)當(dāng)進一步遞增或遞減訓(xùn)練信號314，則SoC 300可基于這一個或多個訓(xùn)練結(jié)果來確定DRAM系統(tǒng)302的硬件參數(shù)(框516)。在一些方面，確定DRAM系統(tǒng)302的硬件參數(shù)可包括SoC 300標(biāo)識一系列的一個或多個遞增訓(xùn)練信號中第一個返回定時異?；蝈e誤消息的訓(xùn)練信號314(即，第一個失敗的遞增訓(xùn)練信號)^oC300可進一步標(biāo)識一系列的一個或多個遞增訓(xùn)練信號中最后一個返回定時異?；蝈e誤消息的訓(xùn)練信號314(即，最后一個失敗的遞增訓(xùn)練信號)。在一些方面，SoC 300隨后可基于第一個失敗的遞增訓(xùn)練信號與最后一個失敗的遞增訓(xùn)練信號之間的中值或中點來確定硬件參數(shù)。
[0039]將理解，以上關(guān)于圖5所描述的操作可針對端口306(0)_306(X)的全部或子集重復(fù)。將進一步理解，在已針對端口306(0)-306(X)中的一個端口確定硬件參數(shù)(S卩，作為非限制性示例，定時參數(shù)或電壓參數(shù))之后，可針對端口 306(0)-306(X)中的同一端口關(guān)于不同硬件參數(shù)重復(fù)以上所描述的操作。
[0040]根據(jù)本文所公開的諸方面使用端口對端口環(huán)回來提供DRAM系統(tǒng)的存儲器訓(xùn)練可在任何基于處理器的設(shè)備中提供或集成到任何基于處理器的設(shè)備中。不作為限定的示例包括機頂盒、娛樂單元、導(dǎo)航設(shè)備、通信設(shè)備、固定位置數(shù)據(jù)單元、移動位置數(shù)據(jù)單元、移動電話、蜂窩電話、計算機、便攜式計算機、臺式計算機、個人數(shù)字助理(PDA)、監(jiān)視器、計算機監(jiān)視器、電視機、調(diào)諧器、無線電、衛(wèi)星無線電、音樂播放器、數(shù)字音樂播放器、便攜式音樂播放器、數(shù)字視頻播放器、視頻播放器、數(shù)字視頻碟(DVD)播放器、以及便攜式數(shù)字視頻播放器。
[0041]就此，圖6解說了根據(jù)圖3中的諸方面的可提供SoC300和/或DRAM系統(tǒng)302的基于處理器的系統(tǒng)600的示例。在一些方面，基于處理器的系統(tǒng)600可包括圖3的SoC 300。在圖6的示例中，基于處理器的系統(tǒng)600包括一個或多個中央處理單元(CPU)602，其各自包括一個或多個處理器604。(諸)CPU 602可具有耦合至(諸)處理器604以用于對臨時存儲的數(shù)據(jù)進行快速訪問的高速緩存存儲器606。(諸)CPU 602被耦合到系統(tǒng)總線608，且可將基于處理器的系統(tǒng)600中所包括的諸設(shè)備互耦。如眾所周知的，(諸)CPU 602通過在系統(tǒng)總線608上交換地址、控制、和數(shù)據(jù)信息來與這些其他設(shè)備通信。
[0042]其它設(shè)備可被連接到系統(tǒng)總線608。如圖6中所解說的，作為示例，這些設(shè)備可包括存儲器系統(tǒng)610、一個或多個輸入設(shè)備612、一個或多個輸出設(shè)備614、一個或多個網(wǎng)絡(luò)接口設(shè)備616、以及一個或多個顯示器控制器618。(諸)輸入設(shè)備612可包括任何類型的輸入設(shè)備，包括但不限于輸入鍵、開關(guān)、語音處理器等。(諸)輸出設(shè)備614可包括任何類型的輸出設(shè)備，包括但不限于音頻、視頻、其他視覺指示器等。(諸)網(wǎng)絡(luò)接口設(shè)備616可以是被配置成允許往來于網(wǎng)絡(luò)620的數(shù)據(jù)交換的任何設(shè)備。網(wǎng)絡(luò)620可以是任何類型的網(wǎng)絡(luò)，包括但不限于:有線或無線網(wǎng)絡(luò)、私有或公共網(wǎng)絡(luò)、局域網(wǎng)(LAN)、廣域網(wǎng)(WLAN)、或因特網(wǎng)。(諸)網(wǎng)絡(luò)接口設(shè)備616可被配置成支持所期望的任何類型的通信協(xié)議。存儲器系統(tǒng)610可包括存儲器控制器622以及一個或多個存儲器單元624(0)-624(N)。在一些方面，存儲器系統(tǒng)610可包括根據(jù)圖3的示例性方面的DRAM系統(tǒng)302。
[0043](諸)CPU602還可被配置成通過系統(tǒng)總線608訪問(諸)顯示器控制器618以控制發(fā)送給一個或多個顯示器626的信息。(諸)顯示器控制器618經(jīng)由一個或多個視頻處理器628向(諸)顯示器626發(fā)送要顯示的信息，視頻處理器628將要顯示的信息處理成適于(諸)顯示器626的格式。(諸)顯示器626可包括任何類型的顯示器，包括但不限于:陰極射線管(CRT)、液晶顯示器(IXD)、等離子顯示器等。
[0044]本領(lǐng)域技術(shù)人員將進一步領(lǐng)會，結(jié)合本文所公開的諸方面描述的各種解說性邏輯塊、模塊、電路和算法可被實現(xiàn)為電子硬件、存儲在存儲器中或另一計算機可讀介質(zhì)中并由處理器或其它處理設(shè)備執(zhí)行的指令、或這兩者的組合。作為示例，本文中描述的設(shè)備可用在任何電路、硬件組件、集成電路(1C)、或IC芯片中。本文所公開的存儲器可以是任何類型和大小的存儲器，且可被配置成存儲所需的任何類型的信息。為清楚地解說這種可互換性，以上已經(jīng)以其功能性的形式一般地描述了各種解說性組件、框、模塊、電路和步驟。此類功能性如何被實現(xiàn)取決于具體應(yīng)用、設(shè)計選擇和/或加諸于整體系統(tǒng)上的設(shè)計約束。技術(shù)人員可針對每種特定應(yīng)用以不同方式來實現(xiàn)所描述的功能性，但此類實現(xiàn)決策不應(yīng)被解讀為致使脫離本發(fā)明的范圍。
[0045]結(jié)合本文中公開的諸方面描述的各種解說性邏輯塊、模塊、以及電路可用設(shè)計成執(zhí)行本文中描述的功能的處理器、數(shù)字信號處理器(DSP)、專用集成電路(ASIC)、現(xiàn)場可編程門陣列(FPGA)或其他可編程邏輯器件、分立的門或晶體管邏輯、分立的硬件組件、或其任何組合來實現(xiàn)或執(zhí)行。處理器可以是微處理器，但在替代方案中，處理器可以是任何常規(guī)處理器、控制器、微控制器或狀態(tài)機。處理器還可以被實現(xiàn)為計算設(shè)備的組合，例如DSP與微處理器的組合、多個微處理器、與DSP核心協(xié)同的一個或多個微處理器、或任何其它此類配置。
[0046]本文所公開的各方面可被體現(xiàn)為硬件和存儲在硬件中的指令，并且可駐留在例如隨機存取存儲器(RAM)、閃存、只讀存儲器(ROM)、電可編程ROM(EPROM)、電可擦可編程ROM(EEPROM)、寄存器、硬盤、可移動盤、⑶-ROM、或本領(lǐng)域中所知的任何其它形式的計算機可讀介質(zhì)中。示例性存儲介質(zhì)被耦合到處理器，以使得處理器能從/向該存儲介質(zhì)讀取/寫入信息。在替換方案中，存儲介質(zhì)可以被整合到處理器。處理器和存儲介質(zhì)可駐留在ASIC中。ASIC可駐留在遠程站中。在替換方案中，處理器和存儲介質(zhì)可作為分立組件駐留在遠程站、基站或服務(wù)器中。
[0047]還注意到，本文任何示例性方面中描述的操作步驟是為了提供示例和討論而被描述的。所描述的操作可按除了所解說的順序以外的眾多不同順序來執(zhí)行。而且，在單個操作步驟中描述的操作實際上可在多個不同步驟中執(zhí)行。另外，在示例性方面中討論的一個或多個操作步驟可被組合。應(yīng)理解，如對本領(lǐng)域技術(shù)人員顯而易見地，在流程圖中解說的操作步驟可進行眾多不同的修改。本領(lǐng)域技術(shù)人員還將理解，可使用各種不同技藝和技術(shù)中的任何一種來表示信息和信號。例如，貫穿上面描述始終可能被述及的數(shù)據(jù)、指令、命令、信息、信號、位(比特)、碼元、和碼片可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子、或其任何組合來表示。
[0048]提供對本公開的先前描述是為使得本領(lǐng)域任何技術(shù)人員皆能夠制作或使用本公開。對本公開的各種修改對本領(lǐng)域技術(shù)人員而言將容易是顯而易見的，并且本文中所定義的普適原理可被應(yīng)用到其他變型而不會脫離本公開的精神或范圍。由此，本公開并非旨在被限定于本文中所描述的示例和設(shè)計，而是應(yīng)被授予與本文中所公開的原理和新穎特征一致的最廣義的范圍。
【主權(quán)項】
1.一種用于提供動態(tài)隨機存取存儲器(DRAM)系統(tǒng)的存儲器訓(xùn)練的方法，包括: 由DRAM系統(tǒng)的第一端口從片上系統(tǒng)(SoC)接收訓(xùn)練信號； 由所述DRAM系統(tǒng)的所述第一端口經(jīng)由環(huán)回連接向所述DRAM系統(tǒng)的第二端口提供所述訓(xùn)練信號；以及 由所述DRAM系統(tǒng)的所述第二端口向所述SoC提供所述訓(xùn)練信號。2.如權(quán)利要求1所述的方法，其特征在于，所述第一端口和所述第二端口包括多個端口的子集； 所述方法進一步包括: 禁用所述第一端口和所述第二端口上的存儲器操作；以及 將所述第一端口和所述第二端口配置成經(jīng)由所述環(huán)回連接來通信。3.如權(quán)利要求1所述的方法，其特征在于: 接收所述訓(xùn)練信號包括從所述SoC的閉環(huán)訓(xùn)練引擎接收所述訓(xùn)練信號;并且 向所述SoC提供所述訓(xùn)練信號包括向所述SoC的所述閉環(huán)訓(xùn)練引擎提供所述訓(xùn)練信號。4.如權(quán)利要求3所述的方法，其特征在于，所述訓(xùn)練信號是所述閉環(huán)訓(xùn)練引擎所提供的一個或多個遞增訓(xùn)練信號之一； 所述方法進一步包括: 確定對應(yīng)于所述一個或多個遞增訓(xùn)練信號的一個或多個訓(xùn)練結(jié)果；以及 基于所述一個或多個訓(xùn)練結(jié)果來確定所述DRAM系統(tǒng)的硬件參數(shù)。5.如權(quán)利要求4所述的方法，其特征在于，確定所述硬件參數(shù)包括確定所述一個或多個遞增訓(xùn)練信號中第一個失敗的遞增訓(xùn)練信號與所述一個或多個遞增訓(xùn)練信號中最后一個失敗的遞增訓(xùn)練信號之間的中值。6.如權(quán)利要求4所述的方法，其特征在于，確定對應(yīng)于所述一個或多個遞增訓(xùn)練信號的所述一個或多個訓(xùn)練結(jié)果包括進行參數(shù)掃掠。7.如權(quán)利要求1所述的方法，其特征在于，所述訓(xùn)練信號包括定時訓(xùn)練參數(shù)和電壓訓(xùn)練參數(shù)中的一者或多者。8.如權(quán)利要求1所述的方法，其特征在于，所述第一端口和所述第二端口在所述DRAM系統(tǒng)內(nèi)是毗鄰的。9.如權(quán)利要求1所述的方法，其特征在于，所述環(huán)回連接是雙向的。10.如權(quán)利要求1所述的方法，其特征在于，所述第一端口和所述第二端口中的每一者包括能操作用于選擇所述環(huán)回連接的復(fù)用器(MUX)。11.一種用于提供動態(tài)隨機存取存儲器(DRAM)系統(tǒng)的存儲器訓(xùn)練的系統(tǒng)，包括: 通信地耦合至DRAM系統(tǒng)的片上系統(tǒng)(SoC)；以及 所述DRAM系統(tǒng)，其包括經(jīng)由環(huán)回連接通信地耦合的第一端口和第二端口 ； 其中所述DRAM系統(tǒng)被配置成: 由所述DRAM系統(tǒng)的所述第一端口從所述SoC接收訓(xùn)練信號； 由所述DRAM系統(tǒng)的所述第一端口經(jīng)由所述環(huán)回連接向所述DRAM系統(tǒng)的所述第二端口提供所述訓(xùn)練信號；以及 由所述DRAM系統(tǒng)的所述第二端口向所述SoC提供所述訓(xùn)練信號。12.如權(quán)利要求11所述的系統(tǒng)，其特征在于，所述SoC經(jīng)由包括所述第一端口和所述第二端口的多個端口通信地耦合至所述DRAM系統(tǒng)； 其中所述SoC被配置成: 禁用所述第一端口和所述第二端口上的存儲器操作；以及 將所述第一端口和所述第二端口配置成經(jīng)由所述環(huán)回連接來通信。13.如權(quán)利要求11所述的系統(tǒng)，其特征在于，所述SoC包括閉環(huán)訓(xùn)練引擎； 其中所述DRAM系統(tǒng)被進一步配置成: 從所述SoC的所述閉環(huán)訓(xùn)練引擎接收所述訓(xùn)練信號；以及 向所述SoC的所述閉環(huán)訓(xùn)練引擎提供所述訓(xùn)練信號。14.如權(quán)利要求13所述的系統(tǒng)，其特征在于，所述閉環(huán)訓(xùn)練引擎被配置成: 提供包括所述訓(xùn)練信號的一個或多個遞增訓(xùn)練信號； 確定對應(yīng)于所述一個或多個遞增訓(xùn)練信號的一個或多個訓(xùn)練結(jié)果；以及 基于所述一個或多個訓(xùn)練結(jié)果來確定所述DRAM系統(tǒng)的硬件參數(shù)。15.如權(quán)利要求14所述的系統(tǒng)，其特征在于，所述閉環(huán)訓(xùn)練引擎被配置成通過確定所述一個或多個遞增訓(xùn)練信號中第一個失敗的遞增訓(xùn)練信號與所述一個或多個遞增訓(xùn)練信號中最后一個失敗的遞增訓(xùn)練信號之間的中值來確定所述硬件參數(shù)。16.如權(quán)利要求14所述的系統(tǒng)，其特征在于，所述閉環(huán)訓(xùn)練引擎被配置成通過進行參數(shù)掃掠來確定對應(yīng)于所述一個或多個遞增訓(xùn)練信號的所述一個或多個訓(xùn)練結(jié)果。17.如權(quán)利要求11所述的系統(tǒng)，其特征在于，所述DRAM系統(tǒng)被配置成接收包括定時訓(xùn)練參數(shù)和電壓訓(xùn)練參數(shù)中的一者或多者的所述訓(xùn)練信號。18.如權(quán)利要求11所述的系統(tǒng)，其特征在于，所述第一端口和所述第二端口在所述DRAM系統(tǒng)內(nèi)是毗鄰的。19.如權(quán)利要求11所述的系統(tǒng)，其特征在于，所述環(huán)回連接是雙向的。20.如權(quán)利要求11所述的系統(tǒng)，其特征在于，所述第一端口和所述第二端口中的每一者包括被配置成選擇所述環(huán)回連接的復(fù)用器(MUX)。21.—種包括動態(tài)隨機存取存儲器(DRAM)系統(tǒng)的裝置，其被配置成: 由DRAM系統(tǒng)的第一端口從片上系統(tǒng)(SoC)接收訓(xùn)練信號； 由所述DRAM系統(tǒng)的所述第一端口經(jīng)由環(huán)回連接向第二端口提供所述訓(xùn)練信號；以及 由所述DRAM系統(tǒng)的所述第二端口向所述SoC提供所述訓(xùn)練信號。
【文檔編號】G11C29/02GK105934796SQ201580005381
【公開日】2016年9月7日
【申請日】2015年1月6日
【發(fā)明人】V·斯里尼瓦斯, M·J·布魯諾利, D·T·全, D·I·韋斯特
【申請人】高通股份有限公司