雙晶體管三態(tài)隨機(jī)存取存儲器的制造方法
【專利摘要】一種雙晶體管三態(tài)隨機(jī)存取存儲器(TTTRAM)電路，包括電壓/電流輸入，輸入/輸出開關(guān)，第一晶體管，第一上拉電阻器，第二晶體管，以及第二上拉電阻器。第一晶體管具有第一發(fā)射極、與輸入/輸出開關(guān)相連接的第一集電極以及第一基極。第一上拉電阻器與第一發(fā)射極以及電壓/電流輸入相連接。第二晶體管具有與接地端相連接的第二發(fā)射級、第二集電極以及與輸入/輸出開關(guān)相連接的第二基極。第二上拉電阻器與第一基極、第二集電極以及電壓/電流輸入相連接。
【專利說明】
雙晶體管三態(tài)隨機(jī)存取存儲器
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及隨機(jī)存取存儲器(RAM)領(lǐng)域。本公開文本涉及使用兩個晶體管的高密度獨(dú)立RAM單元。
【背景技術(shù)】
[0002]在現(xiàn)今社會，技術(shù)正以快速的步伐進(jìn)步;然而，計算機(jī)性能的主要限制是RAM的存取速度。從1968年到2000年，計算機(jī)處理器的速度每年以55%的比率提升;而存儲器的速度每年僅以10%的比率提升?，F(xiàn)今，計算速度方面的創(chuàng)新幾乎已經(jīng)減慢至停滯。這種停滯主要?dú)w因于一種名為存儲墻的現(xiàn)象，這種現(xiàn)象是在(PU與CPU芯片之外的存儲器之間出現(xiàn)的持續(xù)擴(kuò)大的速度方面的差異。隨著存儲器速度與處理器速度之間的差距越來越大，存儲器延遲正在成為計算性能方面的壓倒性瓶頸。
[0003]雙倍數(shù)據(jù)速率(DDR)RAM的速度很慢，其主要原因在于RAM集成電路的內(nèi)部架構(gòu)過時。為了存儲存儲器比特，在該電路內(nèi)部使用了電容器。伴隨使用電容器出現(xiàn)了一個問題，即這些電容器會導(dǎo)致電荷速度減慢，由此大幅降低存儲器速度。為了提升存儲器速度，需要能在沒有任何電容器的情況下工作的新型存儲器技術(shù)。另一個問題在于DDR RAM龐大，但其密度并不是很高，并且具有大量的元件。
[0004]因此，需要克服如上所述的現(xiàn)有技術(shù)系統(tǒng)、設(shè)計和處理存在的問題。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供了一種隨機(jī)存取存儲器，該存儲器克服了迄今為止已知的這種常規(guī)類型的設(shè)備和方法的前述缺陷，并且使用了一種成本效率且能效很高的高速隨機(jī)存取存儲器來提供這些特征。
[0006]針對前述目的和其他目的，根據(jù)本發(fā)明，提供了一種雙晶體管三態(tài)隨機(jī)存取存儲器(TTTRAM)電路。該電路包括電壓/電流輸入，輸入/輸出開關(guān)，第一晶體管，第一上拉電阻器，第二晶體管，以及第二上拉電阻器。第一晶體管具有第一發(fā)射極，與輸入/輸出開關(guān)相連接的第一集電極，以及第一基極。第一上拉電阻器與第一發(fā)射極以及電壓/電流輸入相連接。第二晶體管具有與接地端相連接的第二發(fā)射級、第二集電極以及與輸入/輸出開關(guān)相連接的第二基極。第二上拉電阻器與第一基極、第二集電極以及電壓/電流輸入相連接。
[0007]根據(jù)本發(fā)明的另一個特征，第一上拉電阻器和第二上拉電阻器的值取決于應(yīng)用的多狀態(tài)的數(shù)量。
[0008]根據(jù)本發(fā)明的一個附加特征，電阻值的增大會提供較慢的速度。
[0009]根據(jù)本發(fā)明的一個附加特征，功耗降低會提供較少的多個狀態(tài)。
[0010]根據(jù)本發(fā)明的另一個特征，第一晶體管是PNP晶體管。
[0011]根據(jù)本發(fā)明的另一個特征，第二晶體管是NPN晶體管。
[0012]根據(jù)本發(fā)明的一個附加特征，輸入/輸出開關(guān)被用于訪問TTTRAM電路。
[0013]根據(jù)本發(fā)明的一個附加特征，第一晶體管和第二晶體管是在基板上以垂直方式實現(xiàn)的。
[0014]根據(jù)本發(fā)明的另一個附加特征，第一晶體管和第二晶體管是在基板上以Mesa方式實現(xiàn)的。
[0015]根據(jù)本發(fā)明的另一個特征，每一個TTTRAM電路表示I比特。
[0016]根據(jù)本發(fā)明的一個伴隨特征，多個TTTRAM電路包括比特陣列。
[0017]雖然在這里將本發(fā)明圖示和描述成是在電路、示意圖和/或集成電路結(jié)構(gòu)概觀中實現(xiàn)的，但其并不局限于所顯示的細(xì)節(jié)，因為在不脫離本發(fā)明的實質(zhì)的情況下，在權(quán)利要求的范圍及其等價物的范圍以內(nèi)，各種修改和結(jié)構(gòu)變更都是可行的。此外，本發(fā)明的例示實施例中的眾所周知的部件將不會被詳細(xì)描述或者將被省略，以免與本發(fā)明的相關(guān)細(xì)節(jié)相混淆。
[0018]本發(fā)明的附加優(yōu)點(diǎn)和其他特征特性將會在后續(xù)的【具體實施方式】中得到闡述，并且可以從【具體實施方式】中明顯地看出，或者可以通過實踐本發(fā)明的例示實施例來獲悉。本發(fā)明的其他優(yōu)點(diǎn)可以通過權(quán)利要求中特別指出的任何手段、方法或組合來實現(xiàn)。
[0019]在附加的權(quán)利要求中闡述了被視為是本發(fā)明的特性的其他特征。根據(jù)需要，在這里公開了本發(fā)明的詳細(xì)實施例;然而應(yīng)該理解，所公開的實施例只是能以不同形式實現(xiàn)的本發(fā)明的示例。因此，這里公開的特定結(jié)構(gòu)及功能細(xì)節(jié)不應(yīng)被解釋成是進(jìn)行限制，相反，這些細(xì)節(jié)僅僅應(yīng)該被解釋成是權(quán)利要求的基礎(chǔ)，并且應(yīng)被解釋成是教導(dǎo)本領(lǐng)域技術(shù)人員在近乎任何具有恰當(dāng)細(xì)節(jié)的結(jié)構(gòu)中以不同方式實現(xiàn)本發(fā)明的代表性基礎(chǔ)。更進(jìn)一步，這里使用的術(shù)語和短語并不用于進(jìn)行限制;相反，其目的是提供關(guān)于本發(fā)明的可理解的描述。雖然本說明書是以限定了被視為具有新穎性的發(fā)明特征的權(quán)利要求為結(jié)束的，然而我們相信，通過研究后續(xù)結(jié)合附圖所做的描述，可以更好地理解本發(fā)明，在附圖中，相同的參考數(shù)字將被延續(xù)使用。
【附圖說明】
[0020]這里的附圖可用于進(jìn)一步圖示不同的實施例，并對依照本發(fā)明的不同原理和優(yōu)點(diǎn)進(jìn)行說明，在附圖中，相同的參考數(shù)字在不同視圖中始終指示相同或功能相似的部件，這些視圖并非真實按比例繪制，并且其連同以下的詳細(xì)描述一起被引入并構(gòu)成了本說明書的一部分。從以下結(jié)合附圖考慮的關(guān)于例示實施例的詳細(xì)描述中可以清楚了解本發(fā)明的實施例的優(yōu)點(diǎn)，其中:
[0021 ]圖1不出了根據(jù)一個實施例的多狀態(tài)效應(yīng)的圖表；
[0022]圖2示出了根據(jù)一個實施例的TTTRAM電路；
[0023]圖3示出了根據(jù)一個實施例的TTTRAM集成電路的布局；
[0024]圖4示出了根據(jù)一個實施例的MUX位寬比特；
[0025]圖5示出了根據(jù)一個實施例的MUX位寬比特組；
[0026]圖6示出了根據(jù)一個實施例的MUX位寬比特組的組；
[0027]圖7示出了根據(jù)一個實施例的MUX位寬比特組的組的組；
[0028]圖8示出了根據(jù)一個實施例的單存儲器TTTRAM構(gòu)造；
[0029]圖9示出了根據(jù)一個實施例的多存儲體構(gòu)造；
[0030]圖10示出了根據(jù)一個實施例的TTTRAM比特寫入；
[0031]圖11示出了根據(jù)一個實施例的根據(jù)多狀態(tài)效應(yīng)的TTTRAM寫入；
[0032]圖12示出了關(guān)于一種可能的結(jié)構(gòu)的更好的視圖；
[0033]圖13是圖12的另一種表不；
[0034]圖14不出了根據(jù)一個實施例的信號橋；
[0035]圖15示出了根據(jù)一個實施例的用于移至下一階段的信號輸入；
[0036]圖16示出了根據(jù)一個實施例的用于晶體管計數(shù)的等式；以及
[0037]圖17示出了根據(jù)一個實施例的圖12中的TTTRAM的內(nèi)部架構(gòu)。
【具體實施方式】
[0038]根據(jù)需要，在這里公開了本發(fā)明的詳細(xì)實施例;然而應(yīng)該理解，所公開的實施例只是能以不同形式實現(xiàn)的本發(fā)明的示例。因此，這里公開的特定結(jié)構(gòu)及功能細(xì)節(jié)不應(yīng)被解釋成是進(jìn)行限制，相反，這些細(xì)節(jié)僅僅應(yīng)該被解釋成是權(quán)利要求的基礎(chǔ)，并且應(yīng)被解釋成是教導(dǎo)本領(lǐng)域技術(shù)人員在近乎任何具有恰當(dāng)細(xì)節(jié)的結(jié)構(gòu)中以不同方式實現(xiàn)本發(fā)明的代表性基礎(chǔ)。更進(jìn)一步，這里使用的術(shù)語和短語并不用于進(jìn)行限制；相反，其目的是提供關(guān)于本發(fā)明的可理解的描述。雖然本說明書是以限定了被視為具有新穎性的發(fā)明特征的權(quán)利要求為結(jié)束的，然而我們相信，通過研究后續(xù)結(jié)合附圖所做的描述，可以更好地理解本發(fā)明，在附圖中，相同的參考數(shù)字將被延續(xù)使用。
[0039]在不脫離本發(fā)明的實質(zhì)或范圍的情況下，替換的實施例也是可以設(shè)計的。此外，本發(fā)明的例示實施例中的眾所周知的部件將不被詳細(xì)描述或者將被省略，以免與本發(fā)明的相關(guān)細(xì)節(jié)相混淆。
[0040]在公開和描述本發(fā)明之前，應(yīng)該理解的是，這里使用的術(shù)語的用途只是描述具體的實施例，其目的并不是進(jìn)行限制。這里使用的術(shù)語“一”或“一個”被定義成是一個或一個以上。這里使用的術(shù)語“多個”被定義成兩個或兩個以上。這里使用的術(shù)語“另一個”被定義成是至少還有一個或更多。這里使用的術(shù)語“包括”和/或“具有”被定義成是包含(也就是開放性語言)。這里使用的術(shù)語“耦合”被定義成是連接，但是這種連接未必是直接的，并且未必是以機(jī)械方式進(jìn)行的。
[0041]諸如第一和第二、頂部和頂部等等的相關(guān)術(shù)語可以僅僅用于將一個實體或活動與另一個實體或活動區(qū)分開來，而不必需要或暗示此類實體或行為之間存在著任何實際的這類關(guān)系。術(shù)語“包括”、“包含”或是其任何變體旨在覆蓋非排他性的包含，由此，包含了一系列部件的處理、方法、制品或裝置并不僅僅包含了這些部件，而且還可以包含在此類處理、方法、制品或裝置中沒有明確表達(dá)或是其所固有的其他部件。在沒有更多約束的情況下，處于“包括……一個”之前的部件并不排除在包含了該部件的處理、方法、制品或裝置中還存在附加的相同部件。
[0042]這里使用的術(shù)語“大約”或“大致”適用于所有數(shù)值，無論這些數(shù)值是否是明確指示的。這些術(shù)語通常是指與被本領(lǐng)域技術(shù)人員視為與所敘述的值等價的數(shù)字范圍(也就是具有相同的功能或結(jié)果)。在很多情況下，這些術(shù)語可以包括四舍五入至最接近的有效數(shù)字的數(shù)字。
[0043]應(yīng)該了解的是，這里描述的本發(fā)明的實施例可以包括一個或多個常規(guī)處理器，以及可以控制一個或多個處理器來結(jié)合某些無處理器電路及其他部件來實施這里描述的已通電的注入設(shè)備的一些、大多數(shù)或所有功能。無處理器的電路包括但不局限于信號驅(qū)動器、時鐘電路、電源電路以及用戶輸入和輸出部件。作為替換，一些或所有功能既可以由不具有已存儲的程序指令的狀態(tài)機(jī)來實施，也可以在將每一個功能或是某些功能的一些組合作為定制邏輯實施的一個或多個專用集成電路(ASIC)或現(xiàn)場可編程門陣列(FPGA)中實施。當(dāng)然，這些方法的組合也是可以使用的。由此，在這里描述了用于這些功能的方法和裝置。
[0044]這里使用的術(shù)語“程序”、“軟件”、“軟件應(yīng)用”等等被定義成是被設(shè)計成在計算機(jī)系統(tǒng)上運(yùn)行的一系列指令。“程序”、“軟件”、“應(yīng)用”、“計算機(jī)程序”或“軟件應(yīng)用”可以包括子例程、函數(shù)、過程、對象方法、對象實施方式、可執(zhí)行應(yīng)用、小應(yīng)用程序、小服務(wù)程序、源代碼、對象代碼、共享庫/動態(tài)加載庫和/或被設(shè)計成在計算機(jī)系統(tǒng)上運(yùn)行的其他指令序列。
[0045]在這里描述了本發(fā)明的不同實施例。在很多的不同實施例中，特征都是相類似的。因此，為了避免冗余，在一些環(huán)境中沒有重復(fù)描述這些相似的特征。然而應(yīng)該理解，關(guān)于首次出現(xiàn)的特征的描述適用于后續(xù)描述的相似特征，并且每一個相應(yīng)的描述由此會在沒有這類重復(fù)的情況下被引入其中。
[0046]本發(fā)明的主要目的是提供一種在將頻率最大化的同時使用最少數(shù)量的部件且功耗最小的穩(wěn)定存儲器單元。本發(fā)明的另一目的是提供這些單元的功能陣列。
[0047]雙晶體管三態(tài)隨機(jī)存取存儲器(TTTRAM)包括兩個晶體管，所述兩個晶體被構(gòu)造成存儲一比特的數(shù)據(jù)。TTTRAM具有創(chuàng)新性的部分原因在于TTTRAM的每個單元都可以存儲介于一比特與目前數(shù)量不定的比特之間的數(shù)據(jù)量。這一點(diǎn)是通過使用兩個晶體管來實現(xiàn)的，所述兩個晶體管相互反饋以產(chǎn)生可變的電壓放大或電壓細(xì)分。
[0048]現(xiàn)在將對本發(fā)明的例示實施例進(jìn)行描述?，F(xiàn)在將詳細(xì)參考附圖，并且首先特別參考圖1，圖1示出多狀態(tài)效應(yīng)圖表的第一例示實施例。TTTRAM的多狀態(tài)效應(yīng)不僅允許存儲僅兩種狀態(tài)的二進(jìn)制數(shù)，而是允許存儲多于兩種的狀態(tài)，由此能夠?qū)崿F(xiàn)具有比先前已知技術(shù)更高的密度的隨機(jī)存取存儲器。
[0049]圖2示出根據(jù)一個實施例的TTTRAM。該TTTRAM電路包括兩個晶體管Ql、Q2，兩個電阻器R1、R2，輸入/輸出開關(guān)1/0，以及電壓/電流輸入VCC。電阻器的值取決于應(yīng)用所需要的多狀態(tài)的數(shù)量、以及相關(guān)的速度和功率效率。電阻越高，則速度越慢，所耗費(fèi)的功率越低，并且多狀態(tài)的數(shù)量越少。電阻器的值取決于流過所開關(guān)的晶體管的電流量。雙晶體管三態(tài)隨機(jī)存取存儲器包括一個雙極性P型PNP晶體管Q2，晶體管Q2的發(fā)射極連接至與VCC相連的電阻器R2(上拉電阻器)，晶體管Q2的基極連接至第二雙極性NPN晶體管Ql的集電極，并且PNP晶體管Q2的集電極連接至第二晶體管Ql的基極，所述第二晶體管Ql是NPN晶體管。第二晶體管Ql的集電極連接至第二上拉電阻器Rl C=NPN晶體管Ql的基極連接至PNP晶體管Q2的集電極。輸入/輸出開關(guān)I/O用于訪問存儲器電路，并且輸入/輸出開關(guān)I/O與PNP晶體管Q2的集電極以及NPN晶體管Ql的基極相連接。NPN晶體管Ql的發(fā)射極連接至GND (接地端)/VSS。實質(zhì)上，當(dāng)信號被輸入到I/O線的時候，Ql導(dǎo)通，然后導(dǎo)致Q2導(dǎo)通，然后使得Ql保持導(dǎo)通，由此使得Q2保持導(dǎo)通。
[0050]TTTRAM實現(xiàn)了遠(yuǎn)遠(yuǎn)大于DRAM或SRAM的工作開關(guān)頻率。這一點(diǎn)是通過借助于反饋環(huán)路消除動態(tài)衰減來實現(xiàn)的。由于DRAM需要刷新時間和衰減時間，因此，在標(biāo)準(zhǔn)同質(zhì)結(jié)雙極性晶體管構(gòu)造中，開關(guān)速度遠(yuǎn)遠(yuǎn)優(yōu)于DRAM的開關(guān)速度。在同質(zhì)結(jié)雙極性晶體管構(gòu)造中，SRAM和TTTRAM具有彳_常相似的屬性，然而與SRAM相比，TTTRAM具有更高的寫入時間，其原因在于TTTRAM中的晶體管較少。TTTRAM中具有兩個晶體管，而SRAM具有四個晶體管。當(dāng)以贗晶異質(zhì)結(jié)雙極性晶體管的方式實現(xiàn)TTTRAM的時候，將不會存在來自DRAM或SRAM的競爭。TTTRAM能夠在從諸如400MHz的極低速到諸如500GHz的高速之間的任何速度下工作。反饋環(huán)路可簡單地使TTTRAM成為易失性存儲器。實質(zhì)上，當(dāng)將信號施加于反饋環(huán)路的時候，有一個閾值需要克服，使得一個晶體管導(dǎo)通(這種“導(dǎo)通”狀態(tài)未必是VCC)，由此導(dǎo)致PNP晶體管也被上拉至導(dǎo)通狀態(tài)。然后，PNP晶體管將NPN晶體管保持處于導(dǎo)通狀態(tài)，而這將會保持PNP晶體管處于導(dǎo)通狀態(tài)。
[0051]動態(tài)衰減需要額外的時鐘周期來恢復(fù)半損失(sem1-lost)的存儲器。TTTRAM可以使用贗晶異質(zhì)結(jié)雙極性晶體管來將晶體管的開關(guān)速度最大化，從而產(chǎn)生更高的頻率，和/或它可以使用標(biāo)準(zhǔn)同質(zhì)結(jié)雙極性晶體管來提供低成本、高成功率的存儲器單元。該電路沒有什么復(fù)雜性，由此將IC設(shè)備內(nèi)部的電阻和寄生電容減至最小，從而能夠在制造過程中提供更高的成功率。
[0052]圖3示出根據(jù)一個實施例的TTTRAM集成電路的布局。該布局在基板上以垂直的方式實現(xiàn)雙極性晶體管，以使2D面積最小化。TTTRAM也可以采用與制造大多數(shù)雙極性晶體管的常規(guī)方式相同的方式來制造，即Mesa形式。用于構(gòu)造TTTRAM的垂直結(jié)構(gòu)的工藝需要多個沉積/摻雜周期。實質(zhì)上，該構(gòu)思是將基板沉積在一個表面上，然后用摻雜劑或絕緣材料來轟擊所述基板，由此制造2D面積較小的雙極性晶體管，該雙極性晶體管可以具有允許系統(tǒng)以更高頻率工作的較大面積。
[0053]圖4示出了根據(jù)一個實施例的MUX位寬比特。圖4示出了電路400，該電路示出八個MUX位寬比特。每一個單獨(dú)的TTTRAM比特(圖2)被示出，并且圖示了八個晶體管(由于數(shù)據(jù)寬度)，其中每一個晶體管都是三元存取晶體管(third access transistor)并且與每一個比特的對應(yīng)I/O相連接。圖4顯示了端口 I到8。假設(shè)圖4-7具有8比特的數(shù)據(jù)寬度/位寬。每一個端口連接至相應(yīng)NPN型晶體管的集電極。每一個NPN型晶體管的發(fā)射極連接至每一個對應(yīng)TTTRAM電路lbit_l、lBit_2、lBit_3、lBit_4、lBit_5、lBit_6、lBit_7、lBit_8的I/O端口(如圖2所示)。每一個NPN型晶體管的基極連接至芯片選擇信號(CS)，該芯片選擇信號CS允許對該組TTTRAM進(jìn)行訪問。電路400代表的是8位存儲器。
[0054]圖5示出了根據(jù)一個實施例的MUX位寬比特組。圖5示出電路500，該電路500示出與更多存取晶體管連接的、且數(shù)量與數(shù)據(jù)寬度相同的MUX位寬比特，所述存取晶體管具有CSTTTRAM比特，所述CS TTTRAM比特用于選擇MUX并且使所述MUX向特定的MUX位寬比特組開放。每一比特組具有相連接的多條數(shù)據(jù)線，這是因為:由于每一個單獨(dú)的MUX位寬比特組都具有自己的CS，因此只有一個MUX位寬比特組會受到影響。
[0055]圖5顯示了端口 I到8。這些端口 I到8中的每一個端口連接至具有對應(yīng)相同編號的端口 I到8。每一個NPN型晶體管的發(fā)射極連接至相應(yīng)MUX位寬比特組505、510、515、520、525、530、535、540的對應(yīng)電路400(如圖4所示)的CS端口。每一個NPN型晶體管的基極連接至芯片選擇器545，所述芯片選擇器545是單個TTTRAM比特(圖2)，但是GND/VSS的定義被去除、并且改為連接至每一個NPN晶體管的基極，而圖2中的I/O是電路500的CS。
[0056]在圖5 中，每一個 MUX 位寬比特組 505、510、515、520、525、530、535、540包括 MUX 位寬比特電路400 JTTRAM電路545不用于存儲。電路545用于保持每一個組的基極處于開放狀態(tài)，以便選擇特定的比特組。電路545作為芯片選擇器來工作，用于選擇哪個比特組實際處于“啟用狀態(tài)”并且能被訪問。電路500代表的是64位存儲器。
[0057]圖6示出了根據(jù)一個實施例的MUX位寬比特組的組。MUX位寬比特組的組具有與圖5所示相同的基本設(shè)置，但并不是由MUX位寬比特構(gòu)成，而是由數(shù)量與數(shù)據(jù)寬度相同的MUX位寬比特組構(gòu)成。
[0058]圖6顯示了端口 I到8。這些端口 I到8中的每一個端口連接至具有對應(yīng)相同編號的端口 I到8。圖6顯示了端口 OI到08。這些端口 OI到08中的每一個端口連接至具有對應(yīng)相同編號的端口 01到08。每一個NPN型晶體管的發(fā)射極連接至相應(yīng)MUX位寬比特組的組605、610、615、620、625、630、635、640的對應(yīng)電路500(如圖5所示)的CS端口。每一個NPN型晶體管的基極連接至芯片選擇器645，所述芯片選擇器645是單個TTTRAM比特(圖2)，但是GND/VSS的定義被去除、并且改為連接至每一個NPN型晶體管的基極，而圖2中的I/O是電路600的CS。
[0059]在圖6 中，每一個 MUX 位寬比特組的組605、610、615、620、625、630、635、640 包括 MUX位寬比特組電路500 JTTRAM電路645不用于存儲。電路645用于保持每一個組的基極處于開放狀態(tài)，以便選擇特定的比特組。電路645作為芯片選擇器工作，用于選擇哪個比特組實際處于“啟用狀態(tài)”并且能被訪問。電路600代表的是512位存儲器。
[0060]圖7示出了根據(jù)一個實施例的MUX位寬比特組的組的組。MUX位寬比特組的組的組具有與圖5所示相同的基本設(shè)置，但并不是由MUX位寬比特構(gòu)成，而是由數(shù)量與數(shù)據(jù)寬度相等的多個MUX位寬比特組的組構(gòu)成。
[0061 ] 圖7顯示了端口 I到8。這些端口 I到8中的每一個端口連接至具有對應(yīng)相同編號的端口 I到8。圖7顯示了端口 OI到08。這些端口 OI到08中的每一個端口連接至具有對應(yīng)相同編號的端口 OI到08。圖7顯示了端口 001到008。這些端口 001到008中的每一個端口連接至具有對應(yīng)相同編號的端口 001到008。每一個NPN型晶體管的發(fā)射極連接至相應(yīng)MUX位寬比特組的組的組705、710、715、720、725、730、735、740的對應(yīng)電路600(如圖6所示)的CS端口。每一個NPN型晶體管的基極連接至芯片選擇器745，所述芯片選擇器745是單個TTTRAM比特(圖2)，但是GND/VSS的定義被去除、并且改為連接至每一個NPN型晶體管的基極，而圖2中的I/O是電路700的CS。
[0062]在圖7中，每一個MUX位寬比特組的組的組705、710、715、720、725、730、735、740包括MUX位寬比特組的組電路600 JTTRAM電路745不用于存儲。電路745用于保持每一個組的基極處于開放狀態(tài)，以便選擇特定的比特組。電路745作為芯片選擇器工作，用于選擇哪個比特組實際處于“啟用狀態(tài)”且能被訪問。電路700代表的是4096位存儲器。
[0063]圖4-7中的TTTRAM需要一個存取晶體管來同時存取多個單元。“MUX”電路可用于存取指定的位寬，由此允許存取多個碼字。TTTRAM的基本單元在允許存取多個存儲器單元的高速M(fèi)UX中使用。
[0064]圖4-7的架構(gòu)示出了指數(shù)型多路復(fù)用器配置。在圖4-7中，比特的數(shù)量表示如下:圖4-81;圖5-82;圖6-83;圖7-84。該架構(gòu)可被擴(kuò)展，例如擴(kuò)展成85、86、……、8n，以提供期望數(shù)量的存儲比特。然而，數(shù)據(jù)寬度/位寬不僅僅局限于8比特，而是可以更大或更小，例如4、16、32、……、k，以提供期望的位寬。例如，也可提供4n、16n、……、kn個比特。
[0065]圖8示出了根據(jù)一個實施例的單存儲體TTTRAM構(gòu)造。圖8包括元件805和元件810，其中元件805可以是中央處理單元(CPU)、微控制器(M⑶)或數(shù)字信號處理器(DSP)，元件810可以是TTTRAM存儲體。TTTRAM可以采用多種構(gòu)造方式來設(shè)置，單存儲體構(gòu)造只使用一半的可用時鐘周期，這可以允許MCU 805通過相同的I/O來與非易失存儲器或其他外設(shè)進(jìn)行通
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[0066]圖9示出了根據(jù)一個實施例的多存儲體構(gòu)造。圖9包括元件905，其中元件905可以是中央處理單元(CPU)、微控制器(MCU)或數(shù)字信號處理器(DSP)。圖9的多存儲體構(gòu)造包括通過相同I/O線進(jìn)行通信的兩個或更多TTTRAM存儲體910、915。這一點(diǎn)是通過使用反轉(zhuǎn)器920反轉(zhuǎn)CLK信號(CS)來實現(xiàn)的，從而在該信號轉(zhuǎn)至低電平時，另一個信號會轉(zhuǎn)至高電平，不會浪費(fèi)所述半個時鐘周期。
[0067]圖10示出了根據(jù)一個實施例的TTTRAM比特寫入。為了寫入TTTRAM的比特，在I/O趨近于VCC的時候?qū)懭搿癐”，并且在I/O趨近于VSS的時候?qū)懭搿癘”。如果不需要寫入TTTRAM比特，那么可以僅僅保持該線處于浮置。
[0068]圖11示出了根據(jù)一個實施例的根據(jù)多狀態(tài)效應(yīng)的TTTRAM寫入。在根據(jù)圖1所示的多狀態(tài)效應(yīng)而寫入TTTRAM的時候，僅僅需要對I/O線施加脈沖“I”、然后“浮置”、然后“I”、然后“浮置”、并依此類推，以便輸出除了O或I以外的多種狀態(tài)。如圖1所示，η是該處理發(fā)生的次數(shù)，并且由此也是電壓細(xì)分的次數(shù)。要想復(fù)位回到0，必須對I/O線施加脈沖“O”。
[0069]為了讀取TTTRAM的比特，必須在I/O線上設(shè)置小電阻，以保持比特狀態(tài)。一旦存在電阻，那么如果使用如圖1所示的多狀態(tài)方法，可使用A/D轉(zhuǎn)換器。作為替換，也可以使用簡單的數(shù)字I/O。
[0070]如上所述，圖4-7示出了TTTRAM復(fù)用架構(gòu)的示例。
[0071]圖12示出可行性架構(gòu)之中的一種架構(gòu)的更佳視圖。這種架構(gòu)使用了圖4-7所描述的指數(shù)型MUX。這種架構(gòu)是一種用于減少M(fèi)UX電路所需要的晶體管的數(shù)量的方法。該流程圖示出了如何從CPU/MPU/MCU/DSP訪問每一個TTTRAM比特。TTTRAM并不僅僅局限于這一種架構(gòu)，而是能夠以制造商所能想到的其他各種方案來實施。
[0072]圖13是圖12的另一種表不ο圖13也僅僅是圖12的一種簡化視圖。圖13并不是顯不MUX管理的組成，而僅僅是以最基本的可能形式顯示了如何將TTTRAM與MCU/MPU/CPU/DSP互連。
[0073]回到圖4，圖4示出一個電路，該電路是一個位寬比特的大小，在本示例中是8比特。從邏輯上講，每一 “級”是由位寬比特構(gòu)成，并且每一“級”連接至芯片選擇線以便單獨(dú)訪問每一個比特。如圖5所示，下一級包含了數(shù)量與數(shù)據(jù)寬度相等的圖4所示位寬比特，同時每一個CS連接至一晶體管，所述晶體管的基極與其他每一個晶體管的基極相連接。在這種基本連接中，一個小的TTTRAM( TTL)比特被用于啟用和禁用該比特陣列。結(jié)果，總的比特數(shù)量提高了一次冪，即2次冪;現(xiàn)在，對于八比特數(shù)據(jù)寬度的情形來說，有64比特的TTTRAM可以用于存儲信息。該處理持續(xù)進(jìn)行，并且這些組會隨著更多的級的添加而變得越來越大。但是對于這些級中的每一級來說，必須具有一個充當(dāng)門鎖的存儲比特，以保持“路徑開放”，以便訪問下一級別，并且最終到達(dá)I/O。所有這些信號都連接至圖14所示的信號橋，所述信號橋確定哪個組正被啟用寫入。在圖17中，一個簡單的D觸發(fā)器排序計數(shù)器連接至所述信號橋，以選擇每一階段。同時，使用與(AND)門來確定該計數(shù)器正針對的是哪一級，以將數(shù)據(jù)僅僅輸出至一特定級別。
[0074]圖15示出了根據(jù)一個實施例的用于移至下一階段的信號輸入。在圖12中，描述了用于移動到MUX陣列中的下一 “階段”的信號輸入CTR，即計數(shù)器。所述計數(shù)器是用于確定當(dāng)前數(shù)量的D觸發(fā)器(圖17)，并且具有與門。為了選擇一個存儲位置，可以只將一條I/O寫為高電平，剩余線寫為低電平，由此允許選擇每一個流水級比特。在最后一級，即本范例中的第四級，這些比特能被直接訪問，并且能被寫入或讀取。在圖17中，CS被用于選擇芯片為啟用或禁用。
[0075]圖16示出根據(jù)一個實施例的用于晶體管計數(shù)的等式。Dw是總線的數(shù)據(jù)寬度，Dw與每一個MUX位寬比特的比特數(shù)量相關(guān)，D是每一 IC單元上的晶片區(qū)域的直徑，所述晶片區(qū)域是被設(shè)置用于計算比特數(shù)量的各部件所適合裝配(fit)的區(qū)域,T1規(guī)定所使用的晶體管技術(shù)的晶體管長度，Tw是所述晶體管技術(shù)的寬度，以及Flp是構(gòu)成用于控制MUX橋的特定高速觸發(fā)器的晶體管數(shù)量。該等式是根據(jù)在圓(circle)內(nèi)適合裝配的晶體管數(shù)量推導(dǎo)而來的，所述晶體管數(shù)量便是控制MUX所必需的晶體管數(shù)量，然而由于不可能存在半個控制晶體管，因此必需對該數(shù)量取整，由此將會執(zhí)行取模運(yùn)算。由于這種設(shè)置的構(gòu)造是基于指數(shù)的MUX，因此總和用于對每一級實際需要的晶體管數(shù)量進(jìn)行計數(shù)。數(shù)量與數(shù)據(jù)寬度相等的晶體管被用作保護(hù)措施，以防止意外的比特寫入。
[0076]圖17示出了根據(jù)一個實施例的圖12中的TTTRAM的內(nèi)部架構(gòu)。I/OO位寬信號被用于讀取和寫入RAM的每一級或每一比特。CS是芯片選擇，用于選擇該芯片是否正被啟用寫入或讀取。CTR是用于計數(shù)的信號，以前往MUX電路的下一個指數(shù)級。1755、1750、1745和1740是數(shù)字與門，而1735、1730、1725和1720是數(shù)字反轉(zhuǎn)器，所述數(shù)字與門和所述數(shù)字反轉(zhuǎn)器兩者的組合用于確定在哪一周期所述計數(shù)器(1715、1710:D觸發(fā)計數(shù)器)開啟，以允許選擇橋1760(圖14)確定選擇從圖7開始、至圖4結(jié)束之中的哪個組。
[0077]應(yīng)該指出的是，本發(fā)明的處理和系統(tǒng)的各個單獨(dú)的特征在這里的一個例示實施例中即可被描述。與這里關(guān)于單個例示實施例的描有關(guān)的具體選擇不應(yīng)被視為是該特征只適用于對其進(jìn)行描述的實施例的限制。這里描述的所有特征都等同地與在這里描述以及采用了任何組合、分組或布置的其他任何或所有例示實施例相適合，并且可以作為其補(bǔ)充或與之交換。特別地，在這里使用了單數(shù)參考數(shù)字來圖示、定義或描述特定的特征，但這并不意味著該特征不能關(guān)聯(lián)或等同于與別的附圖或描述中的別的特征。更進(jìn)一步，如果在附圖中使用了兩個或更多的參考數(shù)字，那么不應(yīng)將其解釋成是僅僅局限于這些實施例或特征，并且這些參考數(shù)字同樣適用于相似的特征，或者沒有使用參考數(shù)字，抑或是省略了別的參考數(shù)字。
[0078]在這里和/或后續(xù)權(quán)利要求中使用了短語“A和B中的至少一個”，其中A和B是用于指示特定對象或?qū)傩缘淖兞俊Ｔ谑褂眠@個短語的時候，該短語的目的是并且由此被定義成是選擇A或B或者同時選擇A和B，這一點(diǎn)與短語“和/或”相類似。如果在此類短語中存在兩個以上的變量，那么該短語由此應(yīng)被定義成包含了這些變量中的僅僅一個變量，這些變量中的任一變量，任何變量的任何組合以及所有這些變量。
[0079]以上的描述和附圖圖示了本發(fā)明的原理、例示實施例和工作模式。然而，本發(fā)明不應(yīng)被解釋成僅限于如上所述的具體實施例。本領(lǐng)域技術(shù)人員將會預(yù)料到上述實施例的附加變化，并且上述實施例應(yīng)被視為說明性而不是限制性的。相應(yīng)地，應(yīng)該了解的是，在不脫離后續(xù)權(quán)利要求所限定的本發(fā)明的范圍的情況下，本領(lǐng)域技術(shù)人員是可以改變這些實施例的。
【主權(quán)項】
1.一種雙晶體管三態(tài)隨機(jī)存取存儲器(TTTRAM)電路，包括: 電壓/電流輸入； 輸入/輸出開關(guān)； 第一晶體管，具有: 第一發(fā)射極； 與所述輸入/輸出開關(guān)相連接的第一集電極；以及 第一基極； 與所述第一發(fā)射極和所述電壓/電流輸入相連接的第一上拉電阻器； 第二晶體管，具有: 與接地端相連接的第二發(fā)射級； 第二集電極；以及 與所述輸入/輸出開關(guān)相連接的第二基極；以及 與所述第一基極、所述第二集電極以及所述電壓/電流輸入相連接的第二上拉電阻器。2.根據(jù)權(quán)利要求1所述的雙晶體管三態(tài)隨機(jī)存取存儲器電路，其中所述第一上拉電阻器和所述第二上拉電阻器的值取決于應(yīng)用的多狀態(tài)的數(shù)量。3.根據(jù)權(quán)利要求2所述的雙晶體管三態(tài)隨機(jī)存取存儲器電路，其中電阻值的增大提供較慢的速度。4.根據(jù)權(quán)利要求2所述的雙晶體管三態(tài)隨機(jī)存取存儲器電路，其中功耗的降低提供較少的多狀態(tài)。5.根據(jù)權(quán)利要求1所述的雙晶體管三態(tài)隨機(jī)存取存儲器電路，其中所述第一晶體管是PNP晶體管。6.根據(jù)權(quán)利要求1所述的雙晶體管三態(tài)隨機(jī)存取存儲器電路，其中所述第二晶體管是NPN晶體管。7.根據(jù)權(quán)利要求1所述的雙晶體管三態(tài)隨機(jī)存取存儲器電路，其中所述輸入/輸出開關(guān)被用于訪問所述雙晶體管三態(tài)隨機(jī)存取存儲器電路。8.根據(jù)權(quán)利要求1所述的雙晶體管三態(tài)隨機(jī)存取存儲器電路，其中所述第一晶體管和所述第二晶體管是在基板上以垂直方式實現(xiàn)的。9.根據(jù)權(quán)利要求1所述的雙晶體管三態(tài)隨機(jī)存取存儲器電路，其中所述第一晶體管和所述第二晶體管是在基板上以Mesa方式實現(xiàn)的。10.根據(jù)權(quán)利要求1所述的雙晶體管三態(tài)隨機(jī)存取存儲器電路，其中每一個雙晶體管三態(tài)隨機(jī)存取存儲器電路表示I比特。11.根據(jù)權(quán)利要求1O所述的雙晶體管三態(tài)隨機(jī)存取存儲器電路，其中多個雙晶體管三態(tài)隨機(jī)存取存儲器電路包括比特陣列。
【文檔編號】G11C11/411GK105849808SQ201480063353
【公開日】2016年8月10日
【申請日】2014年9月30日
【發(fā)明人】S·P·曹尤西斯
【申請人】蘭格爾-曹尤西斯技術(shù)有限責(zé)任公司