閘流晶體管隨機存取存儲器中的功率減小的制作方法
【專利摘要】本發(fā)明公開了一種使用垂直閘流晶體管的易失性存儲器陣列，同時公開了減少這種陣列中功耗的方法。
【專利說明】
閘流晶體管隨機存取存儲器中的功率減小[0001]相關申請的交叉引用[0002]本專利申請涉及同一日期提交的題為“Thyristor Volatile Random Access Memory and Methods of Manufacture”的美國專利申請N0.14/841140、同一日期提交的題 為“Methods of Reading and Writing Data in a Thyristor Random Access Memory”的 美國專利申請No ? 14/841521、同一日期提交的題為“Methods of Retaining and Refreshing Data in a Thyristor Random Access Memory” 的美國專利申請No ? 14/ 841578;所有這些申請都要求享有于2015年6月29日提交的題為“High-Density Volatile RAMs,Method of Operat1n and Manufacture Thereof” 的美國臨時專利申請N0.62/ 186336的優(yōu)先權，并且是2015年1月6日提交的題為“Cross-Coupled Thyristor SRAM Circuits and Methods of Operat1n”的美國申請N0.14/590834的部分延續(xù)案，其要求享 有2014年9月25日提交的美國臨時專利申請N0.62/055582的優(yōu)先權；出于所有目的通過引 用的方式將所有申請并入本文中。
【背景技術】
[0003]本發(fā)明涉及集成電路器件，并且具體而言，涉及通常被稱為動態(tài)隨機存取存儲器 (DRAM)的易失性隨機存取存儲器。
[0004] DRAM是一種類型的隨機存取存儲器集成電路，在最常用的商業(yè)實施方式中，其在耦合到集成電路內的晶體管的獨立電容器中存儲數(shù)據(jù)的每個位。電容器可以被充電或放電。充電或放電的狀態(tài)被解釋為位的值，即“〇”和“1”。在過去30年間，一個晶體管一個電容器的單元已經是DRAM器件中使用的最商用的存儲器單元。光刻縮放和增大工藝復雜性已經實現(xiàn)了大約每三年將DRAM中的存儲器的位數(shù)翻四倍，然而，個體存儲器單元現(xiàn)在非常小，維持每個單元的電容并減小電荷泄漏是阻礙尺寸進一步減小的主要問題。
[0005]響應于這些挑戰(zhàn)和其它問題，已經提出了替代的DRAM存儲器單元架構。一種這樣的方法被稱為浮體DRAMWBDRAMhFBDRAM是構建于絕緣體上硅(S0I)上的單個M0SFET (Okhonin，Int ? SOI Conf ?，2001)或構建于具有掩埋N植入物的三阱中(Ranica，VLSI TeChn〇l〇gy，2004)。晶體管的主體形成了抵靠絕緣襯底的電容器。該技術尚未解決其數(shù)據(jù)保持問題，尤其是在縮小的尺寸上。
[0006]新DRAM架構的另一種方法基于PNPN閘流晶體管的負差分電阻行為。在這些設計中，使用了有源或無源柵極。例如，美國專利6462359中描述的薄電容耦合閘流晶體管使用了 S0I襯底上的橫向PNPN閘流晶體管，其中耦合柵極用于提高開關速度。令人遺憾的是，該設計的橫向外觀連同其對柵極的需求，導致存儲器單元顯著大于常規(guī)的一個晶體管一個電容器的DRAM單元結構。
[0007]Liang在美國專利9013918中描述了PNPN閘流晶體管單元，其構造于硅襯底頂部并工作于正向和反向擊穿區(qū)，以向單元中寫入數(shù)據(jù)。令人遺憾的是，在標準CMOS工藝的后端使用外延或CVD半導體層增加了熱循環(huán)和蝕刻步驟，這能夠降低較早形成于同一襯底上的其它器件的性能和產率。此外，工作于擊穿機制中的PNPN器件在工藝控制和功耗方面提出了挑戰(zhàn)。
[0008]需要比常規(guī)的一個晶體管一個電容器小的DRAM存儲器單元，其容易在20nm設計規(guī)則以下縮放，與標準的體硅處理兼容，并消耗更少的靜態(tài)和動態(tài)功率。
【發(fā)明內容】

[0009]本發(fā)明提供了一種適于動態(tài)隨機存取存儲器的實施方式的易失性存儲器陣列，其中垂直PNPN閘流晶體管形成在體硅襯底中并通過一個方向上的絕緣材料的淺溝槽和垂直方向上的絕緣材料的較深溝槽而彼此隔離。存儲器單元陣列被布置成交叉點網格并由金屬導體和掩埋重摻雜層來互連。
[0010]在一個實施例中，存儲器陣列包括行線和列線，并且每個閘流晶體管具有連接到行線之一的陽極和耦合到列線的陰極。襯底優(yōu)選為P導電類型，具有在第一方向上延伸的N 導電類型掩埋層，以提供列線和閘流晶體管的耦合到該列線的陰極。掩埋層上的交替的P導電類型和N導電類型層提供了閘流晶體管的基極，上方P導電類型層提供了閘流晶體管的陽極。在與第一方向正交的第二方向上延伸的耦合到閘流晶體管的陽極的導電層提供了行線。如果希望的話，在絕緣材料中形成柵極，以提供NM0S和PM0S晶體管，用于改善開關速度。
[0011]—種制造陣列的方法包括向P導電類型半導體襯底中引入N導電類型摻雜劑以提供掩埋層的步驟，以為垂直閘流晶體管形成列線和陰極。然后在掩埋層上形成P導電類型外延層。然后蝕刻去除了所有的外延層和掩埋層以暴露襯底的部分，以形成平行的深溝槽，然后利用諸如二氧化硅的絕緣材料填充深溝槽。然后再次蝕刻外延層以形成垂直于深溝槽的較淺溝槽。在利用絕緣材料填充淺溝槽之后，對閘流晶體管的基極和陽極摻雜，并且形成期望的電接觸部和連接器。
[0012]—種操作存儲器陣列以將選定的閘流晶體管編程為“導通”的方法包括如下步驟: 向與選定閘流晶體管連接的行線施加正電勢，并向與選定閘流晶體管連接的列線施加較低電勢，其中正電勢與較低電勢之間的差大于導通閘流晶體管所需的電勢差。所有未選定的線被施加的電勢不足以改變任何其它閘流晶體管的狀態(tài)。為了關斷選定的閘流晶體管，向行線施加低電勢，并向列線施加足以將其關斷的正電勢。所有未選定的線被施加的電勢不足以改變任何其它閘流晶體管的狀態(tài)。
[0013]在向行線施加正電勢并向列線施加較低電勢的情況下讀取選定的閘流晶體管。正電勢與較低電勢之間的差在選定的閘流晶體管被編程為導通的情況下足以將列線拉到更高電勢，但在選定的閘流晶體管被編程為關斷的情況下不足以使閘流晶體管將列線拉到更高電勢。施加于未選定行和列線的電勢不足以改變其數(shù)據(jù)。將行線和列線上的電勢維持在足以使導通的閘流晶體管繼續(xù)導通，但不足以將關斷的閘流晶體管導通，這保持了陣列中存儲的數(shù)據(jù)。
[0014]還提供了一種用于減小要被存取以進行操作的行線中的電流的技術。耦合到行線的存儲器單元被分成組，并且用于在存儲器單元上執(zhí)行操作的列線是通過每次僅向一組施加該操作所必需的電勢來實施的。所有其它列線維持在較低電勢。然后執(zhí)行操作，并選擇下一組。
[0015]—種用于刷新存儲器陣列的方法由如下操作構成:將陣列分成扇區(qū)，并且通過例如提供刷新線，以通過僅將扇區(qū)中要刷新的那些行線可切換地連接到刷新線來向扇區(qū)施加電流或電壓脈沖，從而逐個扇區(qū)地對其刷新。
[0016]因為導通的閘流晶體管會耗電，所以可以通過使用校驗位更密切地平衡導通和關斷的閘流晶體管存儲器單元的數(shù)量來控制陣列中的功耗。例如，兩個校驗位能夠為存儲的字定義四種狀態(tài)，它們代表不改變存儲的字、反轉存儲的字的前四位、反轉存儲的字的后四位、以及反轉存儲的字的所有位。該方法允許存儲的字平均具有大約相同數(shù)量的導通和關斷閘流晶體管。
[0017]在考慮以下【具體實施方式】和附圖時，本發(fā)明的其它目的、特征和優(yōu)點將變得顯而易見，在所有附圖中，相似附圖標記表示相似特征。【附圖說明】
[0018]圖1A是單個閘流晶體管存儲器單元的電路圖。
[0019]圖1B是本文圖中使用的等效電路圖。
[0020]圖2A是2X2存儲器單元陣列的電路圖。[〇〇21]圖2B是顯示在集成電路中實施的2X2存儲器單元陣列的拓撲結構的布局圖。 [〇〇22]圖3A-9A是示出用于制造圖1的存儲器單元的過程的截面圖，顯示了沿來自圖2B的線A?A’的截面。[〇〇23]圖3B-9B是示出用于制造圖1的存儲器單元的過程的截面圖，顯示了沿來自圖2B的線B?B’的截面。[〇〇24]圖10是示出圖3-9的過程的替代過程的流程圖。
[0025]圖11A和11B是示出在向選定的存儲器單元中寫入“0”時施加于存儲器單元陣列的電勢的示圖。
[0026]圖12是示出在向選定的存儲器單元中寫入“1”時施加于存儲器單元陣列的電勢的示圖。
[0027]圖13A和13B是示出在讀取選定的存儲器單元時施加于存儲器單元陣列的電勢的示圖。
[0028]圖14是示出為保持存儲器單元中存儲的數(shù)據(jù)而施加于存儲器單元陣列的電勢的示圖。
[0029]圖15A-15B示出了閘流晶體管存儲器單元，在與閘流晶體管相鄰的溝槽中具有 NM0S側壁柵極；圖15A顯示單元的橫向截面圖，并且圖15B顯示單元的縱向截面圖。[0030 ]圖16是示出使用圖15A-B所示的柵極的單元陣列的電路圖。
[0031]圖17A-17B示出了閘流晶體管存儲器單元，在與閘流晶體管相鄰的溝槽中具有 PM0S側壁柵極；圖17A顯示單元的橫向截面圖，并且圖17B顯示單元的縱向截面圖。[0032 ]圖18是示出使用圖17A-B所示的柵極的單元陣列的電路圖。[0〇33]圖19A-19B示出了滾動字線存取以減少行電流的方法；圖19A顯示該方法的一個步驟，其中選擇第一組用于存取，并且圖19B顯示下一步驟，其中選擇第二組用于存取。
[0034]圖20是示出刷新存儲器法扇區(qū)中存儲的數(shù)據(jù)的方法的電路圖。
[0035]圖21是示出使用虛設位線來感測存儲器單元的方法的電路圖?！揪唧w實施方式】
[0036] 1、個體存儲器單元
[0037]本發(fā)明提供了一種基于閘流晶體管的存儲器單元、制造單元的方法，以及操作這種單元的陣列的方法。存儲器單元在用于動態(tài)隨機存取存儲器(DRAM)集成電路以及嵌入了 DRAM存儲器的電路中時特別有用。圖1A是耦合在陽極存取線(AL)與陰極存取線(KL)之間的閘流晶體管的電路圖。閘流晶體管由兩個交叉親合的雙極晶體管10和12構成。PNP晶體管10 的發(fā)射極耦合到陽極存取線，而NPN晶體管12的發(fā)射極耦合到陰極存取線。如所示，兩個晶體管的集電極和基極耦合在一起。圖1B是顯示使用常規(guī)符號的閘流晶體管15的等效電路圖。在以下后續(xù)的圖中使用該符號。
[0038]圖2A示出了耦合成網格圖案以形成存儲器陣列的四個閘流晶體管15a、15b、15c和 15d的陣列。閘流晶體管15a和15b連接到同一行線AL 1，但連接到不同的列線KL 1和KL 2。 類似地，閘流晶體管15c和15d連接到同一行線AL2,但連接到不同的列線KL1和KL2。[〇〇39]圖2B是示出圖2A中示為集成電路的電路的布局的布局圖。四個閘流晶體管為垂直閘流晶體管，在布局的角部具有陽極20。深二氧化硅溝槽22將左側的閘流晶體管與右側那些隔離開，而淺溝槽21將上方閘流晶體管與下方那些隔離開。下面更詳細地顯示這些溝槽。 導電線24提供用于存儲器陣列的行線，并且耦合到閘流晶體管的陽極。類似的行線(未示出)延伸跨越行線24上方的行中的閘流晶體管的陽極。該圖還顯示在以下后續(xù)的圖中使用的截面A?A ’和B?B ’的位置。
[0040] 2、制造過程[〇〇41]圖3A和3B是用于描述用于制造圖2B的頂視圖中所示的結構的過程的開始的圖示。 在該過程的第一步中，利用例如砷的N導電類型摻雜劑將P導電類型硅襯底30的選定區(qū)域摻雜到從IX 1019到5X102()的范圍的濃度。半導體襯底層30可以包括單晶半導體材料，例如硅或硅鍺合金。通過公知的半導體制造技術(例如，離子注入)引入N導電類型摻雜劑32,其如所示的延伸到襯底30中達200nm?500nm的深度。因為整個單元陣列區(qū)域對該掩埋N型摻雜是開放的，所以在圖3A和3B的兩幅截面圖之間沒有差異。[〇〇42]接下來，如圖4A和4B所示，還使用公知的半導體制造工藝技術在下方結構的頂部形成厚度介于大約300nm與500nm之間的外延娃層35。外延層35可以是本征的，或原位摻雜成P導電類型。[〇〇43]圖5A和5B示出了該過程的下一個步驟。首先，跨半導體結構的上表面生長或沉積薄二氧化硅(焊盤)層36。在層36的頂部，使用公知的工藝技術形成氮化硅層38。使用掩模 (未示出)，穿過氮化硅層38和焊盤氧化物層36蝕刻開口以暴露外延層35的上表面，上表面處要形成深溝槽39。在去除或不去除光致抗蝕劑的情況下使用圖案化焊盤作為硬掩模，然后執(zhí)行反應離子蝕刻(RIE)步驟，以蝕刻延伸通過存儲器單元區(qū)域的深溝槽39,例如如圖2B 的頂視圖所示。這些深溝槽穿過上方的層向下延伸到襯底30。注意，深溝槽彼此平行，并且因而未出現(xiàn)在圖5B中所示的截面中。[〇〇44]如圖6A接下來所示，用諸如二氧化硅42的絕緣材料填充深溝槽39。這是通過首先在溝槽的側壁和底部的暴露的硅表面上生長薄襯墊氧化物來實現(xiàn)的。然后，例如，使用高密度等離子體(HDP)增強化學氣相沉積(CVD)，用二氧化硅將溝槽填充到適當厚度，通常在結構的上表面上方延伸。接下來，使用利用高選擇性研磨液的公知化學機械拋光(CMP)對表面進行平面化，并去除向下到達焊盤氮化物的過多的溝槽氧化物。然后，如圖6B所示，執(zhí)行另一掩模步驟并且蝕刻較淺溝槽40。需注意，較淺溝槽的深度延伸至N導電類型外延層32,而不向下延伸至P型襯底。
[0045]接下來，如圖7B所示，通過與上文所述相同的方式，使較淺溝槽氧化，然后用二氧化硅45填充溝槽。在用二氧化硅填充溝槽并通過CMP使溝槽平面化之后，再次使用常規(guī)的濕法或干法蝕刻來蝕刻掉二氧化硅和氮化硅的上層。[〇〇46] 圖8A和8B示出了過程的后續(xù)步驟。使用離子注入步驟將P導電類型52和N導電類型 54雜質引入半導體的上表面中，創(chuàng)建PNPN閘流晶體管結構。N導電類型雜質優(yōu)選為砷，而P導電類型雜質優(yōu)選為硼，例如二氟化硼。在形成區(qū)域52之后，諸如鈦、鈷或鎳等難熔金屬被沉積到上表面上。然后執(zhí)行快速熱退火(RTP)以在諸如區(qū)域50等半導體區(qū)域中創(chuàng)建導電金屬硅化物，以提供與閘流晶體管的陽極50的歐姆接觸。然后通過濕法蝕刻去除未反應的金屬。 掩埋N型區(qū)域32提供陰極連接。[〇〇47]圖8B中還示出了提供將一行的閘流晶體管的陽極連接在一起的行線的導電線58。 使用公知的半導體制造技術形成可以是金屬、金屬硅化物或摻雜多晶硅的這些導體。為了簡單起見，僅在圖8B中示出了行線導體，并且在本文后續(xù)附圖中未示出行線導體。[〇〇48]圖9A和9B示出了用于陽極結構56的替代的實施例。如所示，可以使用提高的源極/ 漏極技術，通過在結構的上表面上選擇性外延生長硅來形成陽極?？梢栽换蚴褂醚谀：妥⑷氩襟E對P型區(qū)域52進行摻雜。根據(jù)前述實施例，可以使用難熔金屬和退火步驟形成陽極電極。提高的源極/漏極技術提供了允許較淺溝槽的優(yōu)點，不過仍然能夠實現(xiàn)分別用于N和P 區(qū)域54和35的額外空間。
[0049]圖10是示出用于制造垂直閘流晶體管的替代實施例的流程圖。上文所述用于制造垂直閘流晶體管的方法的一個可能缺點在于，注入的P型基極和N型基極區(qū)域(圖8中的區(qū)域 52和54)可能由于較高能量注入離子散射和溝道穿通而具有峰值濃度和厚度極限。圖10示出了用于實現(xiàn)可能更符合期望的基極摻雜分布曲線，同時維持平面硅表面的替代過程。
[0050]過程開始于步驟60—一掩埋層N型注入一一如關于圖3所述。然后在步驟61中，如圖4所示，跨上表面生長期望厚度(例如80nm-130nm)的外延硅。接下來在步驟62中，利用光致抗蝕劑或其它材料對集成電路的周邊區(qū)域進行掩蔽。然后在步驟65中，用適當?shù)膿诫s劑注入P型基極區(qū)域(圖5中的區(qū)域35)。然后從晶片去除掩模材料(步驟66)，并且然后跨晶片的上表面生長期望厚度(例如120nm-200nm)的另一個外延層，并將該外延層摻雜為N型以形成N型基極區(qū)域。最后，替代過程返回到如以上圖5-8中所述的溝槽隔離區(qū)域的形成。[〇〇5113、存儲器單元陣列的操作
[0052]圖11A示出了使用上文描述的閘流晶體管的存儲器單元的較大陣列的一部分。該圖將允許解釋操作任意尺寸的存儲器陣列以讀取、寫入、刷新和通過其它方式操作存儲陣列的方法。盡管示出了3X3陣列，但應當注意，本發(fā)明不限于任何特定數(shù)量的陽極和陰極存取線或存儲器單元。在該示例性存儲器陣列中，個體存儲器單元72均被連接到陽極線AL和陰極線KL。例如，存儲器單元72kn連接到陽極線ALk和陰極線KLn。
[0053]在圖11A中以及在后續(xù)各圖中，用于存儲器陣列操作的“選定的”存儲器單元是中心單元72加。關于圖11A描述的操作的目的是向選定的單元寫入一位的數(shù)據(jù)(邏輯“0”)而不妨礙其它存儲器單元的內容。出于例示的目的，在圖中針對每個單元示出了在陣列的其它單元中存儲的樣本數(shù)據(jù)。例如，單元72im為存儲“0”的“導通”，而單元72kn為存儲“1”的“關斷”。
[0054]圖11中的每個陽極線和陰極線顯示了施加于該線以實施期望的操作一一向單元 72jm寫入邏輯狀態(tài)“0”(閘流晶體管“導通”)的電壓。應當注意，這里描述的電壓范圍僅僅出于例示的目的，因為特定實施方式中使用的精確電壓取決于實際的幾何設計，并且還取決于用于滿足目標產品規(guī)格的精確摻雜濃度。此外，只要陽極線與陰極線之間的電壓差保持相同，就可以向上或向下移動每個電壓電平。[〇〇55]為了寫入“0”，將未選定的陽極線ALi和ALk保持在大約1.8-2.1伏的電勢，而將選定的陽極線ALj提高到2.4-3伏。將未選定的陰極線KL1和KLn保持在1.2-1.5伏，而將選定的陰極線KLm下拉到地電勢。這些電勢的效果是跨選定的閘流晶體管72jm的陽極和陰極施加 2.4-3伏的電勢，該電勢足以將閘流晶體管72 jm導通，代表“0”狀態(tài)。未選定的AL和未選定的 KL處的所有單元在其陽極與陰極之間具有大約0.6伏的電勢，其被設計為待用或保持電壓， 使得那些閘流晶體管存儲的數(shù)據(jù)不變。對于選定的AL/未選定的KL或選定的KL/未選定的AL 處的單元，在其陽極與陰極之間看到1.2V-2.1V的電勢，其上限由“0”狀態(tài)到“1”狀態(tài)的觸發(fā)電壓確定。
[0056]圖11A的寫入“0”偏壓方案的一個可能缺點是來自選定的ALj或KLm上的“0”單元 (72im和72jl)的暗中泄漏，因為在其陽極和陰極之間的電壓差高于待用電壓。在又一實施例中，圖11B顯示了采用半選擇方案的替代的寫入“0”操作。在該替代方法中，所有未選定的 AL和KL都被偏壓在選定的陽極電壓電平的一半處。結果，未選定的AL和未選定的KL處的單元在其各自的陽極和陰極之間被偏壓在0伏。
[0057]圖12是與圖11A和11B使用相同符號的示例性存儲器單元陣列的電路圖，以示出用于向選定的存儲器單元72jm寫入邏輯“1”的電勢。顯示了用以在閘流晶體管72jm上寫入“1” 的各個陽極和陰極線上的電勢。將未選定的陰極線KL1和KLn保持在地電勢，而將未選定的陽極線保持在〇.5-0.7伏的電勢。在第一實施例中，選定的陰極線被提高至1.8-2.0伏，選定的陽極線被拉至地電勢。替代地，為了有利于解碼器和驅動器設計，可以對AL和KL處的電勢進行電平移位。例如，可以將選定的ALj和未選定的KL上的偏壓從0V提高到0.6V，并且也將選定的KLm和未選定的AL上的偏壓增大0.6V。
[0058]圖13A是與圖12使用相同符號的存儲器單元陣列的電路圖，以示出用于讀取存儲器單元的邏輯狀態(tài)的陽極和陰極線上的電勢。在該情況下，將未選定的陽極線ALi和ALk保持在0.5-0.7伏的電勢，而將所有陰極線(選定的和未選定的二者)接地。選定的陽極線被提高至1.0-1.4伏。[〇〇59]如果選定的閘流晶體管72jm事先被編程為“導通”，即“0”邏輯狀態(tài)，那么其陽極與陰極之間施加的電勢將導通該閘流晶體管，并將陰極線KLm拉到較高電勢。耦合到陰極線 KLm的公知的感測放大器檢測電勢的提高。電勢增大被解釋為指示閘流晶體管處于“0”邏輯狀態(tài)。另一方面，如果選定的閘流晶體管72jm事先被編程為“關斷”，即“1”邏輯狀態(tài)，那么其陽極與陰極之間施加的電勢將不足以將其導通。在該情況下，感測放大器將不會檢測到陰極線KLm的電勢有任何提高。陰極線電勢沒有變化被解釋為指示閘流晶體管處于“1”邏輯狀態(tài)。替代地，也可以從陽極線感測選定的存儲器單元的邏輯狀態(tài)，因為相同的電流流入陽極并從陰極流出。
[0060]圖13B示出了用于讀取存儲器單元中存儲的邏輯狀態(tài)的另一實施例。在該方法中，在一個周期中讀取整列。所有未選定的陰極線(KL)被偏壓在0.5-0.7V或其待用電平，并且選定的陽極線被預充電至待用電壓以上的預定讀取電壓電平。示例性范圍為1?1.4V，其驅動足夠的單元電流通過存儲“〇”數(shù)據(jù)的單元。親合到選定的AL的感測放大器檢測用于“0”邏輯狀態(tài)的任何電勢下降。相反，如果選定的陽極線上的單元預先被編程為“關斷”，則檢測到邏輯狀態(tài)“1”。因此，由于非導電單元的原因而沒有電勢下降。如果希望僅讀取該列中的有限數(shù)量的單元，那么將未選定的AL偏壓在0.5-0.7V，由此減少泄漏。
[0061]陣列中的個體閘流晶體管將由于泄漏電流而隨著時間逐漸丟失其存儲的數(shù)據(jù)。盡管該泄漏顯著少于常規(guī)的一個晶體管一個電容器DRAM存儲器單元中發(fā)生的泄漏，但為了克服泄漏電流，可以將陣列置于待用狀態(tài)，從而保持存儲的數(shù)據(jù)。圖14示出了施加于陽極和陰極線以保持閘流晶體管存儲器單元陣列中存儲的數(shù)據(jù)的電勢。在該狀態(tài)中，所有陽極線保持在0.5-0.7伏，并且所有陰極線都接地。在該條件下，“關斷”閘流晶體管不受影響，而“導通”閘流晶體管被連續(xù)充電到“導通”狀態(tài)。因為該待用狀態(tài)連續(xù)消耗電力，所以在使閘流晶體管維持待用與允許放電并周期性刷新陣列之間存在折中。在我們優(yōu)選的實施方式中，每秒鐘將整個陣列刷新1到10次。這遠比基于常規(guī)FET的DRAM要求的刷新頻率低一一本發(fā)明的特別優(yōu)點。
[0062]圖15A和15B示出了本發(fā)明的閘流晶體管存儲器單元的另一實施例。在該實施例中，向結構的深溝槽增加側壁NM0S柵極80。結構的其余區(qū)域與上文關于圖4-8所述的相同。 增加柵極80的益處是增大寫入速度并降低寫入電壓。因為增加柵極增大了工藝復雜性，所以柵極的使用取決于存儲器陣列所預期的特定應用。[〇〇63]可以通過首先執(zhí)行如上文關于圖5所述的深硅蝕刻來在深溝槽中形成柵極80。然后氧化溝槽的側壁，由此形成柵極氧化物，其將柵電極與摻雜區(qū)域32、59和57隔離開。然后例如通過化學氣相沉積工藝利用二氧化硅對溝槽進行部分填充。然后跨所述結構沉積共形摻雜的多晶硅層。在各向異性蝕刻步驟去除了除圖15A所示的之外的整個共形多晶硅層之后，執(zhí)行另一個溝槽填充操作以完成溝槽填充。然后例如使用化學機械拋光或其它技術來執(zhí)行適當?shù)钠矫婊襟E。稍后在該過程中，制作電連接以將柵極80耦合，從而控制柵極線 (GL)〇[〇〇64]圖16是顯示如上所述增加了柵極80的閘流晶體管存儲器單元72的陣列的電路圖。 柵極80在被柵極線GL導通時短接NPN晶體管82,將PNP晶體管83的基極連接到陰極線KL。該方式具有上述優(yōu)點一一降低寫入電壓并允許更快地寫入數(shù)據(jù)。[〇〇65]圖17示出了在深溝槽中具有兩個側壁PM0S柵極86的垂直閘流晶體管單元的另一實施例。通過和上文描述的柵極80—樣的方式形成這些單元。掩埋柵極86可以連接在拾取區(qū)域處并耦合到柵極線(GL)。以和上文描述的一樣的方式形成這些柵極。在深硅溝槽蝕刻步驟之后，形成溝槽柵極氧化物。然后用二氧化硅將溝槽部分填充到高于N-陰極/P-基極結的深度。然后形成例如摻雜多晶硅的共形導電柵極層。然后對柵極層進行各向異性蝕刻以形成完全覆蓋N型基極的側壁柵極。最后，利用二氧化硅填充溝槽，然后使用公知的技術對溝槽進行平面化。[〇〇66]圖18是使用圖17的PM0S柵極86的存儲器陣列的電路圖。柵極86在被柵極線GL導通時短接PNP晶體管83,將NPN晶體管82的基極連接到陽極線AL。該方法與上文針對匪0S柵極所描述的具有相同的優(yōu)點。
[0067]使用閘流晶體管陣列作為存儲器單元的一個潛在問題是在存取操作期間需要較高的行電流來讀取存儲器單元。(這里使用“行”一詞作為陽極的同義詞，使用“列”作為陰極的同義詞。也可以使用字線和位線。)為了減少對較高的行電流的需求，使用我們稱為滾動字線的技術。結合圖19對該方法進行描述。
[0068]圖19A示出了存儲器陣列中的閘流晶體管存儲器單元的行。該行由被分成M組單元的N列存儲器單元構成。在該行的左端示出了一組4個單元。為一組使用4個單元僅僅是示例;在實際集成電路中，一組中將有遠超過4個單元。為了存取單元，例如，為了從它們讀取數(shù)據(jù)或向它們寫入數(shù)據(jù)，向該組所有成員的列線施加電壓VSelected。所有其它列線接收電勢VHold，其中VHold高于VSelected。結果，選定的組將具有電流:
[0069]I group selected=M*I Selected，其中I Selected是用于一個單元的電流。
[0070]該行中其余的N/M-1組單元將具有電流:
[0071]I group hold=(N/M_l)*M*I hold，其中I Hold是用于一個單元的電流。
[0072]在使用存儲器陣列時，流程是向第一組施加用于期望操作的選定電勢，同時將所有其余的組偏壓到“hold”。一旦完成了對第一組的期望操作，就將第一組上的偏壓變成 “hold”，并且將下一組上的偏壓變成選定的電勢，例如圖19B所示。通過重復將字線上的除選定組之外的所有組的單元保持在“hold”電勢的這些步驟并逐個組地重復這一操作，減小了行電流。我們稱這種技術為“滾動”字線。
[0073]對于具有高度非線性的電流和電壓關系的存儲器單元，用于單元的保持電流可以比選定單元的讀取電流低幾個數(shù)量級。例如，假設一行具有被分成8組的128列，每組具有16 個單元。在典型的實施方式中，選定電流將大約為1〇從，而保持電流將大約為10pA，相差六個數(shù)量級。因此:
[0074]在沒有滾動的情況下:I row= 128*10uA= 1 ? 28mA
[0075]在滾動的情況下:I row= 16*10uA+( 128_16)*10p A = 160uA[〇〇76]因而，通過上述方式滾動字線提供了字線電流的88%的減小，以及8次滾動存取以存取完整的行。
[0077]因為存儲器陣列中“導通”的每個閘流晶體管單元將消耗一些電流，所以存儲器陣列的電流消耗以及這種“導通”單元的數(shù)量取決于正被存儲在陣列中的特定數(shù)據(jù)。這具有將功耗關聯(lián)到存儲器中存儲的實際數(shù)據(jù)的不希望的效果。可以使用目標是將大約50%的單元保持為邏輯“1”的數(shù)據(jù)編碼來減小該待用電流。
[0078]例如，考慮具有2個額外校驗位的8位字。[〇〇79] 校驗位=00無變化
[0080]校驗位=01反轉低4位
[0081]校驗位=10反轉高4位 [0〇82]校驗位=11反轉所有位
[0083]在以下示例中，校驗位是數(shù)據(jù)的所存儲的字前面的前兩位且是斜體的。
[0084] 示例1:所有都是一:111 1-1111變成10-0000-1111，因而8個一變成5個一。
[0085]示例 2:50%+1 個一:1010_1011 變成 01_1010_0100,因而 5 個一變成 4 個一。
[0086]示例 3:50%為一:1010_1010變成00_1010_1010，因而4個一變成4個一。
[0087]示例 4:50%_1 個一:0010_1010 變成 00_0100_1010,因而 3 個一變成 3 個一。
[0088] 示例5:所有都是零:0000_0000變成10_1111_0000，因而0個一變成5個一。
[0089]示例 6:5個一:0011_1011 變成 11_1100_0100,因而 5個一變成 3個一。
[0090]以上數(shù)據(jù)編碼技術或其它類似方法在要將陣列待用電流維持在相對恒定水平的情況下是有用的，并用于電流源控制的待用操作。常規(guī)邏輯電路可以用于檢測1的數(shù)量和位置，執(zhí)行期望的反轉(或不執(zhí)行)并向存儲的數(shù)據(jù)增加校驗位。
[0091]在與圖14相關聯(lián)的實施例中，通過供應保持電壓或電流將閘流晶體管存儲器陣列中存儲的數(shù)據(jù)維持在待用，從而不需要刷新。在這些待用狀況下，保持“〇”數(shù)據(jù)的所有存儲器單元傳導非常低但有限的電流。由于保持電流與保持電壓之間的指數(shù)關系，有利的是使用電流源來在待用時使單元保持活動。在我們更早的專利申請，例如，2015年1月6日提交的題為 “Cross-Coupled Thyristor SRAM Circuits and Methods of Operat1n” 的美國專利申請14/590834中描述了一種方法，通過引用將該專利申請并入本文。那里我們描述了使用恒流源將陣列偏壓到最優(yōu)保持電壓來將數(shù)據(jù)保持維持在低待用電流的技術。盡管結合 SRAM存儲器論述了這種方法，但其也可以用于其它基于閘流晶體管的易失性存儲器，例如本文描述的那些。
[0092]在上述偏壓方案中，保持“0”數(shù)據(jù)的所有存儲器單元傳導非常低但有限的電流，以便維持陣列數(shù)據(jù)而無需刷新。替代方法是將提供的電流調節(jié)到更低值，該值不足以無限期地維持數(shù)據(jù)完整性，但足以在最小“保持”周期(例如lms)內維持數(shù)據(jù)完整性。該方法允許待用電流的顯著減小。然而，為了無限期地維持數(shù)據(jù)的完整性，逐個扇區(qū)地執(zhí)行背景刷新操作，其中在短時間內將為扇區(qū)設定的保持電流增大到較高值，以將單元電平重新建立到更好的值，但然后減小回到正常待用電流。這允許同時刷新扇區(qū)中的所有單元，而不是像當前利用常規(guī)DRAM所做的那樣逐行刷新。此外，刷新不會干擾正常讀取/寫入操作，使得刷新操作在外部不可見。在圖20中示出了該方法。
[0093] 該圖示出了一個刷新脈沖能夠如何刷新整個扇區(qū)。在CMOS開關92導通時施加到線 90的刷新脈沖將刷新存儲器單元72的扇區(qū)。該示例示出了電流控制的待用/刷新，然而，可以將同一方法應用于電壓控制的待用/刷新。
[0094]圖21是示出用于從閘流晶體管陣列讀取數(shù)據(jù)的一種技術的電路圖。感測放大器95 具有連接到存儲器陣列的一列存儲器單元72的一個輸入。感測放大器95的另一輸入連接到一列虛設存儲器單元94。存儲器單元72和虛設單元94具有被預充電到0伏的列線。在讀取操作期間，如果單元為“〇”，編程的存儲器單元72的狀態(tài)將使列線的電勢向上移動，或者如果單元為“1”，將使列線的電勢接近0V。虛設存儲器單元的列線被電流源以選定陣列中的列為感測放大器95產生差分數(shù)據(jù)的速率的1/2的速率向上移動。如果選定的單元為“0”，則選定的列將提高到虛設列以上。如果選定的單元為“1”，則虛設列將提高到選定列以上。然后可以將感測放大器輸出解釋為指示所存儲的數(shù)據(jù)的“1”或“0”。
[0095]已經出于例示和描述的目的給出了發(fā)明的該描述。它并非旨在進行窮舉或將本發(fā)明限制于所描述的精確形式，并且根據(jù)以上教導，很多修改和變化都是可能的。選擇并描述實施例是為了最好地解釋發(fā)明的原理及其實際應用。該描述將使得本領域的技術人員能夠最好地利用并實踐各實施例中的發(fā)明以及適于特定用途的各種修改。本發(fā)明的范圍由以下權利要求限定。
【主權項】
1.在具有i條陽極線、j條陰極線和垂直閘流晶體管存儲器單元的陣列的易失性存儲器 陣列中，所述垂直閘流晶體管存儲器單元具有耦合到陽極線的第一電極和耦合到陰極線的 第二電極，并且其中，N個閘流晶體管存儲器單元連接到選定的陽極線，一種減少要被存取 以進行操作的所述選定的陽極線中的電流的方法包括:(a)將耦合到所述選定的陽極線的所述N個閘流晶體管存儲器單元分成M組，每組具有k 個閘流晶體管存儲器單元；(b)對于其中至少一個閘流晶體管存儲器單元要被執(zhí)行期望的操作的、第一組的k個閘 流晶體管存儲器單元，向耦合到k個閘流晶體管存儲器單元的其中之一的每個陰極線施加 第一電壓；(c)對于所述N個閘流晶體管存儲器單元中的除所述第一組的k個閘流晶體管存儲器單 元之外的所有其它閘流晶體管存儲器單元，向耦合到所述N個閘流晶體管存儲器單元中的 所述所有其它閘流晶體管存儲器單元的其中之一的每個陰極線施加第二電壓，其中所述第 二電壓低于所述第一電壓；(d)對k個閘流晶體管存儲器單元中的至少一個執(zhí)行所述期望的操作；(e)從所述M組的閘流晶體管存儲器單元中選擇第二組的k個閘流晶體管存儲器單元； 以及(f)對于其中至少一個閘流晶體管存儲器單元要被執(zhí)行所述期望的操作的、所述第二 組的k個閘流晶體管存儲器單元，向耦合到k個閘流晶體管存儲器單元的其中之一的每個陰 極線施加所述第一電壓；(g)對于所述N個閘流晶體管存儲器單元中的除所述第二組的k個閘流晶體管存儲器單 元之外的所有其它閘流晶體管存儲器單元，向耦合到所述N個閘流晶體管存儲器單元中的 所述所有其它閘流晶體管存儲器單元的其中之一的每個陰極線施加所述第二電壓；(h)對所述第二組的k個閘流晶體管存儲器單元中的至少一個執(zhí)行所述期望的操作。2.根據(jù)權利要求1所述的方法，其中，選定的操作包括從存儲器單元讀取數(shù)據(jù)或向存儲 器單元寫入數(shù)據(jù)的其中之一。3.根據(jù)權利要求1所述的方法，其中，選定的操作包括對存儲在所述存儲器單元中的數(shù) 據(jù)進行刷新。4.根據(jù)權利要求1所述的方法，其中，針對所述M組的閘流晶體管存儲器單元中的每組 重復所述方法的步驟。5.在存儲器單元的交叉點陣列中，每個存儲器單元僅具有一個閘流晶體管，所述閘流 晶體管連接在字線與位線之間，一種對所述交叉點陣列的一行的存儲器單元執(zhí)行寫入或讀 取操作的方法包括:對所述行的存儲器單元中的第一組的存儲器單元執(zhí)行所述寫入或讀取操作，所述第一 組的存儲器單元形成所述行中的存儲器單元的一部分，同時使所述行中的其余的存儲器單 元保持處于待用狀態(tài)；對所述行的存儲器單元中的第二組的存儲器單元執(zhí)行所述寫入或讀取操作，所述第二 組的存儲器單元形成所述行中的存儲器單元的一部分并且不包括所述第一組的存儲器單 元，同時使所述行中的其余的存儲器單元保持處于待用狀態(tài)；以及繼續(xù)一次一組存儲器單元地對所述行的存儲器單元的剩余的組進行所述寫入或讀取操作，并且不包括已經執(zhí)行了所述寫入或讀取操作的組，同時使所述行中的其余的存儲器 單元保持處于待用狀態(tài)，直到已經對所述行的存儲器單元中的所有組的存儲器單元執(zhí)行了 所述寫入或讀取操作為止；其中，減小了用于對所述行的存儲器單元進行所述寫入操作或讀取操作的電流的量。6.根據(jù)權利要求5所述的方法，其中，每個存儲器單元的所述閘流晶體管具有陽極和陰 極，并且所述字線連接到所述陽極，并且所述位線連接到所述陰極。7.根據(jù)權利要求5所述的方法，其中，每個存儲器單元的所述閘流晶體管具有陽極和陰 極，并且所述字線連接到所述陰極，并且所述位線連接到所述陽極。8.根據(jù)權利要求5所述的方法，其中，所述存儲器單元的交叉點陣列包括多行的存儲器 單元，并且所述方法還包括選擇要執(zhí)行所述寫入操作或讀取操作的所述行的存儲器單元。9.根據(jù)權利要求5所述的方法，其中，所述行中的每組的存儲器單元包括相等數(shù)量的存 儲器單元。10.在具有陽極線、陰極線和垂直閘流晶體管存儲器單元的陣列的易失性存儲器陣列 中，所述閘流晶體管存儲器單元具有耦合到陽極線的陽極和耦合到陰極線的陰極，一種控 制功耗的方法包括向數(shù)據(jù)的存儲字增加校驗位，以更密切地平衡導通的閘流晶體管存儲器 單元和關斷的閘流晶體管存儲器單元的數(shù)量。11.根據(jù)權利要求10所述的方法，其中，向數(shù)據(jù)的每個存儲字增加兩個校驗位。12.根據(jù)權利要求11所述的方法，其中，取決于所述兩個校驗位來不改變或改變所述存 儲字。13.根據(jù)權利要求12所述的方法，其中，所述兩個校驗位為所述存儲字定義四種狀態(tài)， 所述四種狀態(tài)包括:不改變所述存儲字；反轉所述存儲字的前半段；反轉所述存儲字的后半段；以及反轉所述存儲字的全部。14.在存儲器單元的交叉點陣列中，每個存儲器單元僅具有一個閘流晶體管，所述閘流 晶體管連接在字線與位線之間，一種在所述陣列中存儲數(shù)據(jù)的方法包括:為所述陣列中存儲的數(shù)據(jù)的每個字提供至少一個校驗位；接收數(shù)據(jù)字以存儲在所述陣列中，所述字具有第一圖案的位，位的值表示存儲器單元 的所述閘流晶體管是導通還是關斷；將所述至少一個檢驗位和所述數(shù)據(jù)字位編碼成第二圖案的位，所述第二圖案的位處在 具有受限數(shù)量的導通存儲器單元的范圍內；以及在所述陣列中存儲經編碼的圖案的字和校驗位；其中，控制通過數(shù)據(jù)陣列的電流的量。15.根據(jù)權利要求14所述的方法，還包括:從所述陣列檢索所述經編碼的圖案；以及將所述經編碼的數(shù)據(jù)字位和校驗位解碼回到所述第一圖案的位。16.根據(jù)權利要求14所述的方法，其中，編碼步驟包括:將所述至少一個校驗位和所述數(shù)據(jù)字位編碼成處在具有最小數(shù)量的導通存儲器單元的范圍內的第二圖案的位；其中，使通過所述數(shù)據(jù)陣列的所述電流的量最小化。17.根據(jù)權利要求16所述的方法，其中，編碼步驟包括:將所述至少一個校驗位和所述 數(shù)據(jù)字位編碼成導通存儲器單元的數(shù)量介于〇與百分之50之間的第二圖案的位。18.根據(jù)權利要求14所述的方法，其中，編碼步驟包括:將所述至少一個校驗位和所述 數(shù)據(jù)字位編碼成導通存儲器單元的數(shù)量在大約50%的范圍內的第二圖案的位，其中，將通 過所述數(shù)據(jù)陣列的所述電流的量維持在相對恒定的水平。
【文檔編號】G11C7/00GK106030712SQ201580010700
【公開日】2016年10月12日
【申請日】2015年9月25日
【發(fā)明人】H·欒, B·貝特曼, V·阿克賽爾拉德, C·程
【申請人】克勞帕斯科技有限公司