本發(fā)明大體涉及存儲器裝置，尤其涉及帶有多電平單元存儲的動態(tài)隨機(jī)存儲器裝置。

背景技術(shù)：

一個多電平單元動態(tài)隨機(jī)存儲器(DRAM)能在存儲單元上儲存兩種以上的電壓，這樣每個儲存單元能儲存一個以上的比特。雖然在存儲器中儲存四種或更多種電壓能夠使存儲器達(dá)到更高的效率，但是在實踐中，設(shè)置三種電壓是切實可行的，其原因在于，若設(shè)置四種或更多種電壓，單元存儲器中存在半VDD參照電壓問題以及固有的噪聲容限問題。

T.Furuyama等人(“Furuyama”)在一篇文獻(xiàn)“An Experimental Two Bit/Cell storage DRAM for Macro Cell or Memory on Logic Application(兩個比特/單元存儲DRAM在宏單元或存儲器上的邏輯應(yīng)用試驗)”，IEEE J.Solid State Circuits，第24卷，第2號，第388-393頁，1989年4月，提出一種多電平靈敏放大和恢復(fù)的方法。在該方案中，存儲器中設(shè)置四種電壓，并映射到兩個比特。對于靈敏放大操作，存儲單元與一個位線共享充電，且該位線分成三個子位線，并通過開關(guān)相互隔離。這三個子位線連接三個靈敏放大器(SA)。SA將這三個子位線與三個參照電壓比較，并且輸出相應(yīng)的2個比特數(shù)據(jù)。通過這種方式可以迅速地一次讀出2個比特數(shù)據(jù)。但是這種方案有很明顯的弊端，例如需要三個靈敏放大器，需要為子位線配置更多個開關(guān)和控制電路。最大的弊端在于對于讀取錯誤比較敏感，以及全局參照電壓不穩(wěn)定，噪音容限小。還需要更多的開關(guān)和解碼操作，這些操作使得該方案下的DRAM比多數(shù)常規(guī)DRAM的性能還要慢。

Gillingham的美國專利No.5,283,761公開形成兩對子位線的方法和電路，每對有一個靈敏放大器，不同于Furuyama方案中的平行感測方式，Gillingham方案使用順序感測。在順序感測中，第一靈敏放大器的結(jié)果用于生成第二次感測操作的參照電壓。一個初始的感測操作將VDD/2與多電平單元電壓相比較，如果單元電壓在VDD/2以上，則第二次感測操作將5VDD/6的參照電壓與單元電壓(在與位線充電共享之后)比較。相反地，如果第一次操作表明單元電壓低于VDD/2，第二次操作將會比較單元電壓和VDD/6的參照電壓。兩次感測操作的結(jié)果會產(chǎn)生2比特數(shù)據(jù)。該方案使用本地生成參考電壓，因此能減少Furayama中使用的全局參照電壓所產(chǎn)生的一些噪音，該方案的缺點是仍然要使用2個靈敏放大器，并且對于子位線有很多控制和切換電路，與常規(guī)的DRAM相比，還有更低的噪音邊際問題，因為需要更高的參照電壓電平。除此之外，速度也比Furuyama方案更慢一些。

Birk等人的美國專利No.6,556,469公開了一種將Furayama并行感測的優(yōu)點與Gillingham使用本地參照電壓的特點結(jié)合起來的方式。然而這個方案也有局限，即仍然存在先前方案的多電平DRAM低信號邊界問題。

LIU的美國專利No.7,133,311公開了一種使用不對稱感測來區(qū)分存儲單元中三個不同電壓但不使用任何特殊參考電壓的方法。使用連接用的多路復(fù)用器和基于固定偏移電壓的靈敏放大器來實施該不對稱感測。

Koya等人的美國專利No.8,773,925公開了在DRAM單元中儲存四種電壓電平的方法。其利用前置放大器、本地位線以及全局位線進(jìn)行感測。然而，信號噪音容限仍然是主要的問題，而且這種設(shè)計使用了過多不同的感測電壓電平。

技術(shù)實現(xiàn)要素：

在本發(fā)明中，設(shè)計了一種三電平(即“三態(tài)”)單元的動態(tài)隨機(jī)存取存儲器用于在動態(tài)存儲單元中儲存三種電壓電平：0、VDD/2和VDD。使用一種不對稱感測的方法高效地感測出信號電壓和參考電壓的相同和不同。

通過切換不對稱靈敏放大器(ASA)的偏移電壓極性，僅使用一個參考電壓，可以讀出三種不同電壓。該ASA的兩個控制信號A和B可被設(shè)置在不同的電壓電平，或者在不同的時間點具有不同的驅(qū)動強(qiáng)度，又或者兩者的結(jié)合。

該ASA有兩個輸入，BLT和BLR，ASA具有在BLT和BLR之間故意引入的偏移電壓，偏移電壓的極性可以通過切換兩個控制信號A,B來改變。在感測“VDD/2”時，偏移電壓決定感測結(jié)果，并且當(dāng)偏移電壓極性變化時，則讀出相反結(jié)果。在感測“0”和“VDD”的實例中，BLT和BLR之間的差異將決定感測結(jié)果，且當(dāng)偏移電壓極性改變時，讀出的結(jié)果相同。由感測結(jié)果控制的回寫電路能夠?qū)ⅰ?”和“VDD”電壓寫回存儲單元。VDD/2預(yù)充電方案同樣可以將“VDD/2”電壓從位線預(yù)充電電平寫回存儲單元。BLT和BLR與位線對的連接還可以通過選擇傳輸晶體管進(jìn)行切換。

本發(fā)明中描述了差分型和鎖存型這兩種不對稱靈敏放大器。

不對稱元件可以附加在pmos側(cè)或者nmos側(cè)，用于偏移電壓設(shè)置和極性切換。不對稱元件還可以被多個常規(guī)靈敏放大器共享，因此形成多個不對稱靈敏放大器。

該TLC-DRAM的感測操作功耗小于常規(guī)的DRAM。有以下兩個原因：1.兩次連續(xù)的感測操作感測的是相同的物理存儲單元，因此位線對只會預(yù)充電一次。2.如果存儲單元儲存VDD/2的電壓，位線對的電壓不變，當(dāng)然位線對電容器就不需要太多預(yù)充電電流。

附圖說明

將參照以下附圖通過示例方式描述本發(fā)明：

圖1表示的是與位線對、數(shù)據(jù)輸入/輸出、以及控制偏移電壓切換的控制信號A和B連接的不對稱靈敏放大器(ASA)的示意圖。

圖2A表示的是常規(guī)的用于兩電平DRAM的鎖存型靈敏放大器。

圖2B表示的是另一種常規(guī)的差分型靈敏放大器。

圖3A表示的是靈敏放大器與控制信號A,B以及不對稱元件組合的示意圖，形成一個帶有正偏移電壓和負(fù)偏移電壓的不對稱靈敏放大器(ASA)。

圖3B表示的是信號A和B切換操作的時序圖。

圖3C列出3種存儲實例中的3個不同數(shù)據(jù)。

圖4A是ASA的另一個例子，與使用完全邏輯電平不同的是，該例子的ASA對信號A和B直接使用模擬電壓。

圖4B是信號A和B以及所選字線的時序圖。

圖5展示的是帶有多個不對稱元件的多個陣列結(jié)構(gòu)。

圖6A、圖6B和圖6C為在三種不同存儲單元電壓實例中的存儲單元讀取操作的控制信號和數(shù)據(jù)輸出的波形圖。

圖7A為展示存儲單元與ASA的互連件的方框圖。

圖7B為實例“0”的回寫電路。

圖7C為實例“1”的回寫電路。

圖7D是給控制信號充電和放電的時序圖。

圖7E是對于3種電壓實例的感測數(shù)據(jù)。

圖8是存儲單元中三種不同電壓的位線電壓讀取/恢復(fù)操作的波形圖。

圖9A是位線對和ASA的BLT/BLR輸入之間的可切換互連件的框圖。

圖9B是與BLT連接的VDD/2預(yù)充電電路。

圖10表示的是使用兩個靈敏放大器一起來感測一個位線對的框圖。

圖11表示的是對于多個常規(guī)靈敏放大器使用不對稱元件用于支持多個位線對的感測的框圖。

圖12A是使用常規(guī)SA和控制信號A和B來切換偏移電壓極性的鎖存型ASA的示例。

圖12B是用于A和B信號切換的時序圖。

圖13是例示根據(jù)本發(fā)明的一個實施方案的兩個連續(xù)感測操作的流程圖。

圖14是例示一個單獨感測操作和同時讀取多個數(shù)據(jù)的流程圖。

具體實施方式

三電平單元隨機(jī)存取儲存器(TLC-DRAM)可以將三種不同電壓電平中的任意一種寫入、讀取和恢復(fù)到單個存儲單元，這三種電壓分別是對地電壓(0)、VDD/2和供電電壓VDD。通過在存儲單元中儲存三種電壓電平，可以實現(xiàn)每個單元儲存log2(3)＝1.58bit。因此，與常規(guī)的兩電平DRAM或每個儲存單元只有一個比特的儲存方式相比，能夠有效地增加存儲器密度。

圖1顯示的是根據(jù)一個實施例的TLC-DRAM的高度簡化例子。一個不對稱靈敏放大器(ASA)與一個信號位線(BLT)和參考位線(BLR)連接。當(dāng)字線斷開時，BLT連接到訪問的存儲單元，BLR連接到參考位線。ASA有兩個控制信號A和B，用于設(shè)置ASA的偏移電壓和極性切換。本地IOs(LIO/LIOB)用于數(shù)據(jù)讀出和寫入操作。

這三種電壓電平(對地電壓、VDD/2、VDD)在所有類型的DRAM設(shè)計中都是自然可獲得的，然而，通常使用VDD/2作為常規(guī)靈敏放大器的參考電壓以判斷來自存儲“對地電壓”或“VDD”的單元中的信號電壓是高于還是低于參考電壓。換句話說，常規(guī)靈敏放大器的設(shè)計目的是為了檢測兩個輸入電壓(BLT和BLR)的差別，并輸出相應(yīng)的數(shù)據(jù)(“1”或“0”)。圖2A和圖2B描述的是常規(guī)鎖存型靈敏放大器(現(xiàn)有技術(shù))。常規(guī)靈敏放大器的設(shè)計目的是檢測兩個輸入電壓的差別，但是，它不能檢測出電壓的相同性。

為了檢測DRAM的三種不同電壓，常規(guī)的靈敏放大器需要使用除了VDD/2之外的參考電壓，因為靈敏放大器既不能檢測出VDD/2，也不能在信號電壓與參考電壓相同都處于VDD/2電平時做出正確的判斷。

為了能仍然使用VDD/2作為參考電壓，并感測出三種不同的電壓電平，本發(fā)明設(shè)計了一種不對稱靈敏放大器，其在兩個輸入電壓(BLT和BLR)之間具有正偏移電壓和負(fù)偏移電壓。

圖3A為一個差分不對稱靈敏放大器的原理圖，其可以檢測兩個輸入電壓是相同還是不同。301是一個常規(guī)靈敏放大器，在重置或預(yù)充電階段，D和DB節(jié)點通過LIO和LIOB被預(yù)充電至VDD。302是不對稱元件的一個例子，使用控制信號A和B來切換BLT和BLR側(cè)的下拉強(qiáng)度，通過在傳輸門上施加一個電壓接通C。303是302的一個變型，C直接連接到VDD。當(dāng)A接通并且B接地時，BLT晶體管的電流直接通過晶體管N4流向地。另一方面，BLR晶體管的電流通過晶體管N6和N4流向地。在這個實施例中，BLT晶體管有更強(qiáng)的下拉力，SA有一個正偏移電壓。當(dāng)B激活并且A＝0時，BLR晶體管具有更強(qiáng)的下拉并且SA具有負(fù)偏移。如果BLT和BLR電壓是相同的，在這兩次連續(xù)的靈敏放大操作中，D或LIO的讀出數(shù)據(jù)會不相同。因此ASA能檢測電壓電平是否相同。

然而，如果存儲單元存儲“VDD”電平，BLT上相應(yīng)的位線電壓也足夠強(qiáng)以抵消不對稱元件引入的偏移電壓，并且在節(jié)點“D”處總是輸出“1”。

另一方面，如果存儲單元存儲“0”電平，則BLT上相應(yīng)的位線電壓足夠微弱，在節(jié)點“D”處總是輸出“0”。

故意引入的偏移電壓值可以通過不對稱元件晶體管(N4,N5,N6)的柵極上的控制電壓電平進(jìn)行調(diào)節(jié)，也可以通過調(diào)節(jié)這些晶體管的寬度和長度進(jìn)行調(diào)節(jié)。

例如，偏移電壓可設(shè)置在50mv，而信號電壓差可以達(dá)到100mv或更高，這取決于位線電容量與單元電容量的比值。如果信號電壓和參考電壓相同，偏移電壓將決定感測操作的結(jié)果，并且隨著偏移極性改變在兩次操作中讀出兩個相反的數(shù)據(jù)“1”和“0”。否則，100mv電壓差將超馳越過偏移并且如果存儲單元存儲“VDD”或“0”就分別讀出“11”或“00”數(shù)據(jù)。

圖3B的時序圖表示的是A和B的切換。C可以被設(shè)置為VDD或其他電壓電平，用于調(diào)節(jié)偏移電壓。

圖3C列出對應(yīng)于三種儲存電壓的情形下的來自讀取操作的三個不同數(shù)據(jù)。

圖4A是設(shè)計ASA的另一種實施例，與對信號A和B使用完全邏輯VDD或0電壓不同的是，該ASA對信號A和B直接使用具有不同驅(qū)動電鍍的模擬電壓。圖4B表示的是信號A、B和字線WL的時序圖。

A和B的一個示例是它們的電壓從VDD開始，這樣BLT和BLR晶體管一開始是未接通狀態(tài)。當(dāng)選定的字線WL升高到某一閾值電壓以上時，A和B開始放電。然而，為了使偏移電壓向BLT側(cè)傾斜，A的放電強(qiáng)度和速度要強(qiáng)于B。根據(jù)圖3C第一感測表格，感測結(jié)果會偏向于BLT側(cè)和輸出數(shù)據(jù)。第一感測之后，ASA的節(jié)點D和DB重置至VDD電平。當(dāng)字線電壓升高至VCCP電平時，節(jié)點A和B開始放電。然而，此時，B節(jié)點具有比A節(jié)點更強(qiáng)和更快的放電。根據(jù)圖3C第二感測表格，感測結(jié)果將有利于BLR側(cè)和輸出數(shù)據(jù)。

通過在A和B的節(jié)點上施加不同和可控制的模擬電壓，常規(guī)靈敏放大器可以變成具有內(nèi)置偏移電壓和可切換的正或負(fù)極性的不對稱靈敏放大器。控制A和B的不對稱元件可以被多個靈敏放大器共享，并有效地形成多個不對稱靈敏放大器。而且每個存儲器陣列可以包含各自的不對稱元件，特定存儲器陣列數(shù)據(jù)操作的偏移電壓是可以調(diào)節(jié)的。

圖5表示的是帶有多個不對稱元件的多個陣列。例如，元件500可設(shè)置帶有dV1偏移電壓，元件501則設(shè)置為帶有dV2偏移電壓。通過使用不同尺寸的晶體管以及對這些不對稱元件晶體管進(jìn)行不同的金屬連接，可以設(shè)置不同的偏移電壓。

圖6A、圖6B以及圖6C為三種不同電壓讀出實例的時序圖。

圖6A表示存儲單元存儲VDD/2電壓的實例，在時間點1-2期間，YSELn激活，LIO/LIOB將節(jié)點D和DB預(yù)充電至VDD電壓電平。在時間點3，控制信號“A”激活，拉力向BLT側(cè)傾斜。由于BLT和BLR的電壓同為VDD/2電平，BLT將有更大拉力，D會保持在“VDD”，DB會被放電至“vss”。在時間點4-5期間，YSELn接通以從D向LIO輸出數(shù)據(jù)。在時間點5-6期間，D和DB通過LIO和LIOB被預(yù)充電至VDD電平。在時間點7，控制信號B激活，拉力向BLR側(cè)傾斜，由于BLT和BLR電壓相同，當(dāng)B接通時，BLR會有更大的拉力強(qiáng)度，DB會保持在“VDD”，D將被放電至“vss”。在時間點8-9，YSELn接通以從D向LIO輸出數(shù)據(jù)。在這兩步感測操作中，“VDD/2”實例分別讀出“1”和“0”數(shù)據(jù)。

圖6B表示的是存儲單元儲存VDD電壓的實例，在時間點1-2，YSELn接通，并且LIO/LIOB對D和DB預(yù)充電至VDD電平。在時間點3，控制信號“A”接通，拉力向BLT側(cè)傾斜。由于BLT的電壓高于(～100mv)處于VDD/2的BLR的參考電壓，并且當(dāng)信號A接通時BLT有更強(qiáng)的拉力，D會保持“VDD”電壓，并且DB將會被放電至“VSS”。在時間點4-5，YSELn接通以從D向LIO輸出數(shù)據(jù)。在時間點5-6，D和DB通過LIO和LIOB被預(yù)先充電至VDD電平。在時間點7，控制信號B接通以使拉力向BLR側(cè)傾斜，因為BLT的電壓高于(～100mv)BLR參考電壓。盡管B的接通使得ASA有了一個負(fù)的偏移電壓，BLT減去BLR的電壓差仍然可以抵消該偏移電壓，并且D將會保持在“VDD”電壓，DB則被放電至“vss”。在時間點8-9，YSELn接通以從D向LIO輸出數(shù)據(jù)。在這兩個連續(xù)感測操作中，“VDD”實例分別讀出數(shù)據(jù)“1”和“1”。

圖6C為存儲單元存儲“0”電壓的實例。BLT電壓低于(～100mv)在VDD/2電平處的BLR參考電壓。在兩次相同的感測操作中，“0”實例分別讀出“0”和“0”數(shù)據(jù)。

動態(tài)存儲單元在電容器上存儲模擬電壓，電容器會有存儲電荷泄漏。同樣在讀出操作中，當(dāng)與位線電容器共享時，電荷也會被損壞。對于DRAM單元，為了保持單元電容器上的電荷，需要周期性的刷新和讀取恢復(fù)電路。

圖7A的方框圖表示的是存儲單元與ASA之間的互連件。假設(shè)BLT側(cè)用于訪問存儲單元，BLR側(cè)用于參考位線。

在TLC-DRAM的設(shè)計中，位線被預(yù)先充電至VDD/2。對于存儲VDD/2的單元，位線電壓與單元電壓之間沒有區(qū)別，單元電容器將保持在VDD/2電壓電平。因此沒有必要回寫VDD/2電壓。

對于存儲“0”的單元，第一個讀出的數(shù)據(jù)是“D＝0或DB＝1”。節(jié)點DB可以用于將位線放電至“0”，并寫回“0”到訪問的存儲單元。圖7B為用于“0”存儲實例的回寫電路。在第一次感測操作期間，DIS信號將被激活，并且如果DB＝1，BLT會被放電至接地，電壓“0”則被回寫至存儲單元。DIS信號在第一次感測后被關(guān)閉，然而位線已經(jīng)放電至接地。圖7D是在第一次感測操作中關(guān)于信號“A”的DIS控制信號時間的時序圖。

對于存儲“VDD”的單元，第一感測數(shù)據(jù)是“D＝1或DB＝0”。當(dāng)DB＝0時，放電電路關(guān)閉。第二感測數(shù)據(jù)是“D＝1或DB＝0”，圖7C為用于“VDD”存儲實例的寫回電路。在第二感測期間，CHRn信號將被激活，并且如果DB＝0，BLT將會被充電至VDD并被寫回至存儲單元。圖7D還具有CHRn控制信號關(guān)于在第二次感測操作中的B信號的時間的時序圖。

圖7E為三種實例感測數(shù)據(jù)結(jié)果的表格，但僅使用節(jié)點DB作為一個例子。

圖8的模擬時序圖表示的是儲存三種不同電壓的例子中三個位線的電壓電平。字線電壓時序也在波形圖中顯示出。所有三個位線始于VDD/2電壓。當(dāng)字線電壓上升，首先產(chǎn)生對于“0”電壓實例的位線電壓。在第一感測時間，由于位線電壓“0”低于參考電壓(VDD/2)，D＝0，DB＝1，該“0”實例的位線放電至“vss”。在第二感測時間，“VDD”實例的位線電壓高于參考電壓，D＝1，DB＝0，該“VDD”實例的位線被充電至VDD電壓。

對于“VDD/2”位線實例，放電和充電回寫電路都將關(guān)閉，位線會保持在VDD/2電壓電平。

雖然在前面的例子中使用BLT作為信號位線并且直接連接到存儲單元，但是實際上采用傳輸門來切換BLT/BLR和相應(yīng)的存儲陣列之間的連接。圖9A的方框圖表示的是使用四個晶體管將BLT和BLR連接到相應(yīng)的位線對。當(dāng)EQ0接通時，BL0連接到BLT，BL1連接到BLR。當(dāng)EQ1接通時，BL0連接到BLR，BL1連接到BLT。圖7B表示的是一個VDD/2預(yù)充電電路，該電路對BLT預(yù)充電至VDD/2電壓。該VDD/2電平可以在位線之間被共享。

在TLC_DRAM的其他實施方案之一中，還可行的是使用兩個SA用于一對位線感測且在一次感測操作中讀出數(shù)據(jù)。圖10的方框圖表示的是兩個ASA和位線對之間的連接關(guān)系。兩個SA具有不同的下拉連接。對于SA#1，BLT連接到MA側(cè)；對于SA#2，BLR連接到MA側(cè)。MA側(cè)的下拉力強(qiáng)于MB側(cè)。在感測操作期間，當(dāng)不對稱元件中的信號A接通時，兩個SA將一起操作，不過SA#1向BLT側(cè)傾斜，SA#2向BLR側(cè)傾斜。如果單元電壓是“0”或“VDD”，那么BLT和BLR之間的電壓差將抵消偏移電壓的影響，并且從這兩個SA讀出“0”“0”和“1”“1”。如果單元電壓是“VDD/2”，BLT和BLR電壓將相同，并且因此偏移電壓極性則發(fā)揮作用，從這兩個SA上讀出“1”和“0”。

對同一個位線對使用兩個靈敏放大器會增加SA架空電路，但是會加快(讀取)速度，原因在于不需要重置SA并且也不需要做兩步感測操作。

圖11的方框圖表示的是使用一個不對稱元件來支持多個常規(guī)靈敏放大器，這樣所有的靈敏放大器可看作是不對稱靈敏放大器(ASA)。

盡管ASA使用帶有可切換偏移電壓的差分型靈敏放大器，仍然可以自然擴(kuò)展應(yīng)用到鎖存型靈敏放大器中。圖12A描述了一個具有常規(guī)靈敏放大器的ASA，并且該ASA將源側(cè)連接到兩個可切換的信號A和B。如圖12B所示，A和B從VDD/2電壓開始。BLT和BLR通過傳輸晶體管連接到D和DB節(jié)點。對于“VDD/2”存儲的實例，當(dāng)感測操作開始，節(jié)點A將比節(jié)點B更快放電，這樣節(jié)點D將決定感測結(jié)果；當(dāng)?shù)诙袦y操作開始，節(jié)點B將比節(jié)點A更快放電，這樣節(jié)點DB將決定感測結(jié)果。在儲存單元的電壓為“0”和“VDD”的實例中，信號電壓會抵消偏移電壓，分別讀出“00”和“11”。

雖然在前面的例子中將不對稱元件連接到NFETs源側(cè)，并改變靈敏放大器的偏移電壓，由此仍然可以推斷出，PFET側(cè)同樣可以連接不對稱元件，并對常規(guī)靈敏放大器產(chǎn)生可切換偏移電壓。

圖13是使用一個ASA來感測一個位線對的流程圖。讀出第一感測數(shù)據(jù)，切換偏移電壓極性，并且讀出第二感測數(shù)據(jù)。

圖14是同時使用兩個ASA在一次感測操作中直接感測來自兩個ASA的數(shù)據(jù)的流程圖。

盡管本文通過具體元件的互連的實施例和各種實施方案對本發(fā)明TLC-DRAM進(jìn)行了描述，但是也設(shè)想了對這些實施方案可能的變型。電路變型在電路設(shè)計領(lǐng)域是常見的。因此，隨附的權(quán)利要求范圍不應(yīng)限于以上描述。