本發(fā)明涉及一種靜態(tài)隨機存取存儲器(static random access memory,SRAM)，尤其是一種八晶體管靜態(tài)隨機存取存儲器(8T-SRAM)的布局圖案。

背景技術(shù)：

在一嵌入式靜態(tài)隨機存取存儲器(embedded static random access memory,embedded SRAM)中，包含有邏輯電路(logic circuit)和與邏輯電路連接的靜態(tài)隨機存取存儲器。靜態(tài)隨機存取存儲器本身屬于一種揮發(fā)性(volatile)的存儲單元(memory cell)，亦即當(dāng)供給靜態(tài)隨機存取存儲器的電力消失之后，所存儲的數(shù)據(jù)會同時抹除。靜態(tài)隨機存取存儲器存儲數(shù)據(jù)的方式是利用存儲單元內(nèi)晶體管的導(dǎo)電狀態(tài)來達(dá)成，靜態(tài)隨機存取存儲器的設(shè)計是采用互耦合晶體管為基礎(chǔ)，沒有電容器放電的問題，不需要不斷充電以保持?jǐn)?shù)據(jù)不流失，也就是不需作存儲器更新的動作，這與同屬揮發(fā)性存儲器的動態(tài)隨機存取存儲器(Dynamic Random Access Memory,DRAM)利用電容器帶電狀態(tài)存儲數(shù)據(jù)的方式并不相同。靜態(tài)隨機存取存儲器的存取速度相當(dāng)快，因此有在電腦系統(tǒng)中當(dāng)作快取存儲器(cache memory)等的應(yīng)用。

然而隨著制作工藝線寬與曝光間距的縮減，現(xiàn)今SRAM元件的制作難以利用現(xiàn)有的架構(gòu)曝出所要的圖案。因此如何改良現(xiàn)有SRAM元件的架構(gòu)來提升曝光的品質(zhì)即為現(xiàn)今一重要課題。

技術(shù)實現(xiàn)要素：

本發(fā)明提供一種八晶體管靜態(tài)隨機存取存儲器(8T-SRAM)的布局圖案，包含一第一擴散區(qū)、一第二擴散區(qū)以及一第三擴散區(qū)位于一基底上，其中該第三擴散區(qū)與該第一擴散區(qū)之間存在有一極限間距區(qū)，且該極限間距區(qū)直接接觸該第一擴散區(qū)與該第三擴散區(qū)，以及一第一增設(shè)擴散區(qū)、一第二增設(shè)擴散區(qū)與一第三增設(shè)擴散區(qū)，分別沿著該第一擴散區(qū)、該第二擴散區(qū)與該第三 擴散區(qū)的外圍排列，并分別直接接觸該第一擴散區(qū)、該第二擴散區(qū)與該第三擴散區(qū)，其中該增設(shè)擴散區(qū)不位于該極限間距區(qū)的范圍內(nèi)。

本發(fā)明另提供一種八晶體管靜態(tài)隨機存取存儲器(8T-SRAM)的布局圖案的形成方法，包含：形成一第一擴散區(qū)、一第二擴散區(qū)以及一第三擴散區(qū)于一基底上，其中該第三擴散區(qū)與該第一擴散區(qū)之間存在有一極限間距區(qū)，且該極限間距區(qū)直接接觸該第一擴散區(qū)與該第三擴散區(qū)，以及形成一第一增設(shè)擴散區(qū)、一第二增設(shè)擴散區(qū)與一第三增設(shè)擴散區(qū)，分別沿著該第一擴散區(qū)、該第二擴散區(qū)與該第三擴散區(qū)的外圍排列，并分別直接接觸該第一擴散區(qū)、該第二擴散區(qū)與該第三擴散區(qū)，其中該增設(shè)擴散區(qū)不位于該極限間距區(qū)的范圍內(nèi)。

本發(fā)明的一實施例中，由于額外形成增設(shè)擴散區(qū)在原先的擴散區(qū)外圍，因此可以提高貝塔值，進(jìn)而提升8T-SRAM的效能，但仍可控制8T-SRAM的穩(wěn)定度在一定范圍。此外增設(shè)擴散區(qū)并不會形成在原先各擴散區(qū)之間的極限間距區(qū)內(nèi)，因此不易因為形成增設(shè)擴散區(qū)而造成短路現(xiàn)象。

附圖說明

圖1為本發(fā)明優(yōu)選實施例的一靜態(tài)隨機存取存儲器的布局圖；

圖2為本發(fā)明靜態(tài)隨機存取存儲器中一組八晶體管靜態(tài)隨機存取存儲器(eight-transistor SRAM,8T-SRAM)存儲單元的電路圖；

圖3為圖1的局部放大圖；

圖4為一光掩模對應(yīng)圖3的擴散區(qū)的示意圖；

圖5為部分的本發(fā)明第二實施例中靜態(tài)隨機存取存儲器布局圖；

圖6為一光掩模對應(yīng)圖5的擴散區(qū)的示意圖。

主要元件符號說明

PL1 第一上拉晶體管

PL2 第二上拉晶體管

PD1 第一下拉晶體管

PD2 第二下拉晶體管

PG1A 第一上存取晶體管

PG1B 第一下存取晶體管

PG2A 第二上存取晶體管

PG2B 第二下存取晶體管

WL 字符線

BL 位線

Vcc 電壓源

Vss 電壓源

10 八晶體管靜態(tài)隨機存取存儲器

24 存儲節(jié)點

26 存儲節(jié)點

28 串接電路

30 串接電路

40 擴散區(qū)

40A 第一擴散區(qū)

40B 第二擴散區(qū)

40C 第三擴散區(qū)

42 極限間距區(qū)

44 增設(shè)擴散區(qū)

44A 第一增設(shè)擴散區(qū)

44B 第二增設(shè)擴散區(qū)

44C 第三增設(shè)擴散區(qū)

52 基底

56 柵極結(jié)構(gòu)

58 柵極結(jié)構(gòu)

62 接觸結(jié)構(gòu)

90 光掩模

90’ 光掩模

90A 第一圖案

90B 第二圖案

90C 第三圖案

94 增設(shè)圖案

94A 第一增設(shè)圖案

94B 第二增設(shè)圖案

94C 第三增設(shè)圖案

L1 長度

t1 夾角

t2 夾角

a 長度

b 長度

C 區(qū)域

具體實施方式

為使熟悉本發(fā)明所屬技術(shù)領(lǐng)域的一般技術(shù)者能更進(jìn)一步了解本發(fā)明，下文特列舉本發(fā)明的優(yōu)選實施例，并配合所附的附圖，詳細(xì)說明本發(fā)明的構(gòu)成內(nèi)容及所欲達(dá)成的功效。

為了方便說明，本發(fā)明的各附圖僅為示意以更容易了解本發(fā)明，其詳細(xì)的比例可依照設(shè)計的需求進(jìn)行調(diào)整。在文中所描述對于圖形中相對元件的上下關(guān)系，在本領(lǐng)域的人都應(yīng)能理解其是指物件的相對位置而言，因此都可以翻轉(zhuǎn)而呈現(xiàn)相同的構(gòu)件，此都應(yīng)同屬本說明書所揭露的范圍，在此容先敘明。

請參照圖1與圖2，圖1為本發(fā)明優(yōu)選實施例的一靜態(tài)隨機存取存儲器的布局圖，圖2為本發(fā)明靜態(tài)隨機存取存儲器中一組八晶體管靜態(tài)隨機存取存儲器(eight-transistor SRAM,8T-SRAM)存儲單元的電路圖。

如圖1與圖2所示，本發(fā)明的靜態(tài)隨機存取存儲器優(yōu)選包含至少一組靜態(tài)隨機存取存儲器單元，其中每一靜態(tài)隨機存取存儲器單元包含一八晶體管靜態(tài)隨機存取存儲單元(eight-transistor SRAM,8T-SRAM)10。

在本實施例中，各8T-SRAM存儲單元10優(yōu)選由一第一上拉晶體管(Pull-Up transistor)PL1、一第二上拉晶體管PL2、一第一下拉晶體管(Pull-Down transistor)PD1、一第二下拉晶體管PD2、一第一上存取晶體管(Access transistor)PG1A、一第一下存取晶體管PG1B、一第二上存取晶體管PG2A以及一第二下存取晶體管PG2B構(gòu)成正反器(flip-flop)，其中第一上拉晶體管PL1和第二上拉晶體管PL2、第一下拉晶體管PD1和第二下拉晶體管PD2構(gòu)成栓鎖電路(latch)，使數(shù)據(jù)可以栓鎖在存儲節(jié)點(Storage Node)24或26。另外，第一上拉晶體管PL1和第二上拉晶體管PL2是作為主動負(fù)載之用，其亦可以一般的電阻來取代做為上拉元件，在此情況下即為四晶體管 靜態(tài)隨機存取存儲器(four-transistor SRAM,4T-SRAM)。另外在本實施例中，第一上拉晶體管PL1和第二上拉晶體管PL2各自的一源極區(qū)域電連接至一電壓源Vcc，第一下拉晶體管PD1和第二下拉晶體管PD2各自的一源極區(qū)域電連接至一電壓源Vss。

一般而言，8T-SRAM存儲單元10的第一上拉晶體管PL1、第二上拉晶體管PL2是由P型金屬氧化物半導(dǎo)體(P-type metal oxide semiconductor,PMOS)晶體管所組成，而第一下拉晶體管PD1、第二下拉晶體管PD2和第一上存取晶體管PG1A、第一下存取晶體管PG1B、第二上存取晶體管PG2A、第二下存取晶體管PG2B則是由N型金屬氧化物半導(dǎo)體(N-type metal oxide semiconductor,NMOS)晶體管所組成。其中，第一上拉晶體管PL1和第一下拉晶體管PD1一同構(gòu)成一反向器(inverter)，且這兩者所構(gòu)成的串接電路28其兩端點分別耦接于一電壓源Vcc與一電壓源Vss；同樣地，第二上拉晶體管PL2與第二下拉晶體管PD2構(gòu)成另一反向器，而這兩者所構(gòu)成的串接電路30其兩端點也分別耦接于電壓源Vcc與電壓源Vss。

此外，在存儲節(jié)點24處，分別電連接有第二下拉晶體管PD2和第二上拉晶體管PL2的柵極(gate)G、及第一下拉晶體管PD1、第一上拉晶體管PL1和第一上存取晶體管PG1A與第一下存取晶體管PG1B的漏極(Drain)D；同樣地，在存儲節(jié)點26上，也分別電連接有第一下拉晶體管PD1和第一上拉晶體管PL1的柵極G、及第二下拉晶體管PD2、第二上拉晶體管PL2和第二上存取晶體管PG2A與第二下存取晶體管PG2B的漏極D。至于第一上存取晶體管PG1A和第二上存取晶體管PG2A的柵極G則耦接至第一字符線(Word Line)WL1；第一下存取晶體管PG1B和第二下存取晶體管PG2B的柵極G則耦接至第二字符線WL2，而第一上存取晶體管PG1A和第二上存取晶體管PG2A的源極(Source)S耦接至相對應(yīng)的第一位線(Bit Line)BL1；第一下存取晶體管PG1B和第二下存取晶體管PG2B的源極S則耦接至相對應(yīng)的第二位線BL2。

在本實施例中，8T-SRAM存儲單元10設(shè)于一基底52上，例如一硅基底或硅覆絕緣(SOI)基板，基底52可為一平面結(jié)構(gòu)，或是選擇性設(shè)置有多個鰭狀結(jié)構(gòu)(圖未示)，以及多個柵極結(jié)構(gòu)56、58位于基底52上。本實施例中以平面式8T-SRAM存儲單元為例說明，代表不需形成鰭狀結(jié)構(gòu)于基底52上，但在本發(fā)明的其他實施例中，可形成鰭狀結(jié)構(gòu)于基底上，也屬于本發(fā)明 的涵蓋范圍。

接著，在各預(yù)定形成的晶體管(包含上述的第一上拉晶體管PL1、第二上拉晶體管PL2等…)的柵極結(jié)構(gòu)周圍，依序進(jìn)行一離子摻雜步驟以及一加熱步驟，形成多個擴散區(qū)40于基底52中，并且位于各個柵極結(jié)構(gòu)56、58的兩側(cè)。上述的擴散區(qū)40作為各晶體管結(jié)構(gòu)的源/漏極使用。之后，再形成多個接觸結(jié)構(gòu)62，其中接觸結(jié)構(gòu)62可能為單層接觸結(jié)構(gòu)或是多層接觸結(jié)構(gòu)，位于各擴散區(qū)40(源/漏極)上，用以在后續(xù)步驟中電連接電壓源Vcc、電壓源Vss、字符線WL1、WL2或是位線BL1、BL2等，或著接觸結(jié)構(gòu)62可能同時接觸柵極結(jié)構(gòu)56、58以及各晶體管結(jié)構(gòu)的源/漏極，當(dāng)作8T-SRAM存儲單元的共用接觸(share contact)使用。此外，各擴散區(qū)40周圍設(shè)有淺溝隔離(圖未示)。上述技術(shù)屬于本領(lǐng)域的常見技術(shù)，在此不另外多加贅述。

為了更清楚說明本發(fā)明擴散區(qū)的特征，圖3為圖1的局部放大圖。圖4則繪示一光掩模對應(yīng)圖3的擴散區(qū)。值得注意的是，圖3中的擴散區(qū)與部分柵極結(jié)構(gòu)構(gòu)成主動區(qū)(active area)，而其他的區(qū)域都為淺溝隔離。而圖4上所繪示的光掩模圖案，用來形成覆蓋于主動區(qū)上的掩模，而掩模外則形成淺溝隔離。請參考圖3，8T-SRAM存儲單元的第一下存取晶體管PG1B、第二下存取晶體管PG2B與第二下拉晶體管PD2繪示于圖3中。定義第一下存取晶體管PG1B周圍的擴散區(qū)為第一擴散區(qū)40A、第二下存取晶體管PG2B周圍的擴散區(qū)定義為第二擴散區(qū)40B、第二下拉晶體管PD2周圍的擴散區(qū)則定義為第三擴散區(qū)40C，而任意兩個不直接接觸的擴散區(qū)之間，其最小間距處則定義為極限間距區(qū)(critical dimension region)42。舉例來說，本實施例中第一擴散區(qū)40A與第三擴散區(qū)40C不直接接觸，因此上述兩者之間的具有最小間距的區(qū)域就定義為極限間距區(qū)42。上述第一～第三擴散區(qū)用來當(dāng)作第一下存取晶體管PG1B、第二下存取晶體管PG2B與第二下拉晶體管PD2的源/漏極，且都由N型金屬氧化物半導(dǎo)體(NMOS)晶體管所組成，故優(yōu)選可同時形成，但不限于此。接著請參考圖4，光掩模90上至少包含有多個第一圖案90A，(圖中僅顯示一個)對應(yīng)上述的第一擴散區(qū)40A；多個第二圖案90B(圖中僅顯示一個)，對應(yīng)上述的第二擴散區(qū)40B；多個第三圖案90C(圖中僅顯示一個)，對應(yīng)上述的第三擴散區(qū)40C?？衫斫獾氖?，由于圖4僅繪出部分光掩模圖案，因此光掩模上應(yīng)包含更多圖案，分別對應(yīng)到圖1中所繪示的各晶體管周圍的擴散區(qū)。

值得注意的是，隨著元件的微小化，各元件之間彼此的間距也隨之減小。但是在形成上述擴散區(qū)40A～40C時，需避免特定擴散區(qū)彼此之間互相接觸以造成短路問題(例如第一擴散區(qū)40A不可與第二擴散區(qū)40B或是第三擴散區(qū)40C接觸)。申請人經(jīng)實驗之后，發(fā)現(xiàn)受光刻步驟中最小曝光間距(critical dimension)的限制之下，擴散區(qū)之間的最小間距約為54納米。也就是說，在形成淺溝隔離的過程中，先形成多個掩模層覆蓋住主動區(qū)，而該些掩模層彼此之間的最小間距約為54納米。因此請參考圖3，極限間距區(qū)42長度L1需大于或是等于54納米。當(dāng)滿足上述條件時，各擴散區(qū)40之間的間距可有效縮小，但是仍不會互相接觸而造成8T-SRAM存儲單元短路。另外，在本發(fā)明的其中一布局圖案中，第二擴散區(qū)40B與第三擴散區(qū)40C之間有一錯位，換句話說，圖3上的長度a與長度b并不相等。可理解的是，本發(fā)明的布局圖案不以圖3上為限而可依照實際需求調(diào)整，以達(dá)到元件縮小化的目的。

下文將針對本發(fā)明的靜態(tài)隨機存取存儲器的不同實施樣態(tài)進(jìn)行說明，且為簡化說明，以下說明主要針對各實施例不同之處進(jìn)行詳述，而不再對相同之處作重復(fù)贅述。此外，本發(fā)明的各實施例中相同的元件是以相同的標(biāo)號進(jìn)行標(biāo)示，以利于各實施例間互相對照。

在8T-SRAM中，貝塔值(beta ratio)將會影響8T-SRAM的效能與穩(wěn)定度。其中貝塔值等于在8T-SRAM操作狀態(tài)下，通過下拉晶體管(例如PD2)的電流除以通過存取晶體管(例如PG2B)的比值。一般來說，當(dāng)貝塔值提高時，8T-SRAM的效能(performance)將會隨之提高，但是當(dāng)貝塔值過高，又可能導(dǎo)致8T-SRAM的穩(wěn)定度降低。因此，貝塔值應(yīng)維持一相對穩(wěn)定的范圍內(nèi)。本發(fā)明中，其中一目的是提高8T-SRAM的貝塔值以提升效能，卻又不影響8T-SRAM的穩(wěn)定度。

在本發(fā)明的第二實施例中，請參考圖5，其繪示部分的本發(fā)明第二實施例中靜態(tài)隨機存取存儲器布局圖。與本發(fā)明第一優(yōu)選實施例不同之處在于，除了形成第一擴散區(qū)40A、第二擴散區(qū)40B與第三擴散區(qū)40C之外，更在上述的各擴散區(qū)周圍形成多個增設(shè)擴散區(qū)44，分別定義為增設(shè)擴散區(qū)44A、增設(shè)擴散區(qū)44B與增設(shè)擴散區(qū)44C。其中增設(shè)擴散區(qū)44A與第一擴散區(qū)40A直接相連；增設(shè)擴散區(qū)44B與第二擴散區(qū)40B直接相連；增設(shè)擴散區(qū)44C與第三擴散區(qū)40C直接相連。且各增設(shè)擴散區(qū)44與上述的第一～第三擴散區(qū)優(yōu)選同時制作，換句話說，增設(shè)擴散區(qū)44可視為第一擴散區(qū)40A、第二 擴散區(qū)40B與第三擴散區(qū)40C的延伸。本實施例中，增設(shè)擴散區(qū)44的寬度大約介于5～10納米之間，可稍微增加擴散區(qū)的面積。根據(jù)申請人的實驗結(jié)果，增加擴散區(qū)的面積，對于貝塔值可達(dá)到提升的作用。以本實施例為例，未形成增設(shè)擴散區(qū)44時，貝塔值大約在1.80～1.90之間，而增加了增設(shè)擴散區(qū)44之后，貝塔值可提升至1.90～2.06，而整體8T-SRAM的效能也可提升約3％。

可理解的是，雖然圖5僅針對第一擴散區(qū)40A、第二擴散區(qū)40B與第三擴散區(qū)40C的周圍形成增設(shè)擴散區(qū)44。但是本發(fā)明的增設(shè)擴散區(qū)可以形成于其他晶體管的擴散區(qū)的周圍，例如圖1所示的各擴散區(qū)40。但仍需滿足增設(shè)擴散區(qū)44不設(shè)置于極限間距區(qū)的條件，以避免8T-SRAM造成短路問題。

值得注意的是，為了避免形成增設(shè)擴散區(qū)44后可能產(chǎn)生的短路問題，本發(fā)明的增設(shè)擴散區(qū)44并不會形成在極限間距區(qū)42內(nèi)。如此一來，在極限間距區(qū)42兩側(cè)的擴散區(qū)，彼此之間的距離仍維持在制作工藝中可達(dá)到的最小間距，并不會因為形成增設(shè)擴散區(qū)44而產(chǎn)生短路問題。

除此之外，上述的第一擴散區(qū)40A、第二擴散區(qū)40B、第三擴散區(qū)40C與增設(shè)擴散區(qū)44優(yōu)選由一光掩模所形成?？蓞⒖紙D6，其繪示形成各擴散區(qū)的光掩模的局部圖，光掩模90’上至少包含有多個第一圖案90A，對應(yīng)上述的第一擴散區(qū)40A；多個第二圖案90B，對應(yīng)上述的第二擴散區(qū)40B；多個第三圖案90C，對應(yīng)上述的第三擴散區(qū)40C；多個增設(shè)圖案94，包含增設(shè)圖案94A、94B以及94C，分別對應(yīng)上述的增設(shè)擴散區(qū)44A～44C。此外光掩模上可包含其他圖案(圖未示)，對應(yīng)圖1上的其他晶體管的擴散區(qū)。優(yōu)選而言，增設(shè)圖案94為長條形，設(shè)置在第一圖案90A、第二圖案90B與第三圖案90C的周圍，但不位于光掩模圖案上對應(yīng)至極限間距區(qū)42的范圍內(nèi)(如圖6上的區(qū)域C)。以本發(fā)明為例，第一圖案90A與增設(shè)圖案94A之間具有一L型夾角t1，而第三圖案90C與增設(shè)圖案94C之間也具有一L型夾角t2，而區(qū)域C則位于L型夾角t1與L型夾角t2之間。

本發(fā)明的第二優(yōu)選實施例，相較于第一優(yōu)選實施例，由于額外形成增設(shè)擴散區(qū)在原先的擴散區(qū)外圍，因此可以提高貝塔值，進(jìn)而提升8T-SRAM的效能，但仍可控制8T-SRAM的穩(wěn)定度在一定范圍。此外增設(shè)擴散區(qū)并不會形成在原先各擴散區(qū)之間的極限間距區(qū)內(nèi)，因此不易因為形成增設(shè)擴散區(qū)而造成短路現(xiàn)象。

以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，都應(yīng)屬本發(fā)明的涵蓋范圍。