專利名稱：深溝渠式電容以及單晶體管靜態(tài)隨機(jī)存取內(nèi)存單元的結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種深溝渠式(deep-trench)半導(dǎo)體內(nèi)存單元結(jié)構(gòu)及其制法，尤指一種深溝渠式單晶體管隨機(jī)存取內(nèi)存(1T-RAM)組件及其制法。根據(jù)本發(fā)明的較佳實施例，深溝渠式單晶體管隨機(jī)存取內(nèi)存組件利用形成于溝渠電容下部的外擴(kuò)散井(out diffusion well)與離子注入井(implantation ionwell)貫通連結(jié)，由此得到較高的電容值(Cs)以及低漏電流(leakage)特性。
背景技術(shù)：
一般計算機(jī)系統(tǒng)使用的隨機(jī)存取內(nèi)存可分為動態(tài)以及靜態(tài)隨機(jī)存取內(nèi)存，其差異在于動態(tài)隨機(jī)存取內(nèi)存一個位只使用一個晶體管，需要周期性地補(bǔ)充電源(refresh)，以保持內(nèi)存內(nèi)資料不會流失，靜態(tài)隨機(jī)存取內(nèi)存(SRAM)每個位使用4個或6個晶體管(4T/6T)組成，不需要周期性地補(bǔ)充電源，速度較快，價格也較高。計算機(jī)中的主存儲器一般都是使用DRAM，高速緩存(cache memory)則是采用SRAM。
隨著科技進(jìn)步，可攜式小型電子產(chǎn)品如手機(jī)、個人數(shù)字助理(PDA)等也越來越普遍地被大眾所使用，這些電子產(chǎn)品受限于電池以及體積需要搭配高密度高效能低電壓的系統(tǒng)單芯片嵌入式內(nèi)存裝置，因此發(fā)展出如該行業(yè)者所知的單晶體管靜態(tài)隨機(jī)存取內(nèi)存(1T-SRAM)組件。這類單晶體管靜態(tài)隨機(jī)存取內(nèi)存組件與傳統(tǒng)由六個晶體管所構(gòu)成的靜態(tài)隨機(jī)存取內(nèi)存(six-transistor SRAM)不同在于其具有更高的組件密度、較佳的操作效能、更為省電及較簡化的電路設(shè)計，并且可以利用純粹邏輯(logic)制程制作或利用嵌入(embedded)內(nèi)存制程制作。
單晶體管靜態(tài)隨機(jī)存取內(nèi)存(1T-SRAM)技術(shù)使用平置的電容來構(gòu)成內(nèi)存位單元，作用與標(biāo)準(zhǔn)六晶體管SRAM相似，但卻只占約一半的裸片面積，儲存密度比標(biāo)準(zhǔn)SRAM高約四倍。作法是將電容折成接近90度角嵌入蝕刻在硅芯片上的溝槽或空穴內(nèi)，從而減小了儲存單元尺寸。但為了構(gòu)建儲存單元，須對制造制程做某些改動增加一次光罩，并添加新的蝕刻和植入步驟，以便形成能嵌入電容2/3體積的空穴。相關(guān)的現(xiàn)有技術(shù)可參考MoSys公司(Monolithic System Technology)所有的美國專利第6028804號「1T-SRAM兼容內(nèi)存的方法及裝置(Method and apparatus for 1T-SRAM compatiblememory)」以及美國專利第6573548號「動態(tài)隨機(jī)存取內(nèi)存具有部分制作于空穴內(nèi)的電容結(jié)構(gòu)及其操作方法(DRAM cell having a capacitor structurefabricated partially in a cavity and method for operating same)。
然而，現(xiàn)有的單晶體管靜態(tài)隨機(jī)存取內(nèi)存(1T-SRAM)即使使用最先進(jìn)的制程技術(shù)其單位內(nèi)存胞所占面積仍達(dá)0.5～0.6μm2，而且制程成本相對于標(biāo)準(zhǔn)邏輯制程仍高出約4％。此外，現(xiàn)有單晶體管靜態(tài)隨機(jī)存取內(nèi)存(1T-SRAM)只有增加少量的電容值(約3～7fF)。再者，在相鄰兩電容之間的絕緣性差亦是現(xiàn)有的單晶體管靜態(tài)隨機(jī)存取內(nèi)存(1T-SRAM)主要缺點。由此可知，該等單晶體管靜態(tài)隨機(jī)存取內(nèi)存(1T-SRAM)技術(shù)仍有進(jìn)一步改善的空間。

發(fā)明內(nèi)容
據(jù)此，本發(fā)明的主要目的在于提供一種深溝渠式單晶體管靜態(tài)隨機(jī)存取內(nèi)存(1T-SRAM)組件及其制法。
根據(jù)本發(fā)明的較佳實施例，本發(fā)明揭露一種深溝渠電容內(nèi)存單元結(jié)構(gòu)，包含有一第一導(dǎo)電型(first conductivity type)半導(dǎo)體基底，具有一主表面(main surface)；一第二導(dǎo)電型(second conductivity type)離子注入井，具有一井接面深度(well junction depth)，設(shè)于該半導(dǎo)體基底的該主表面上；一柵極介電層，設(shè)于該離子注入井上；一柵極，設(shè)于該柵極介電層上；一第一導(dǎo)電型重?fù)诫s(heavily doped)區(qū)，設(shè)于柵極一側(cè)的該離子注入井中；一第一導(dǎo)電型輕摻雜(lightly doped)區(qū)，設(shè)于柵極與該第一導(dǎo)電型重?fù)诫s區(qū)相反的另一側(cè)的該離子注入井中；以及一深溝渠電容，垂直該主表面形成于該半導(dǎo)體基底內(nèi)并向下深入超過該離子注入井的井接面深度至一預(yù)定深度，例如3至5微米深，其中該深溝渠電容包含有一離子外擴(kuò)散井(ion outdiffusion well)，其形成于該溝渠電容的下部，并與該離子注入井貫通連結(jié)(merge)，其中該深溝渠電容另包含有一多晶硅電極，其由一電容介電層(capacitor dielectric)以及一溝渠上端絕緣層(trench top insulationlayer)與該第一導(dǎo)電型輕摻雜區(qū)、該離子注入井以及該外擴(kuò)散井電性隔絕。
根據(jù)本發(fā)明的較佳實施例，深溝渠式單晶體管靜態(tài)隨機(jī)存取內(nèi)存組件利用形成于溝渠電容下部的離子外擴(kuò)散井與形成于半導(dǎo)體基底表面的離子注入井(implantation ion well)貫通連結(jié)，由此得到較高的電容值(Cs)以及低漏電流(leakage)特性。


圖1至圖9顯示依據(jù)本發(fā)明較佳實施例制作深溝渠式內(nèi)存組件的剖面示意圖。
圖號說明10半導(dǎo)體基底 11表面 12襯氧化硅層14襯氮化硅層 15深溝渠16深溝渠20N型井21砷硅玻璃 25埋入式N+摻雜區(qū)32電容介電層 34摻雜多晶硅層 45凹陷口46凹陷口 52介電層54光阻層55開口 60淺溝絕緣開口 62高密度硅氧層72柵極氧化層 81柵極 82柵極83柵極 84柵極 90層間介電層100 襯墊層 101 P+源極/汲極 102 P型輕摻雜漏極
105 絕緣層120 深溝渠電容140 深溝渠電容201 共享接觸插塞 202 位線插塞具體實施方式
首先，請參閱圖9，本發(fā)明關(guān)于一種深溝渠電容內(nèi)存單元結(jié)構(gòu)，包含有一第一導(dǎo)電型(first conductivity type)半導(dǎo)體基底10，具有一主表面(main surface)11；一第二導(dǎo)電型(second conductivity type)離子注入井20，具有一井接面深度(well junction depth)，設(shè)于該半導(dǎo)體基底10的該主表面11上；一柵極介電層72，設(shè)于該離子注入井20上；一柵極81，設(shè)于該柵極介電層72上；一第一導(dǎo)電型重?fù)诫s(heavily doped)區(qū)101，設(shè)于柵極81一側(cè)的該離子注入井20中；一第一導(dǎo)電型輕摻雜(lightly doped)區(qū)102，設(shè)于柵極81與該第一導(dǎo)電型重?fù)诫s區(qū)101相反的另一側(cè)的該離子注入井20中；以及一深溝渠電容120，垂直該主表面11形成于該半導(dǎo)體基底10內(nèi)并向下深入超過該離子注入井20的井接面深度至一預(yù)定深度，例如3至5微米深，其中該深溝渠電容120包含有一離子外擴(kuò)散井(ion outdiffusion well)25，其形成于該溝渠電容120的下部，并與該離子注入井20貫通連結(jié)(merge)，其中該深溝渠電容120另包含有一多晶硅電極34，其由一電容介電層(capacitor dielectric)32以及一溝渠上端絕緣層(trenchtop insulation layer)105與該第一導(dǎo)電型輕摻雜區(qū)102、該離子注入井20以及該外擴(kuò)散井25電性隔絕。
請參閱圖1至圖9，圖1至圖9顯示依據(jù)本發(fā)明較佳實施例制作先進(jìn)深溝渠式(deep-trench)內(nèi)存組件的剖面示意圖。如圖1所示，首先提供一基底10，例如P型摻雜硅基底，其內(nèi)形成有一N型井20。N型井20的井接面深度約為0.5至1.5微米(micrometer)，較佳為1微米左右。然后，利用現(xiàn)有技術(shù)，例如微影(lithographic process)以及干蝕刻，于沿著基底10的一表面11向下深挖穿過N型井20形成離P型基底10的表面11深約為3至5微米(較佳為3.5微米)左右的兩相鄰深溝渠(deep trench)15及16。于硅基底10挖出深溝渠的技術(shù)乃該行業(yè)者所熟知，可利用光阻以及沉積于硅基底表面上的襯墊層100，例如襯氧化硅層12以及襯氮化硅層14，作為蝕刻屏蔽，配合反應(yīng)性離子蝕刻(reactive ion etching，RIE)制程進(jìn)行之。
接著，如圖2所示，在距離基底10表面下約4000至6000埃左右的深度的深溝渠15及16表面?zhèn)缺谝约暗撞窟M(jìn)行高濃度N+摻雜，例如先沉積砷硅玻璃(arsenic silicate glass，ASG)，隨后以熱制程驅(qū)入(thermaldrive-in)，或直接沉積高濃度摻雜的多晶硅層。根據(jù)本發(fā)明的較佳實施例，先于深溝渠15及16表面?zhèn)缺谝约暗撞砍练e一層砷硅玻璃21，然后于深溝渠15及16內(nèi)填入光阻層(圖未示)，回蝕刻該光阻層至預(yù)定的深度，例如距離基底10表面下約4000至6000埃左右的深度，再去除未被該光阻層覆蓋的砷硅玻璃21，去除光阻層后，以熱驅(qū)入制程將N型摻質(zhì)由砷硅玻璃21擴(kuò)散進(jìn)入與砷硅玻璃21接觸的深溝渠15及16內(nèi)的基底10中，由此形成一離子外擴(kuò)散井(ion out diffusion well)或稱為埋入式(buried)N+摻雜區(qū)25。最后，將砷硅玻璃21去除。如前所述，在本發(fā)明的其它較佳實施例中，砷硅玻璃21亦可以由重?fù)诫s的多晶硅層代替，此時，形成埋入式N+摻雜區(qū)25后，可以不用將重?fù)诫s的多晶硅層去除，而將其留置于深溝渠15及16內(nèi)。由圖中可特別看出，本發(fā)明形成在深溝渠15及16下部的埋入式N+摻雜區(qū)25乃與N型井20相連貫。
如圖3所示，接著于襯墊層100以及深溝渠15及16內(nèi)壁上形成一電容介電層32，例如氧化硅-氮化硅-氧化硅(ONO)介電層，但不限于此。隨后于深溝渠15及16內(nèi)填滿N摻雜多晶硅層34。
如圖4所示，接著回蝕刻摻雜多晶硅層34至深溝渠15及16內(nèi)低于基底10表面下預(yù)定深度，例如100至400埃，較佳為200至300埃。隨后，再以濕蝕刻方式去除暴露出來的電容介電層32。此時，于深溝渠15及16各形成凹陷口45以及46。此時，大致完成深溝渠電容120以及140的制作。
如圖5所示，接著進(jìn)行邏輯淺溝絕緣模塊(logic STI module)制程。根據(jù)本發(fā)明的較佳實施例，首先于基底10上沉積一介電層52，例如硼硅玻璃(borosilicate glass，BSG)，并填滿凹陷口45以及46。然后于介電層52上以黃光制程定義光阻層54，其具有一開口55，定義淺溝絕緣區(qū)域。在其它實施例中，介電層52與光阻層54之間可以有一層抗反射層，但其并非本發(fā)明的重點。然后，再利用光阻層54與介電層52作為蝕刻屏蔽，經(jīng)由光阻層54中的開口55向下蝕刻介電層52、襯墊層100、基底10、部分的摻雜多晶硅層34以及電容介電層32，再去除剩余的光阻層54以及介電層52，即形成淺溝絕緣開口60，如圖6所示。
然后，如圖7所示，進(jìn)行一高密度電漿化學(xué)氣相沉積(high-densityplasma chemical vapor deposition，HDPCVD)制程，于基底10上沉積一高密度硅氧(HDP oxide)層62，并且填滿淺溝絕緣開口60。再進(jìn)行一化學(xué)機(jī)械研磨(chemical mechanical polishing，CMP)制程，利用襯墊層100為研磨停止層，使基底10表面平坦化。剩余的襯墊層100被去除，然后進(jìn)行標(biāo)準(zhǔn)邏輯制程，以熱氧化方式于暴露出的基底10表面上成長出新的柵極氧化層72，其厚度約為10至100埃。
如圖8所示，接著于柵極氧化層72上沉積多晶硅層，并以現(xiàn)有黃光以及蝕刻制程將多晶硅層定義成柵極結(jié)構(gòu)81、82、83及84。然后再以柵極結(jié)構(gòu)81、82、83及84為離子注入屏蔽進(jìn)行P型輕摻雜漏極(P-type lightlydoped drain/source，簡稱為PLDD)102制程，完成側(cè)壁子的制作之后，再利用一適當(dāng)屏蔽進(jìn)行P+源極/漏極101重?fù)诫s離子注入，如此即完成晶體管部分的邏輯制程。其中由控制柵極81下方的P信道可以存取深溝渠電容120的數(shù)據(jù)，而由控制柵極84下方的P信道可以存取深溝渠電容140的數(shù)據(jù)。接著，于半導(dǎo)體基底10上沉積一層間介電層(inter layer dielectric，ILD)90，其可以為硼硅玻璃、硼磷硅玻璃、二氧化硅等等。
最后，如圖9所示，接著利用黃光以及蝕刻制程于層間介電層90內(nèi)形成接觸開口(contact opening)，然后在接觸開口內(nèi)填入導(dǎo)電材質(zhì)，例如鎢金屬，如此分別形成共享接觸插塞(share contact)201，其穿過位于深溝渠電容120以及140的多晶硅電極34上方的絕緣層105而與深溝渠電容120以及140的多晶硅電極34電連接，以及位線插塞202，其與P+源極/漏極101電連接。操作時，提供一柵極電壓予柵極81，使柵極81下方的水平P信道開啟，并經(jīng)位線插塞202輸入一位線電壓予P+源極/漏極101，同時經(jīng)由插塞201輸入一負(fù)電壓于多晶硅電極34，由此在P型輕摻雜漏極(PLDD)102與埋入式(buried)N+摻雜區(qū)25之間感應(yīng)形成垂直P信道，在上述條件下，電洞經(jīng)由P+源極/漏極101、柵極81下方的水平P信道、P型輕摻雜漏極(PLDD)102、垂直P信道，而到達(dá)埋入式N+摻雜區(qū)25。
以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明申請專利范圍所做的均等變化與修飾，皆應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種深溝渠電容內(nèi)存單元結(jié)構(gòu)，其特征在于，包含有一第一導(dǎo)電型半導(dǎo)體基底，具有一主表面；一第二導(dǎo)電型離子注入井，具有一井接面深度，設(shè)于該半導(dǎo)體基底的該主表面上；一柵極介電層，設(shè)于該離子注入井上；一柵極，設(shè)于該柵極介電層上；一第一導(dǎo)電型重?fù)诫s區(qū)，設(shè)于該柵極一側(cè)的該離子注入井中；一第一導(dǎo)電型輕摻雜區(qū)，設(shè)于該柵極與該第一導(dǎo)電型重?fù)诫s區(qū)相反的另一側(cè)的該離子注入井中；以及一深溝渠電容，垂直該主表面形成于該半導(dǎo)體基底內(nèi)并向下深入超過該離子注入井的該井接面深度至一預(yù)定深度，其中該深溝渠電容包含有一離子外擴(kuò)散井，其形成于該溝渠電容的下部，并與該離子注入井貫通連結(jié)，其中該深溝渠電容另包含有一多晶硅電極，其由一電容介電層以及一溝渠上端絕緣層與該第一導(dǎo)電型輕摻雜區(qū)、該離子注入井以及該外擴(kuò)散井電性隔絕。
2.如權(quán)利要求1所述的深溝渠電容內(nèi)存單元結(jié)構(gòu)，其特征在于，該第一導(dǎo)電型為P型，而該第二導(dǎo)電型為N型。
3.如權(quán)利要求1所述的深溝渠電容內(nèi)存單元結(jié)構(gòu)，其特征在于，該離子外擴(kuò)散井的上端距離該半導(dǎo)體基底的該主表面約4000至6000埃。
4.如權(quán)利要求1所述的深溝渠電容內(nèi)存單元結(jié)構(gòu)，其特征在于，該深溝渠電容形成于該半導(dǎo)體基底內(nèi)的深度大于3微米。
5.如權(quán)利要求1所述的深溝渠電容內(nèi)存單元結(jié)構(gòu)，其特征在于，該電容介電層為氧化硅-氮化硅-氧化硅介電層。
6.如權(quán)利要求1所述的深溝渠電容內(nèi)存單元結(jié)構(gòu)，其特征在于，該溝渠上端絕緣層為一硅氧層。
7.如權(quán)利要求6所述的深溝渠電容內(nèi)存單元結(jié)構(gòu)，其特征在于，該溝渠上端絕緣層的厚度約為100至400埃。
8.一種深溝渠式單晶體管靜態(tài)隨機(jī)存取內(nèi)存單元，其特征在于，包含有一PMOS晶體管，形成于一N型離子注入井上，其中該N型離子注入井以離子注入形成于一P型半導(dǎo)體基底中，其中該PMOS晶體管包含有一柵極設(shè)于該N型離子注入井上，并由一柵極介電層與該N型離子注入井電性隔離，一P型重?fù)诫s漏極/源極，設(shè)于該柵極一側(cè)的該N型離子注入井中以及P型輕摻雜漏極/源極，設(shè)于該柵極與該P型重?fù)诫s漏極/源極相反的另一側(cè)的該N離子注入井中；以及一深溝渠電容，形成于該半導(dǎo)體基底內(nèi)該PMOS晶體管的一側(cè)，并向下深入超過該離子注入井的井接面深度至一預(yù)定深度，其中該深溝渠電容包含有一N型離子外擴(kuò)散井，其形成于該溝渠電容的下部，并與該N型離子注入井貫通連結(jié)，其中該深溝渠電容另包含有一多晶硅電極，其由一電容介電層與該P型輕摻雜漏極/源極、該N型離子注入井以及該N型外擴(kuò)散井電性隔絕。
9.如權(quán)利要求8所述的深溝渠式單晶體管靜態(tài)隨機(jī)存取內(nèi)存單元，其特征在于，該深溝渠式單晶體管靜態(tài)隨機(jī)存取內(nèi)存單元另包含有一溝渠上端絕緣層設(shè)于該多晶硅電極上方。
10.如權(quán)利要求9所述的深溝渠式單晶體管靜態(tài)隨機(jī)存取內(nèi)存單元，其特征在于，一接觸插塞穿過該溝渠上端絕緣層與該多晶硅電極電連結(jié)。
11.如權(quán)利要求9所述的深溝渠式單晶體管靜態(tài)隨機(jī)存取內(nèi)存單元，其特征在于，該溝渠上端絕緣層為一硅氧層。
12.如權(quán)利要求11所述的深溝渠式單晶體管靜態(tài)隨機(jī)存取內(nèi)存單元，其特征在于，該溝渠上端絕緣層的厚度約為100至400埃。
13.如權(quán)利要求8所述的深溝渠式單晶體管靜態(tài)隨機(jī)存取內(nèi)存單元，其特征在于，該電容介電層為氧化硅-氮化硅-氧化硅介電層。
14.如權(quán)利要求8所述的深溝渠式單晶體管靜態(tài)隨機(jī)存取內(nèi)存單元，其特征在于，該深溝渠電容形成于該半導(dǎo)體基底內(nèi)的該預(yù)定深度大于3微米。
全文摘要
一種深溝渠電容內(nèi)存單元結(jié)構(gòu)，包含第一導(dǎo)電型半導(dǎo)體基底，具有主表面；第二導(dǎo)電型離子注入井，具有井接面深度，設(shè)于半導(dǎo)體基底的主表面上；柵極介電層，設(shè)于離子注入井上；柵極，設(shè)于柵極介電層上；第一導(dǎo)電型重?fù)诫s區(qū)，設(shè)于柵極一側(cè)的離子注入井中；第一導(dǎo)電型輕摻雜區(qū)，設(shè)于柵極與該第一導(dǎo)電型重?fù)诫s區(qū)相反的另一側(cè)的離子注入井中；深溝渠電容，垂直主表面形成于該半導(dǎo)體基底內(nèi)并向下深入超過離子注入井的井接面深度至預(yù)定深度，該深溝渠電容包含離子外擴(kuò)散井，形成于溝渠電容下部，并與離子注入井貫通連結(jié)，該深溝渠電容包含有多晶硅電極，由電容介電層及溝渠上端絕緣層與該第一導(dǎo)電型輕摻雜區(qū)、該離子注入井及該外擴(kuò)散井電性隔絕。
文檔編號H01L27/11GK1674291SQ20041000797
公開日2005年9月28日 申請日期2004年3月23日 優(yōu)先權(quán)日2004年3月23日
發(fā)明者鄭鈞文 申請人:聯(lián)華電子股份有限公司