本發(fā)明涉及用于雙端口靜態(tài)存儲器的寫輔助電路。
背景技術(shù)：
雙端口靜態(tài)存儲器的存儲單元設(shè)有兩個端口，且存儲單元一般配有栓鎖電路、A端口字元線、A端口位元線、A端口反相位元線、B端口字元線、B端口位元線以及B端口反相位元線。
A端口位元線和A端口反相位元線可以在A端口字元線控制下將低電平可寫入栓鎖電路。當(dāng)A端口位元線設(shè)為低電平（同時A端口反相位元線設(shè)為高電平），且A端口字元線設(shè)為高電平（同時B端口字元線設(shè)為低電平），則A端口位元線的低電平可寫入栓鎖電路。當(dāng)A端口反相位元線設(shè)為低電平（同時A端口位元線設(shè)為高電平），且A端口字元線設(shè)為高電平（同時B端口字元線設(shè)為低電平），則A端口反相位元線的低電平可寫入栓鎖電路。
同理，B端口位元線和B端口反相位元線可以在B端口字元線控制下將低電平可寫入栓鎖電路。當(dāng)B端口位元線設(shè)為低電平（同時B端口反相位元線設(shè)為高電平），且B端口字元線設(shè)為高電平（同時A端口字元線設(shè)為低電平），則B端口位元線的低電平可寫入栓鎖電路。當(dāng)B端口反相位元線設(shè)為低電平（同時B端口位元線設(shè)為高電平），且B端口字元線設(shè)為高電平（同時A端口字元線設(shè)為低電平），則B端口反相位元線的低電平可寫入栓鎖電路。
但是，在A端口位元線或A端口反相位元線的低電平寫入栓鎖電路的時候（此時A端口字元線設(shè)為高電平），如果B端口字元線也被設(shè)為高電平，由于B端口位元線和B端口反相位元線的狀態(tài)不確定，有可能會影響A端口位元線或A端口反相位元線的寫入動作。
同理，在B端口位元線或B端口反相位元線的低電平寫入栓鎖電路的時候（此時B端口字元線設(shè)為高電平），如果A端口字元線也被設(shè)為高電平，由于A端口位元線和A端口反相位元線的狀態(tài)不確定，有可能會影響B(tài)端口位元線或B端口反相位元線的寫入動作。
技術(shù)實現(xiàn)要素：
本發(fā)明的目的在于克服上述缺陷，提供一種用于雙端口靜態(tài)存儲器的寫輔助電路,可提高數(shù)據(jù)寫入的可靠性。
為實現(xiàn)上述目的，本發(fā)明的技術(shù)方案是設(shè)計一種用于雙端口靜態(tài)存儲器的寫輔助電路，所述雙端口靜態(tài)存儲器包括雙端口存儲單元，所述雙端口存儲單元包括：A端口字元線、A端口位元線、A端口反相位元線、B端口字元線、B端口位元線以及B端口反相位元線；
所述寫輔助電路包括：將A端口位元線和B端口位元線鎖定在低電平的位元線低電平鎖定模塊，將A端口反相位元線和B端口反相位元線鎖定在高電平的反相位元線高電平鎖定模塊，將A端口反相位元線和B端口反相位元線鎖定在低電平的反相位元線低電平鎖定模塊，將A端口位元線和B端口位元線鎖定在高電平的位元線高電平鎖定模塊，A端口寫入使能控制線，以及B端口寫入使能控制線；
所述位元線低電平鎖定模塊包括：第一反相器、第一NMOS管、第二反相器以及第二NMOS管；第一反相器的輸入端與A端口位元線連接，第一反相器的輸出端與第一NMOS管的柵極連接，第一NMOS管的源極接地，第一NMOS管的漏極與B端口位元線連接；第二反相器的輸入端與B端口位元線連接，第二反相器的輸出端與第二NMOS管的柵極連接，第二NMOS管的源極接地，第二NMOS管的漏極與A端口位元線連接；
所述反相位元線高電平鎖定模塊包括：第一PMOS管、第二PMOS管、第三PMOS管以及第四PMOS管；第一PMOS管的柵極與A端口位元線連接，第一PMOS管的源極連接電壓源，第一PMOS管的漏極與第二PMOS管的源極連接，第二PMOS管的柵極與A端口寫入使能控制線連接，第二PMOS管的漏極與B端口反相位元線連接；第三PMOS管的柵極與B端口位元線連接，第三PMOS管的源極連接電壓源，第三PMOS管的漏極與第四PMOS管的源極連接，第四PMOS管的柵極與B端口寫入使能控制線連接，第四PMOS管的漏極與A端口反相位元線連接；
所述反相位元線低電平鎖定模塊包括：第三反相器、第三NMOS管、第四反相器以及第四NMOS管；第三反相器的輸入端與A端口反相位元線連接，第三反相器的輸出端與第三NMOS管的柵極連接，第三NMOS管的源極接地，第三NMOS管的漏極與B端口反相位元線連接；第四反相器的輸入端與B端口反相位元線連接，第四反相器的輸出端與第四NMOS管的柵極連接，第四NMOS管的源極接地，第四NMOS管的漏極與A端口反相位元線連接；
所述位元線高電平鎖定模塊包括：第五PMOS管、第六PMOS管、第七PMOS管以及第八PMOS管；第五PMOS管的柵極與A端口反相位元線連接，第五PMOS管的源極連接電壓源，第五PMOS管的漏極與第六PMOS管的源極連接，第六PMOS管的柵極與A端口寫入使能控制線連接，第六PMOS管的漏極與B端口位元線連接；第七PMOS管的柵極與B端口反相位元線連接，第七PMOS管的源極連接電壓源，第七PMOS管的漏極與第八PMOS管的源極連接，第八PMOS管的柵極與B端口寫入使能控制線連接，第八PMOS管的漏極與A端口位元線連接。
優(yōu)選的，所述雙端口存儲單元還包括栓鎖電路，該栓鎖電路的一輸入節(jié)點耦接至A端口位元線和B端口位元線，該栓鎖電路的另一輸入節(jié)點耦接至A端口反相位元線和B端口反相位元線。
本發(fā)明的優(yōu)點和有益效果在于：提供一種用于雙端口靜態(tài)存儲器的寫輔助電路,可提高數(shù)據(jù)寫入的可靠性。
附圖說明
圖1是本發(fā)明的示意圖。
具體實施方式
下面結(jié)合附圖和實施例，對本發(fā)明的具體實施方式作進一步描述。以下實施例僅用于更加清楚地說明本發(fā)明的技術(shù)方案，而不能以此來限制本發(fā)明的保護范圍。
本發(fā)明具體實施的技術(shù)方案是：
如圖1所示，一種用于雙端口靜態(tài)存儲器的寫輔助電路，所述雙端口靜態(tài)存儲器包括雙端口存儲單元，所述雙端口存儲單元包括：栓鎖電路40、A端口字元線AWL、A端口位元線ABL、A端口反相位元線ABLB、B端口字元線BWL、B端口位元線BBL以及B端口反相位元線BBLB；所述栓鎖電路40的一輸入節(jié)點耦接至A端口位元線ABL和B端口位元線BBL，栓鎖電路40的另一輸入節(jié)點耦接至A端口反相位元線ABLB和B端口反相位元線BBLB；
所述寫輔助電路包括：將A端口位元線ABL和B端口位元線BBL鎖定在低電平的位元線低電平鎖定模塊，將A端口反相位元線ABLB和B端口反相位元線BBLB鎖定在高電平的反相位元線高電平鎖定模塊，將A端口反相位元線ABLB和B端口反相位元線BBLB鎖定在低電平的反相位元線低電平鎖定模塊，將A端口位元線ABL和B端口位元線BBL鎖定在高電平的位元線高電平鎖定模塊，A端口寫入使能控制線WEAN，以及B端口寫入使能控制線WEBN；
所述位元線低電平鎖定模塊包括：第一反相器11、第一NMOS管21、第二反相器12以及第二NMOS管22；第一反相器11的輸入端與A端口位元線ABL連接，第一反相器11的輸出端與第一NMOS管21的柵極連接，第一NMOS管21的源極接地，第一NMOS管21的漏極與B端口位元線BBL連接；第二反相器12的輸入端與B端口位元線BBL連接，第二反相器12的輸出端與第二NMOS管22的柵極連接，第二NMOS管22的源極接地，第二NMOS管22的漏極與A端口位元線ABL連接；
所述反相位元線高電平鎖定模塊包括：第一PMOS管31、第二PMOS管32、第三PMOS管33以及第四PMOS管34；第一PMOS管31的柵極與A端口位元線ABL連接，第一PMOS管31的源極連接電壓源，第一PMOS管31的漏極與第二PMOS管32的源極連接，第二PMOS管32的柵極與A端口寫入使能控制線WEAN連接，第二PMOS管32的漏極與B端口反相位元線BBLB連接；第三PMOS管33的柵極與B端口位元線BBL連接，第三PMOS管33的源極連接電壓源，第三PMOS管33的漏極與第四PMOS管34的源極連接，第四PMOS管34的柵極與B端口寫入使能控制線WEBN連接，第四PMOS管34的漏極與A端口反相位元線ABLB連接；
所述反相位元線低電平鎖定模塊包括：第三反相器13、第三NMOS管23、第四反相器14以及第四NMOS管23；第三反相器13的輸入端與A端口反相位元線ABLB連接，第三反相器13的輸出端與第三NMOS管23的柵極連接，第三NMOS管23的源極接地，第三NMOS管23的漏極與B端口反相位元線BBLB連接；第四反相器14的輸入端與B端口反相位元線BBLB連接，第四反相器14的輸出端與第四NMOS管23的柵極連接，第四NMOS管23的源極接地，第四NMOS管23的漏極與A端口反相位元線ABLB連接；
所述位元線高電平鎖定模塊包括：第五PMOS管35、第六PMOS管36、第七PMOS管37以及第八PMOS管38；第五PMOS管35的柵極與A端口反相位元線ABLB連接，第五PMOS管35的源極連接電壓源，第五PMOS管35的漏極與第六PMOS管36的源極連接，第六PMOS管36的柵極與A端口寫入使能控制線WEAN連接，第六PMOS管36的漏極與B端口位元線BBL連接；第七PMOS管37的柵極與B端口反相位元線BBLB連接，第七PMOS管37的源極連接電壓源，第七PMOS管37的漏極與第八PMOS管38的源極連接，第八PMOS管38的柵極與B端口寫入使能控制線WEBN連接，第八PMOS管38的漏極與A端口位元線ABL連接。
將A端口位元線ABL的低電平寫入栓鎖電路40的過程：當(dāng)A端口位元線ABL設(shè)為低電平（同時A端口反相位元線ABLB設(shè)為高電平），A端口位元線ABL的低電平可通過第一反相器11和第一NMOS管21將B端口位元線BBL強制設(shè)為低電平，在A端口字元線AWL設(shè)為高電平時，將A端口寫入使能控制線WEAN設(shè)為低電平，則A端口位元線ABL的低電平可通過第一PMOS管31和第二PMOS管32將B端口反相位元線BBLB強制設(shè)為高電平，此時，A端口位元線ABL和B端口位元線BBL為低電平，A端口反相位元線ABLB和B端口反相位元線BBLB為高電平，即使B端口字元線BWL此時被設(shè)為高電平，A端口位元線ABL的低電平也可可靠寫入栓鎖電路40。
將B端口位元線BBL的低電平寫入栓鎖電路40的過程：當(dāng)B端口位元線BBL設(shè)為低電平（同時B端口反相位元線BBLB設(shè)為高電平），B端口位元線BBL的低電平可通過第二反相器12和第二NMOS管22將A端口位元線ABL強制設(shè)為低電平，在B端口字元線BWL設(shè)為高電平時，將B端口寫入使能控制線WEBN設(shè)為低電平，則B端口位元線BBL的低電平可通過第三PMOS管33和第四PMOS管34將A端口反相位元線ABLB強制設(shè)為高電平，此時，B端口位元線BBL和A端口位元線ABL為低電平，B端口反相位元線BBLB和A端口反相位元線ABLB為高電平，即使A端口字元線AWL此時被設(shè)為高電平，B端口位元線BBL的低電平也可可靠寫入栓鎖電路40。
將A端口反相位元線ABLB的低電平寫入栓鎖電路40的過程：當(dāng)A端口反相位元線ABLB設(shè)為低電平（同時A端口位元線ABL設(shè)為高電平），A端口反相位元線ABLB的低電平可通過第三反相器13和第三NMOS管23將B端口反相位元線BBLB強制設(shè)為低電平，在A端口字元線AWL設(shè)為高電平時，將A端口寫入使能控制線WEAN設(shè)為低電平，則A端口反相位元線ABLB的低電平可通過第五PMOS管35和第六PMOS管36將B端口位元線BBL強制設(shè)為高電平，此時，A端口反相位元線ABLB和B端口反相位元線BBLB為低電平，A端口位元線ABL和B端口位元線BBL為高電平，即使B端口字元線BWL此時被設(shè)為高電平，A端口反相位元線ABLB的低電平也可可靠寫入栓鎖電路40。
將B端口反相位元線BBLB的低電平寫入栓鎖電路40的過程：當(dāng)B端口反相位元線BBLB設(shè)為低電平（同時B端口位元線BBL設(shè)為高電平），B端口反相位元線BBLB的低電平可通過第四反相器14和第四NMOS管23將A端口反相位元線ABLB強制設(shè)為低電平，在B端口字元線BWL設(shè)為高電平時，將B端口寫入使能控制線WEBN設(shè)為低電平，則B端口反相位元線BBLB的低電平可通過第七PMOS管37和第八PMOS管38將A端口位元線ABL強制設(shè)為高電平，此時，B端口反相位元線BBLB和A端口反相位元線ABLB為低電平，B端口位元線BBL和A端口位元線ABL為高電平，即使A端口字元線AWL此時被設(shè)為高電平，B端口反相位元線BBLB的低電平也可可靠寫入栓鎖電路40。
以上所述僅是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明技術(shù)原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本發(fā)明的保護范圍。