本發(fā)明涉及一種2-9線地址譯碼器，尤其是涉及一種利用CNFET實現(xiàn)的三值2-9線地址譯碼器。

背景技術：

靜態(tài)隨機存儲器(Static Random Access Memory,SRAM)讀寫速度快，常用作處理器和內存間的接口電路，作為處理器的高速緩存。隨著超大規(guī)模集成電路(Very Large Scale Integration,VLSI)的發(fā)展，處理器時鐘頻率增加，對SRAM讀寫速度提出了更高的要求。地址譯碼器作為SRAM的重要的組成部分，其地址譯碼器延時占SRAM讀寫延時的很大一部分，因此SRAM的讀寫速度和功耗與地址譯碼器的性能有很大的關系。高性能地址譯碼器的設計對提高SRAM的讀寫速度降低功耗起了很大的作用。

傳統(tǒng)地址譯碼器采用CMOS技術設計，隨著特征尺寸縮小到納米量級，互連線寄生效應帶來的門延時、互連線串擾等問題越來越嚴重，地址譯碼器的工作速度遇到很大的挑戰(zhàn)。而準一維結構的碳納米管(Carbon Nanotube,CNT)因具有彈道傳輸特性、化學性質穩(wěn)定和柵壓調制便捷等特點，具有代替CMOS工藝的可能。將CNTs作為導電溝道可制得碳納米場效應晶體管(Carbon Nanotube Field Effect Transistor,CNFET)。文獻DENG J,WONG H S P.A Compact SPICE Model for Carbon-Nanotube Field-Effect Transistors Including Nonidealities and Its Application-Part I:Model of the Intrinsic Channel Region[J].IEEE Transactions on Electron Devices,2007,54(12):3186-3194.研究表明，碳納米場效應晶體管的極間電容僅為MOSFET極間電容的4％，故利用CNFET設計的地址譯碼器具有更小的延時，可提高地址譯碼器的工作速度。二值邏輯系統(tǒng)中，n輸入地址譯碼器，在SRAM中可控制2ⁿ個SRAM單元的讀寫操作。而在多值邏輯系統(tǒng)中，n輸入地址譯碼器可控制更多的SRAM單元。如最小基的三值邏輯，其邏輯取值為“0”、“1”和“2”；三值n輸入地址譯碼器在SRAM中，可控制3ⁿ個SRAM的讀寫操作，從而提高了地址譯碼器的譯碼效率。在控制相同個數(shù)的SRAM單元時，采用三值地址譯碼器可減少封裝的管腳數(shù)目。

鑒此，設計一種功耗較低，延時較小的利用CNFET實現(xiàn)的三值2-9線地址譯碼器具有重要意義。

技術實現(xiàn)要素：

本發(fā)明所要解決的技術問題是提供一種功耗較低，延時較小的利用CNFET實現(xiàn)的三值2-9線地址譯碼器。

本發(fā)明解決上述技術問題所采用的技術方案為：一種利用CNFET實現(xiàn)的三值2-9線地址譯碼器，包括兩個結構相同的三值1-3線地址譯碼器、九個結構相同的三輸入與非門和九個結構相同的反相器；所述的三值1-3線地址譯碼器具有輸入端、第一輸出端、第二輸出端和第三輸出端，所述的三輸入與非門具有第一輸入端、第二輸入端、第三輸入端和輸出端；所述的三值1-3線地址譯碼器包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管和第十一CNFET管；所述的第三CNFET管、所述的第四CNFET管、所述的第七CNFET管、所述的第八CNFET管和所述的第十CNFET管均為P型CNFET管，所述的第一CNFET管、所述的第二CNFET管、所述的第五CNFET管、所述的第六CNFET管、所述的第九CNFET管和所述的第十一CNFET管均為N型CNFET管；所述的第一CNFET管的柵極、所述的第四CNFET管的源極、所述的第七CNFET管的源極、所述的第八CNFET管的源極和所述的第十CNFET管的源極均接入第一電源，所述的第一CNFET管的漏極接入第二電源，所述的第二電源是所述的第一電源的一半；所述的第八CNFET管的柵極、所述的第九CNFET管的柵極、所述的第十CNFET管的柵極和所述的第十一CNFET管的柵極連接且其連接端為所述的三值1-3線地址譯碼器的輸入端；所述的第二CNFET管的柵極、所述的第三CNFET管的柵極、所述的第八CNFET管的漏極和所述的第九CNFET管的漏極連接且其連接端為所述的三值1-3線地址譯碼器的第一輸出端；所述的第二CNFET管的源極、所述的第五CNFET管的源極、所述的第六CNFET管的源極、所述的第九CNFET管的源極和所述的第十一CNFET管的源極均接地；所述的第六CNFET管的柵極、所述的第七CNFET管的柵極、所述的第十CNFET管的漏極和所述的第十一CNFET管的漏極連接，所述的第四CNFET管的柵極、所述的第五CNFET管的柵極、所述的第六CNFET管的漏極和所述的第七CNFET管的漏極連接且其連接端為所述的三值1-3線地址譯碼器的第三輸出端；所述的第一CNFET管的源極、所述的第二CNFET管的漏極、所述的第三CNFET管的漏極和所述的第五CNFET管的漏極連接且其連接端為所述的三值1-3線地址譯碼器的第二輸出端；所述的第三CNFET管的源極和所述的第四CNFET管的漏極連接；兩個所述的三值1-3線地址譯碼器分別為第一三值1-3線地址譯碼器和第二三值1-3線地址譯碼器，九個所述的三輸入與非門分別為第一三輸入與非門、第二三輸入與非門、第三三輸入與非門、第四三輸入與非門、第五三輸入與非門、第六三輸入與非門、第七三輸入與非門、第八三輸入與非門和第九三輸入與非門，九個所述的反相器分別為第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器和第九反相器；所述的第一三值1-3線地址譯碼器的輸入端為所述的三值2-9線地址譯碼器的第一輸入端，所述的第二三值1-3線地址譯碼器的輸入端為所述的三值2-9線地址譯碼器的第二輸入端，所述的第一三值1-3線地址譯碼器的第一輸出端分別與所述的第一三輸入與非門的第二輸入端、所述的第二三輸入與非門的第二輸入端和所述的第三三輸入與非門的第二輸入端連接；所述的第一三值1-3線地址譯碼器的第二輸出端分別與所述的第四三輸入與非門的第二輸入端、所述的第五三輸入與非門的第二輸入端和所述的第六三輸入與非門的第二輸入端連接；所述的第一三值1-3線地址譯碼器的第三輸出端分別與所述的第七三輸入與非門的第二輸入端、所述的第八三輸入與非門的第二輸入端和所述的第九三輸入與非門的第二輸入端連接；所述的第二三值1-3線地址譯碼器的第一輸出端分別與所述的第一三輸入與非門的第三輸入端、所述的第四三輸入與非門的第三輸入端和所述的第七三輸入與非門的第三輸入端連接；所述的第二三值1-3線地址譯碼器的第二輸出端分別與所述的第二三輸入與非門的第三輸入端、所述的第五三輸入與非門的第三輸入端和所述的第八三輸入與非門的第三輸入端連接；所述的第二三值1-3線地址譯碼器的第三輸出端分別與所述的第三三輸入與非門的第三輸入端、所述的第六三輸入與非門的第三輸入端和所述的第九三輸入與非門的第三輸入端連接；所述的第一三輸入與非門的第一輸入端、所述的第二三輸入與非門的第一輸入端、所述的第三三輸入與非門的第一輸入端、所述的第四三輸入與非門的第一輸入端、所述的第五三輸入與非門的第一輸入端、所述的第六三輸入與非門的第一輸入端、所述的第七三輸入與非門的第一輸入端、所述的第八三輸入與非門的第一輸入端和所述的第九三輸入與非門的第一輸入端連接且其連接端為所述的三值2-9線地址譯碼器的使能端；所述的第一三輸入與非門的輸出端和所述的第一反相器的輸入端連接，所述的第二三輸入與非門的輸出端和所述的第二反相器的輸入端連接，所述的第三三輸入與非門的輸出端和所述的第三反相器的輸入端連接，所述的第四三輸入與非門的輸出端和所述的第四反相器的輸入端連接，所述的第五三輸入與非門的輸出端和所述的第五反相器的輸入端連接，所述的第六三輸入與非門的輸出端和所述的第六反相器的輸入端連接，所述的第七三輸入與非門的輸出端和所述的第七反相器的輸入端連接，所述的第八三輸入與非門的輸出端和所述的第八反相器的輸入端連接，所述的第九三輸入與非門的輸出端和所述的第九反相器的輸入端連接；所述的第一反相器的輸出端為所述的三值2-9線地址譯碼器的第一輸出端，所述的第二反相器的輸出端為所述的三值2-9線地址譯碼器的第二輸出端，所述的第三反相器的輸出端為所述的三值2-9線地址譯碼器的第三輸出端，所述的第四反相器的輸出端為所述的三值2-9線地址譯碼器的第四輸出端，所述的第五反相器的輸出端為所述的三值2-9線地址譯碼器的第五輸出端，所述的第六反相器的輸出端為所述的三值2-9線地址譯碼器的第六輸出端，所述的第七反相器的輸出端為所述的三值2-9線地址譯碼器的第七輸出端，所述的第八反相器的輸出端為所述的三值2-9線地址譯碼器的第八輸出端，所述的第九反相器的輸出端為所述的三值2-9線地址譯碼器的第九輸出端。

所述的第一CNFET管的閾值電壓為0.428v，所述的第二CNFET管的閾值電壓和所述的第五CNFET管的閾值電壓均為0.557v，所述的第三CNFET管的閾值電壓和所述的第四CNFET管的閾值電壓均為-0.557v，所述的第六CNFET管的閾值電壓和所述的第九CNFET管的閾值電壓均為0.289v，所述的第七CNFET管的閾值電壓和所述的第八CNFET管的閾值電壓均為-0.557v，所述的第十CNFET管的閾值電壓為-0.289v，所述的第十一CNFET管的閾值電壓為0.557v。

所述的第一CNFET管的管徑為1.018nm，所述的第二CNFET管的管徑、所述的第三CNFET管的管徑、所述的第四CNFET管的管徑、所述的第五CNFET管的管徑、所述的第七CNFET管的管徑、所述的第八CNFET管的管徑和所述的第十一CNFET管的管徑均為0.783nm，所述的第六CNFET管的管徑和所述的第九CNFET管的管徑均為1.487nm，所述的第十CNFET管的管徑為1.488nm。該電路可以利用更低的電源電壓來驅動電路，進一步降低功耗和延時。

所述的第一電源為0.9v，所述的第二電源為0.45v。該電路采用第一電源和第二電源得到三值輸出響應信號，提高電路的穩(wěn)定性。

所述的三輸入與非門包括第十二CNFET管、第十三CNFET管、第十四CNFET管、第十五CNFET管、第十六CNFET管、第十七CNFET管和第十八CNFET管；所述的第十二CNFET管、所述的第十六CNFET管和所述的第十七CNFET管均為P型CNFET管，所述的第十三CNFET管、所述的第十四CNFET管、所述的第十五CNFET管和所述的第十八CNFET管均為N型CNFET管；所述的第十二CNFET管的源極、所述的第十六CNFET管的源極、所述的第十七CNFET管的源極和所述的第十八CNFET管的柵極均接入所述的第一電源，所述的第十八CNFET管的漏極接入所述的第二電源；所述的第十二CNFET管的柵極和所述的第十三CNFET管的柵極連接且其連接端為所述的三輸入與非門的第一輸入端，所述的第十二CNFET管的漏極、所述的第十三CNFET管的漏極、所述的第十六CNFET管的漏極、所述的第十七CNFET管的漏極和所述的第十八CNFET管的源極連接且其連接端為所述的三輸入與非門的輸出端，所述的第十三CNFET管的源極和所述的第十四CNFET管的漏極連接，所述的第十四CNFET管的源極和所述的第十五CNFET管的漏極連接，所述的第十四CNFET管的柵極和所述的第十六CNFET管的柵極連接且其連接端為所述的三輸入與非門的第二輸入端，所述的第十五CNFET管的源極接地，所述的第十五CNFET管的柵極和所述的第十七CNFET管的柵極連接且其連接端為所述的三輸入與非門的第三輸入端。該電路可以利用更低的電源電壓來驅動電路，進一步降低功耗和延時。

所述的第十二CNFET管的管徑、所述的第十三CNFET管的管徑、所述的第十四CNFET管的管徑、所述的第十五CNFET管的管徑、所述的第十六CNFET管的管徑和所述的第十七CNFET管的管徑均為0.783nm，所述的第十八CNFET管的管徑為1.018nm。該電路可以利用更低的電源電壓來驅動電路，進一步降低功耗和延時。

所述的反相器包括第十九CNFET管、第二十CNFET管和第二十一CNFET管，所述的第十九CNFET管為P型CNFET管，所述的第二十CNFET管和所述的第二十一CNFET管均為N型CNFET管；所述的第十九CNFET管的源極和所述的第二十一CNFET管的柵極均接入所述的第一電源，所述的第二十一CNFET管的漏極接入所述的第二電源，所述的第十九CNFET管的柵極和所述的第二十CNFET管的柵極連接且其連接端為所述的反相器的輸入端，所述的第十九CNFET管的漏極、所述的第二十CNFET管的漏極和所述的第二十一CNFET管的源極連接且其連接端為所述的反相器的輸出端，所述的第二十CNFET管的源極接地。該電路利用CNFET管的多閾值電壓特性，柵壓調節(jié)便捷，提高了穩(wěn)定性。

所述的第十九CNFET管的管徑和所述的第二十CNFET管的管徑均為0.783nm，所述的第二十一CNFET管的管徑為1.018nm。該電路利用CNFET管的多閾值電壓特性，柵壓調節(jié)便捷，提高了穩(wěn)定性。

與現(xiàn)有技術相比，本發(fā)明的優(yōu)點在于采用兩個結構相同的三值1-3線地址譯碼器、九個結構相同的三輸入與非門和九個結構相同的反相器來實現(xiàn)三值2-9線地址譯碼器，三值1-3線地址譯碼器包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管和第十一CNFET管；與現(xiàn)有的3-8線地址譯碼器相比，輸出端相差不大，輸入端數(shù)目有明顯減少，可減少封裝后的端口數(shù)目，提高譯碼效率，并且采用CNFET管來實現(xiàn)，功耗較低，延時較小。

附圖說明

圖1為本發(fā)明的利用CNFET實現(xiàn)的三值2-9線地址譯碼器的結構圖；

圖2為本發(fā)明的利用CNFET實現(xiàn)的三值2-9線地址譯碼器中三值1-3線地址譯碼器的電路圖；

圖3(a)為本發(fā)明的利用CNFET實現(xiàn)的三值2-9線地址譯碼器的三輸入與非門的電路圖；

圖3(b)為本發(fā)明的利用CNFET實現(xiàn)的三值2-9線地址譯碼器的三輸入與非門的符號圖；

圖4(a)為本發(fā)明的利用CNFET實現(xiàn)的三值2-9線地址譯碼器的反相器的電路圖；

圖4(b)為本發(fā)明的利用CNFET實現(xiàn)的三值2-9線地址譯碼器的反相器的符號圖；

圖5為本發(fā)明的利用CNFET實現(xiàn)的三值2-9線地址譯碼器的仿真波形圖。

具體實施方式

以下結合附圖實施例對本發(fā)明作進一步詳細描述。

實施例一：如圖1、圖2所示，一種利用CNFET實現(xiàn)的三值2-9線地址譯碼器，包括兩個結構相同的三值1-3線地址譯碼器、九個結構相同的三輸入與非門和九個結構相同的反相器；三值1-3線地址譯碼器具有輸入端、第一輸出端、第二輸出端和第三輸出端，三輸入與非門具有第一輸入端、第二輸入端、第三輸入端和輸出端；三值1-3線地址譯碼器包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9、第十CNFET管T10和第十一CNFET管T11；第三CNFET管T3、第四CNFET管T4、第七CNFET管T7、第八CNFET管T8和第十CNFET管T10均為P型CNFET管，第一CNFET管T1、第二CNFET管T2、第五CNFET管T5、第六CNFET管T6、第九CNFET管T9和第十一CNFET管T11均為N型CNFET管；第一CNFET管T1的柵極、第四CNFET管T4的源極、第七CNFET管T7的源極、第八CNFET管T8的源極和第十CNFET管T10的源極均接入第一電源Vdd，第一CNFET管T1的漏極接入第二電源Vdd1，第二電源Vdd1是第一電源Vdd的一半；第八CNFET管T8的柵極、第九CNFET管T9的柵極、第十CNFET管T10的柵極和第十一CNFET管T11的柵極連接且其連接端為三值1-3線地址譯碼器的輸入端；第二CNFET管T2的柵極、第三CNFET管T3的柵極、第八CNFET管T8的漏極和第九CNFET管T9的漏極連接且其連接端為三值1-3線地址譯碼器的第一輸出端；第二CNFET管T2的源極、第五CNFET管T5的源極、第六CNFET管T6的源極、第九CNFET管T9的源極和第十一CNFET管T11的源極均接地；第六CNFET管T6的柵極、第七CNFET管T7的柵極、第十CNFET管T10的漏極和第十一CNFET管T11的漏極連接，第四CNFET管T4的柵極、第五CNFET管T5的柵極、第六CNFET管T6的漏極和第七CNFET管T7的漏極連接且其連接端為三值1-3線地址譯碼器的第三輸出端；第一CNFET管T1的源極、第二CNFET管T2的漏極、第三CNFET管T3的漏極和第五CNFET管T5的漏極連接且其連接端為三值1-3線地址譯碼器的第二輸出端；第三CNFET管T3的源極和第四CNFET管T4的漏極連接；兩個三值1-3線地址譯碼器分別為第一三值1-3線地址譯碼器U1和第二三值1-3線地址譯碼器U2，九個三輸入與非門分別為第一三輸入與非門G1、第二三輸入與非門G2、第三三輸入與非門G3、第四三輸入與非門G4、第五三輸入與非門G5、第六三輸入與非門G6、第七三輸入與非門G7、第八三輸入與非門G8和第九三輸入與非門G9，九個反相器分別為第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5、第六反相器F6、第七反相器F7、第八反相器F8和第九反相器F9；第一三值1-3線地址譯碼器U1的輸入端為三值2-9線地址譯碼器的第一輸入端，第二三值1-3線地址譯碼器U2的輸入端為三值2-9線地址譯碼器的第二輸入端，第一三值1-3線地址譯碼器U1的第一輸出端分別與第一三輸入與非門G1的第二輸入端、第二三輸入與非門G2的第二輸入端和第三三輸入與非門G3的第二輸入端連接；第一三值1-3線地址譯碼器U1的第二輸出端分別與第四三輸入與非門G4的第二輸入端、第五三輸入與非門G5的第二輸入端和第六三輸入與非門G6的第二輸入端連接；第一三值1-3線地址譯碼器U1的第三輸出端分別與第七三輸入與非門G7的第二輸入端、第八三輸入與非門G8的第二輸入端和第九三輸入與非門G9的第二輸入端連接；第二三值1-3線地址譯碼器U2的第一輸出端分別與第一三輸入與非門G1的第三輸入端、第四三輸入與非門G4的第三輸入端和第七三輸入與非門G7的第三輸入端連接；第二三值1-3線地址譯碼器U2的第二輸出端分別與第二三輸入與非門G2的第三輸入端、第五三輸入與非門G5的第三輸入端和第八三輸入與非門G8的第三輸入端連接；第二三值1-3線地址譯碼器U2的第三輸出端分別與第三三輸入與非門G3的第三輸入端、第六三輸入與非門G6的第三輸入端和第九三輸入與非門G9的第三輸入端連接；第一三輸入與非門G1的第一輸入端、第二三輸入與非門G2的第一輸入端、第三三輸入與非門G3的第一輸入端、第四三輸入與非門G4的第一輸入端、第五三輸入與非門G5的第一輸入端、第六三輸入與非門G6的第一輸入端、第七三輸入與非門G7的第一輸入端、第八三輸入與非門G8的第一輸入端和第九三輸入與非門G9的第一輸入端連接且其連接端為三值2-9線地址譯碼器的使能端；第一三輸入與非門G1的輸出端和第一反相器F1的輸入端連接，第二三輸入與非門G2的輸出端和第二反相器F2的輸入端連接，第三三輸入與非門G3的輸出端和第三反相器F3的輸入端連接，第四三輸入與非門G4的輸出端和第四反相器F4的輸入端連接，第五三輸入與非門G5的輸出端和第五反相器F5的輸入端連接，第六三輸入與非門G6的輸出端和第六反相器F6的輸入端連接，第七三輸入與非門G7的輸出端和第七反相器F7的輸入端連接，第八三輸入與非門G8的輸出端和第八反相器F8的輸入端連接，第九三輸入與非門G9的輸出端和第九反相器F9的輸入端連接；第一反相器F1的輸出端為三值2-9線地址譯碼器的第一輸出端，第二反相器F2的輸出端為三值2-9線地址譯碼器的第二輸出端，第三反相器F3的輸出端為三值2-9線地址譯碼器的第三輸出端，第四反相器F4的輸出端為三值2-9線地址譯碼器的第四輸出端，第五反相器F5的輸出端為三值2-9線地址譯碼器的第五輸出端，第六反相器F6的輸出端為三值2-9線地址譯碼器的第六輸出端，第七反相器F7的輸出端為三值2-9線地址譯碼器的第七輸出端，第八反相器F8的輸出端為三值2-9線地址譯碼器的第八輸出端，第九反相器F9的輸出端為三值2-9線地址譯碼器的第九輸出端。

實施例二：如圖1、圖2所示，一種利用CNFET實現(xiàn)的三值2-9線地址譯碼器，包括兩個結構相同的三值1-3線地址譯碼器、九個結構相同的三輸入與非門和九個結構相同的反相器；三值1-3線地址譯碼器具有輸入端、第一輸出端、第二輸出端和第三輸出端，三輸入與非門具有第一輸入端、第二輸入端、第三輸入端和輸出端；三值1-3線地址譯碼器包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9、第十CNFET管T10和第十一CNFET管T11；第三CNFET管T3、第四CNFET管T4、第七CNFET管T7、第八CNFET管T8和第十CNFET管T10均為P型CNFET管，第一CNFET管T1、第二CNFET管T2、第五CNFET管T5、第六CNFET管T6、第九CNFET管T9和第十一CNFET管T11均為N型CNFET管；第一CNFET管T1的柵極、第四CNFET管T4的源極、第七CNFET管T7的源極、第八CNFET管T8的源極和第十CNFET管T10的源極均接入第一電源Vdd，第一CNFET管T1的漏極接入第二電源Vdd1，第二電源Vdd1是第一電源Vdd的一半；第八CNFET管T8的柵極、第九CNFET管T9的柵極、第十CNFET管T10的柵極和第十一CNFET管T11的柵極連接且其連接端為三值1-3線地址譯碼器的輸入端；第二CNFET管T2的柵極、第三CNFET管T3的柵極、第八CNFET管T8的漏極和第九CNFET管T9的漏極連接且其連接端為三值1-3線地址譯碼器的第一輸出端；第二CNFET管T2的源極、第五CNFET管T5的源極、第六CNFET管T6的源極、第九CNFET管T9的源極和第十一CNFET管T11的源極均接地；第六CNFET管T6的柵極、第七CNFET管T7的柵極、第十CNFET管T10的漏極和第十一CNFET管T11的漏極連接，第四CNFET管T4的柵極、第五CNFET管T5的柵極、第六CNFET管T6的漏極和第七CNFET管T7的漏極連接且其連接端為三值1-3線地址譯碼器的第三輸出端；第一CNFET管T1的源極、第二CNFET管T2的漏極、第三CNFET管T3的漏極和第五CNFET管T5的漏極連接且其連接端為三值1-3線地址譯碼器的第二輸出端；第三CNFET管T3的源極和第四CNFET管T4的漏極連接；兩個三值1-3線地址譯碼器分別為第一三值1-3線地址譯碼器U1和第二三值1-3線地址譯碼器U2，九個三輸入與非門分別為第一三輸入與非門G1、第二三輸入與非門G2、第三三輸入與非門G3、第四三輸入與非門G4、第五三輸入與非門G5、第六三輸入與非門G6、第七三輸入與非門G7、第八三輸入與非門G8和第九三輸入與非門G9，九個反相器分別為第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5、第六反相器F6、第七反相器F7、第八反相器F8和第九反相器F9；第一三值1-3線地址譯碼器U1的輸入端為三值2-9線地址譯碼器的第一輸入端，第二三值1-3線地址譯碼器U2的輸入端為三值2-9線地址譯碼器的第二輸入端，第一三值1-3線地址譯碼器U1的第一輸出端分別與第一三輸入與非門G1的第二輸入端、第二三輸入與非門G2的第二輸入端和第三三輸入與非門G3的第二輸入端連接；第一三值1-3線地址譯碼器U1的第二輸出端分別與第四三輸入與非門G4的第二輸入端、第五三輸入與非門G5的第二輸入端和第六三輸入與非門G6的第二輸入端連接；第一三值1-3線地址譯碼器U1的第三輸出端分別與第七三輸入與非門G7的第二輸入端、第八三輸入與非門G8的第二輸入端和第九三輸入與非門G9的第二輸入端連接；第二三值1-3線地址譯碼器U2的第一輸出端分別與第一三輸入與非門G1的第三輸入端、第四三輸入與非門G4的第三輸入端和第七三輸入與非門G7的第三輸入端連接；第二三值1-3線地址譯碼器U2的第二輸出端分別與第二三輸入與非門G2的第三輸入端、第五三輸入與非門G5的第三輸入端和第八三輸入與非門G8的第三輸入端連接；第二三值1-3線地址譯碼器U2的第三輸出端分別與第三三輸入與非門G3的第三輸入端、第六三輸入與非門G6的第三輸入端和第九三輸入與非門G9的第三輸入端連接；第一三輸入與非門G1的第一輸入端、第二三輸入與非門G2的第一輸入端、第三三輸入與非門G3的第一輸入端、第四三輸入與非門G4的第一輸入端、第五三輸入與非門G5的第一輸入端、第六三輸入與非門G6的第一輸入端、第七三輸入與非門G7的第一輸入端、第八三輸入與非門G8的第一輸入端和第九三輸入與非門G9的第一輸入端連接且其連接端為三值2-9線地址譯碼器的使能端；第一三輸入與非門G1的輸出端和第一反相器F1的輸入端連接，第二三輸入與非門G2的輸出端和第二反相器F2的輸入端連接，第三三輸入與非門G3的輸出端和第三反相器F3的輸入端連接，第四三輸入與非門G4的輸出端和第四反相器F4的輸入端連接，第五三輸入與非門G5的輸出端和第五反相器F5的輸入端連接，第六三輸入與非門G6的輸出端和第六反相器F6的輸入端連接，第七三輸入與非門G7的輸出端和第七反相器F7的輸入端連接，第八三輸入與非門G8的輸出端和第八反相器F8的輸入端連接，第九三輸入與非門G9的輸出端和第九反相器F9的輸入端連接；第一反相器F1的輸出端為三值2-9線地址譯碼器的第一輸出端，第二反相器F2的輸出端為三值2-9線地址譯碼器的第二輸出端，第三反相器F3的輸出端為三值2-9線地址譯碼器的第三輸出端，第四反相器F4的輸出端為三值2-9線地址譯碼器的第四輸出端，第五反相器F5的輸出端為三值2-9線地址譯碼器的第五輸出端，第六反相器F6的輸出端為三值2-9線地址譯碼器的第六輸出端，第七反相器F7的輸出端為三值2-9線地址譯碼器的第七輸出端，第八反相器F8的輸出端為三值2-9線地址譯碼器的第八輸出端，第九反相器F9的輸出端為三值2-9線地址譯碼器的第九輸出端。

本實施例中，第一CNFET管T1的閾值電壓為0.428v，第二CNFET管T2的閾值電壓和第五CNFET管T5的閾值電壓均為0.557v，第三CNFET管T3的閾值電壓和第四CNFET管T4的閾值電壓均為-0.557v，第六CNFET管T6的閾值電壓和第九CNFET管T9的閾值電壓均為0.289v，第七CNFET管T7的閾值電壓和第八CNFET管T8的閾值電壓均為-0.557v，第十CNFET管T10的閾值電壓為-0.289v，第十一CNFET管T11的閾值電壓為0.557v。

本實施例中，第一CNFET管T1的管徑為1.018nm，第二CNFET管T2的管徑、第三CNFET管T3的管徑、第四CNFET管T4的管徑、第五CNFET管T5的管徑、第七CNFET管T7的管徑、第八CNFET管T8的管徑和第十一CNFET管T11的管徑均為0.783nm，第六CNFET管T6的管徑和第九CNFET管T9的管徑均為1.487nm，第十CNFET管T10的管徑為1.488nm。

本實施例中，第一電源Vdd為0.9v，第二電源Vdd1為0.45v。

如圖3(a)和圖3(b)所示，本實施例中，三輸入與非門包括第十二CNFET管T12、第十三CNFET管T13、第十四CNFET管T14、第十五CNFET管T15、第十六CNFET管T16、第十七CNFET管T17和第十八CNFET管T18；第十二CNFET管T12、第十六CNFET管T16和第十七CNFET管T17均為P型CNFET管，第十三CNFET管T13、第十四CNFET管T14、第十五CNFET管T15和第十八CNFET管T18均為N型CNFET管；第十二CNFET管T12的源極、第十六CNFET管T16的源極、第十七CNFET管T17的源極和第十八CNFET管T18的柵極均接入第一電源Vdd，第十八CNFET管T18的漏極接入第二電源Vdd1；第十二CNFET管T12的柵極和第十三CNFET管T13的柵極連接且其連接端為三輸入與非門的第一輸入端，第十二CNFET管T12的漏極、第十三CNFET管T13的漏極、第十六CNFET管T16的漏極、第十七CNFET管T17的漏極和第十八CNFET管T18的源極連接且其連接端為三輸入與非門的輸出端，第十三CNFET管T13的源極和第十四CNFET管T14的漏極連接，第十四CNFET管T14的源極和第十五CNFET管T15的漏極連接，第十四CNFET管T14的柵極和第十六CNFET管T16的柵極連接且其連接端為三輸入與非門的第二輸入端，第十五CNFET管T15的源極接地，第十五CNFET管T15的柵極和第十七CNFET管T17的柵極連接且其連接端為三輸入與非門的第三輸入端。

本實施例中，第十二CNFET管T12的管徑、第十三CNFET管T13的管徑、第十四CNFET管T14的管徑、第十五CNFET管T15的管徑、第十六CNFET管T16的管徑和第十七CNFET管T17的管徑均為0.783nm，第十八CNFET管T18的管徑為1.018nm。

如圖4(a)和圖4(b)所示，本實施例中，反相器包括第十九CNFET管T19、第二十CNFET管T20和第二十一CNFET管T21，第十九CNFET管T19為P型CNFET管，第二十CNFET管T20和第二十一CNFET管T21均為N型CNFET管；第十九CNFET管T19的源極和第二十一CNFET管T21的柵極均接入第一電源Vdd，第二十一CNFET管T21的漏極接入第二電源Vdd1，第十九CNFET管T19的柵極和第二十CNFET管T20的柵極連接且其連接端為反相器的輸入端，第十九CNFET管T19的漏極、第二十CNFET管T20的漏極和第二十一CNFET管T21的源極連接且其連接端為反相器的輸出端，第二十CNFET管T20的源極接地。

本實施例中，第十九CNFET管T19的管徑和第二十CNFET管T20的管徑均為0.783nm，第二十一CNFET管T21的管徑為1.018nm。

采用斯坦福大學32nm標準模型庫對本發(fā)明的利用CNFET實現(xiàn)的三值2-9線地址譯碼器進行仿真，驗證其邏輯功能并分析功耗和延時。標準模型庫考慮了非理想條件下CNT電荷屏蔽效應、寄生效應、源/漏極和柵極的電阻和電容等因素對電路的影響，因此仿真結果精確可靠。仿真過程中CNFET的主要參數(shù)如表16所示，采用的電源Vdd＝0.9V和Vddl＝0.45V。

表1 CNFET模型主要參數(shù)

本發(fā)明的利用CNFET實現(xiàn)的三值2-9線地址譯碼器的仿真波形如圖5所示。分析圖5可知，使能信號EN高電平有效，當使能信號EN為高電平時，地址譯碼器處于工作狀態(tài)；當使能信號EN為低電平時，無論輸入第一輸入信號I₁和第二輸入信號I₂為何種狀態(tài)，輸出信號全為“0”，地址譯碼器處于非工作狀態(tài)，由此，本發(fā)明的利用CNFET實現(xiàn)的三值2-9線地址譯碼器邏輯功能正確。

當不同兩個地址譯碼器輸出端數(shù)目相同時，即譯碼效率相同，則這兩個地址譯碼器可控制SRAM陣列中相同數(shù)目的SRAM單元的工作。本發(fā)明的利用CNFET實現(xiàn)的三值2-9線地址譯碼器與3-8線地址譯碼器輸出端相差不大，輸入端數(shù)目有明顯減少，因此本發(fā)明的利用CNFET實現(xiàn)的三值2-9線地址譯碼器可減少封裝后的端口數(shù)目，提高譯碼效率。

在地址譯碼器輸出端數(shù)目相差不大時，將傳統(tǒng)3-8線地址譯碼器、3-8線塊譯碼器、文獻1Novel Design Technique of Address Decoder for SRAM中記載的3-8線二值地址譯碼器與本發(fā)明的三值2-9線地址譯碼器延時的對比，對比數(shù)據(jù)如表2所示。

表2 三值地址譯碼器與二值地址譯碼器延時的對比。

分析表2可知，本發(fā)明的三值2-9線地址譯碼器相比3-8線二值地址譯碼器延時至少減少13.2％，提高SRAM的性能。