本發(fā)明涉及一種半導(dǎo)體元件以及其制作方法，尤其是涉及一種以一個存儲柵極與兩個電荷存儲結(jié)構(gòu)對應(yīng)設(shè)置以提升單元密度的半導(dǎo)體元件以及其制作方法。

背景技術(shù)：

半導(dǎo)體存儲器為電腦或電子產(chǎn)品中用于存儲數(shù)據(jù)的半導(dǎo)體元件，其可概分為揮發(fā)性存儲器(volatile)與非揮發(fā)性存儲器，其中非揮發(fā)性存儲器由于具有不因電源供應(yīng)中斷而造成存儲數(shù)據(jù)遺失的特性，而被廣泛地使用。作為非揮發(fā)性存儲器的其中一種，SONOS存儲器結(jié)構(gòu)主要是具有一氮化物層，夾設(shè)于兩層氧化物層之間，此一氮化物層作為電子或電動的電荷捕捉層(charge trap layer)，而設(shè)置此一電荷捕捉層上下的兩層氧化物層則分別作為一電荷穿遂層(charge tunnel layer)與電荷阻擋層(charge block layer)。此一作為信息存儲主要元件的氧化物-氮化物-氧化物(oxide-nitride-oxide，以下簡稱為ONO)結(jié)構(gòu)設(shè)置于半導(dǎo)體基板上，且其上可設(shè)置一浮動(floating)硅柵極，是以被稱作為一SONOS存儲器。

然而，隨著電腦微處理器的功能越來越強(qiáng)大，對大容量且低成本的存儲器的需求也越來越高。為了滿足此一趨勢以及半導(dǎo)體科技對高集成度持續(xù)的挑戰(zhàn)，存儲器結(jié)構(gòu)愈趨微縮，而存儲器結(jié)構(gòu)的制作工藝愈趨復(fù)雜。因此，如何通過設(shè)計上的改變來有效地提升集成度與電性表現(xiàn)，一直是相關(guān)業(yè)界所努力的目標(biāo)。

技術(shù)實現(xiàn)要素：

本發(fā)明提供了一種半導(dǎo)體元件以及其制作方法，利用使存儲柵極與源極區(qū)重疊設(shè)置并互相絕緣，且使存儲柵極同時連接兩個電荷存儲結(jié)構(gòu)，由此達(dá)到縮小元件尺寸以及進(jìn)而提升元件集成度的目的。

根據(jù)本發(fā)明的一實施例，本發(fā)明提供了一種半導(dǎo)體元件的制作方法包括 下列步驟。在一半導(dǎo)體基底的一存儲器區(qū)上形成多個選擇柵極。在兩相鄰的選擇柵極之間形成兩電荷存儲結(jié)構(gòu)。在半導(dǎo)體基底中形成一源極區(qū)，且源極區(qū)形成于兩相鄰的選擇柵極之間。形成一絕緣塊，且絕緣塊形成于兩電荷存儲結(jié)構(gòu)之間以及源極區(qū)上。在絕緣塊上形成一存儲柵極，且存儲柵極與兩電荷存儲結(jié)構(gòu)連接。

根據(jù)本發(fā)明的一實施例，本發(fā)明還提供了一種半導(dǎo)體元件，包括一半導(dǎo)體基底、多個選擇柵極、兩電荷存儲結(jié)構(gòu)、一源極區(qū)、一絕緣塊以及一存儲柵極。半導(dǎo)體基底具有一存儲器區(qū)。選擇柵極設(shè)置于半導(dǎo)體基底的存儲器區(qū)上。兩電荷存儲結(jié)構(gòu)設(shè)置于兩相鄰的選擇柵極之間。源極區(qū)設(shè)置于半導(dǎo)體基底中且設(shè)置于兩相鄰的選擇柵極之間。絕緣塊設(shè)置于源極區(qū)上且設(shè)置于兩電荷存儲結(jié)構(gòu)之間。存儲柵極設(shè)置于絕緣塊上，且存儲柵極與兩電荷存儲結(jié)構(gòu)連接。

附圖說明

圖1至圖17為本發(fā)明第一實施例的半導(dǎo)體元件的制作方法示意圖，其中

圖2為圖1之后的制作方法示意圖；

圖3為圖2之后的制作方法示意圖；

圖4為圖3之后的制作方法示意圖；

圖5為圖4之后的制作方法示意圖；

圖6為圖5之后的制作方法示意圖；

圖7為圖6之后的制作方法示意圖；

圖8為圖7之后的制作方法示意圖；

圖9為圖8之后的制作方法示意圖；

圖10為圖9之后的制作方法示意圖；

圖11為圖10之后的制作方法示意圖；

圖12為圖11之后的制作方法示意圖；

圖13為圖12之后的制作方法示意圖；

圖14為圖13之后的制作方法示意圖；

圖15為圖14之后的制作方法示意圖；

圖16為圖15之后的制作方法示意圖；

圖17為圖16之后的制作方法示意圖；

圖18為本發(fā)明第二實施例的半導(dǎo)體元件的示意圖；

圖19為本發(fā)明第三實施例的半導(dǎo)體元件的示意圖；

圖20為本發(fā)明第四實施例的半導(dǎo)體元件的示意圖；

圖21為本發(fā)明第五實施例的半導(dǎo)體元件的示意圖；

圖22為本發(fā)明第六實施例的半導(dǎo)體元件的示意圖。

主要元件符號說明

10 半導(dǎo)體基底

11 淺溝隔離

21 柵極介電層

22 多晶硅材料

23 第一掩模

31 第一氧化物層

32 氮化物層

33 第一間隙壁

34 第二氧化物層

35 絕緣塊

39 電荷存儲結(jié)構(gòu)

41 介面層

42 高介電常數(shù)介電層

42U U型高介電常數(shù)結(jié)構(gòu)

43 阻障層

51 多晶硅層

52 第二掩模

53 第三掩模

55 漏極區(qū)

55A 源極/漏極區(qū)

56 第二間隙壁

57 第三間隙壁

61 自對準(zhǔn)硅化物

62 第一硅化物

63 第二硅化物

71 蝕刻停止層

72 第一層間介電層

80 金屬導(dǎo)電材料

91 第二層間介電層

92 接觸插塞

101-106 半導(dǎo)體元件

D1 水平方向

D2 垂直方向

DG 虛置柵極

G 金屬柵極

MG 存儲柵極

R1 存儲器區(qū)

R2 邏輯區(qū)

SG 選擇柵極

SL 源極區(qū)

具體實施方式

請參閱圖1至圖17。圖1至圖17所繪示為本發(fā)明第一實施例的半導(dǎo)體元件的制作方法示意圖。本實施例的半導(dǎo)體元件的制作方法包括下列步驟。首先，如圖1所示，在一半導(dǎo)體基底10的一存儲器區(qū)R1上形成多個選擇柵極SG。本實施例的半導(dǎo)體基底10可包括硅基底(silicon substrate)、外延硅基底(epitaxial silicon substrate)、硅鍺半導(dǎo)體基底(silicon germanium substrate)、碳化硅基底(silicon carbide substrate)或硅覆絕緣(silicon-on-insulator,SOI)基底等，但并不以此為限。此外，半導(dǎo)體基底10可具有上述的存儲器區(qū)R1以及邏輯區(qū)R2，分別用以形成存儲器單元以及邏輯單元，且存儲器區(qū)R1與邏輯區(qū)R2之間可通過于半導(dǎo)體基底10中形成的淺溝隔離11提供隔離效果。本實施例的選擇柵極SG可由多晶硅材料22形成，更明確地說，可于半導(dǎo)體基底10上依序形成一柵極介電層21以及多晶硅材料22，再通過第一掩模23對多晶硅材料22與柵極介電層21進(jìn)行圖案化制作工藝而形成選擇柵極SG，但本發(fā)明并不以此為限。在本發(fā)明的其他實施例中，也可視需要以其他 導(dǎo)電材料或/及其他制作工藝方式來形成選擇柵極SG。

接著，如圖1至圖4所示，在一水平方向D1上兩相鄰的選擇柵極SG之間形成兩電荷存儲結(jié)構(gòu)39。本實施例的電荷存儲結(jié)構(gòu)39的制作方法可包括但不限于下列步驟，首先，如圖1所示，共形地(conformally)形成一第一氧化物層31以及一氮化物層32。第一氧化物層31共形地形成于半導(dǎo)體基底10、選擇柵極SG以及第一掩模23上，而氮化物層32共形成于第一氧化物層31上。接著，如圖2所示，在各選擇柵極SG的側(cè)壁上的氮化物層32上形成第一間隙壁33，然后利用一掩模(未繪示)移除兩相鄰的選擇柵極SG之間以及兩相鄰的第一間隙壁33之間的部分氮化物層32并通過例如一離子注入制作工藝于半導(dǎo)體基底10中形成一源極區(qū)SL，并可于源極區(qū)SL形成之后將此掩模移除。源極區(qū)SL可包括例如源極線或其他形狀的源極區(qū)。源極區(qū)SL形成于兩相鄰的選擇柵極SG之間，且源極區(qū)SL可對應(yīng)兩相鄰的選擇柵極SG之間未被氮化物層32覆蓋的區(qū)域，但并不以此為限。然后，如圖2至圖3所示，將第一間隙壁33以及位于源極區(qū)SL上的第一氧化物層31移除，再通過一氧化制作工藝形成一第二氧化物層34以及一絕緣塊35。第二氧化物層34共形地形成于氮化物層32上，而絕緣塊35形成于兩電荷存儲結(jié)構(gòu)39之間且形成于源極區(qū)SL上。由于進(jìn)行氧化制作工藝時暴露出的源極區(qū)SL與氮化物層32的材料差異等因素，故在進(jìn)行上述氧化制作工藝時，源極區(qū)SL上的氧化速率會比其他氮化物層32上的氧化速率快，故所形成的絕緣塊35會具有比第二氧化物層34厚的厚度。換句話說，本實施例的第二氧化物層34以及絕緣塊35由同一氧化制作工藝所形成，且絕緣塊35可自對準(zhǔn)地(self-aligned)形成于源極區(qū)SL上，但本發(fā)明并不以此為限。在本發(fā)明的其他實施例中，也可視需要以不同的制作工藝分別形成第二氧化物層34與絕緣塊35。

然后，如圖4所示，利用一掩模(未繪示)移除部分的第一氧化物層31、氮化物層32以及第二氧化物層34，而于兩相鄰的選擇柵極SG之間形成兩電荷存儲結(jié)構(gòu)39，并于電荷存儲結(jié)構(gòu)39形成之后將此掩模移除。各電荷存儲結(jié)構(gòu)39由剩余的第一氧化物層31、氮化物層32以及第二氧化物層34所構(gòu)成。兩電荷存儲結(jié)構(gòu)39于水平方向D1上分別位于絕緣塊35的兩側(cè)，且各電荷存儲結(jié)構(gòu)39可于一與水平方向D1正交的垂直方向D2上部分覆蓋第一掩模23，但并不以此為限。在本實施例中，第一氧化物層31、第二氧化 物層34以及絕緣塊35可由氧化硅所形成，氮化物層32可由氮化硅所形成，而電荷存儲結(jié)構(gòu)39可被視為一氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)結(jié)構(gòu)，但并不以此為限。在本發(fā)明的其他實施例中，也可視需要以其他適合的材料或/及結(jié)構(gòu)形成電荷存儲結(jié)構(gòu)39。

接著，如圖5所示，在半導(dǎo)體基底10的邏輯區(qū)R2以及存儲器區(qū)R1上形成一介面層41、一高介電常數(shù)介電層42以及一阻障層43。阻障層43形成于高介電常數(shù)介電層42上，且部分的高介電常數(shù)介電層42以及部分的阻障層43形成于兩相鄰的選擇柵極SG之間。高介電常數(shù)介電層42可選自氧化鉿(hafnium oxide,HfO₂)、硅酸鉿氧化合物(hafnium silicon oxide,HfSiO₄)、硅酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al₂O₃)、氧化鑭(lanthanum oxide,La₂O₃)、氧化鉭(tantalum oxide,Ta₂O₅)、氧化釔(yttrium oxide,Y₂O₃)、氧化鋯(zirconium oxide,ZrO₂)、鈦酸鍶(strontium titanate oxide,SrTiO₃)、硅酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide,HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所組成的群組，而阻障層43可包括鎳(nickel，Ni)、鈦(titanium，Ti)、氮化鈦(titanium nitride，TiN)、鉭(tantalum，Ta)、氮化鉭(Tantalum nitride，TaN)、氧化鋁鈦(titanium aluminum oxide，TiAlO)或其他適合的單層或多層疊層結(jié)構(gòu)。

之后，如圖6至圖7所示，可通過一掩模(未繪示)移除兩相鄰的選擇柵極SG之間的部分的位于源極區(qū)SL上方的高介電常數(shù)介電層42與阻障層43，并于此掩模移除之后在存儲器區(qū)R1以及邏輯區(qū)R2上形成一多晶硅層51，邏輯區(qū)R2上的多晶硅層51可用以于后續(xù)制作工藝中形成虛置柵極(圖6與圖7未繪示)，而存儲器區(qū)R1上的多晶硅層51部分填入兩相鄰的選擇柵極SG之間的空間中，用以于兩相鄰的選擇柵極SG之間的絕緣塊35上形成一存儲柵極(圖6與圖7未繪示，也可稱為控制柵極，control gate)。此外，如圖7至圖10所示，為了控制于存儲器區(qū)R1上的多晶硅層51與邏輯區(qū)R2上的多晶硅層51的高度接近一致，本實施例的制作方法可包括但不限于下列步驟，首先，如圖7所示，在邏輯區(qū)R2的多晶硅層51上形成一第二掩模52，并于第二掩模上52以及存儲器區(qū)R1的多晶硅層51上再形成另一層多晶硅層51(當(dāng)作犧牲層)。接著，如圖8所示，先進(jìn)行一平坦化制作工藝?yán)? 化學(xué)機(jī)械研磨(chemical mechanical polish，CMP)制作工藝移除部分的多晶硅層51或/及第二掩模52以及位于第一掩模23上的電荷存儲結(jié)構(gòu)39、介面層41、高介電常數(shù)介電層42或/及阻障層43，用以使第二掩模52的上表面與存儲器區(qū)R1上的多晶硅層51的上表面大致齊平。于上述的平坦化制作工藝后，先于第二掩模52上形成一第三掩模53，再如圖8至圖9所示進(jìn)行一蝕刻選擇比較低的蝕刻制作工藝，用以使邏輯區(qū)R2的多晶硅層51與存儲器區(qū)R1的多晶硅層51大體上等高，并將第二掩模52與第三掩模53移除。

然后，如圖10所示，利用一掩模(未繪示)移除部分的多晶硅層51、高介電常數(shù)介電層42與阻障層43，而于半導(dǎo)體基底10的邏輯區(qū)R2上形成一虛置柵極DG，且于半導(dǎo)體基底10的存儲器區(qū)R1上形成一存儲柵極MG，然后將此掩模移除。本實施例的虛置柵極DG以及存儲柵極MG由同一個多晶硅層(例如本實施例的多晶硅層51)所形成，由此達(dá)到制作工藝整合與簡化的效果，但并不以此為限。在本發(fā)明的其他實施例中，也可視需要以不同材料或/及其他制作工藝方式來形成虛置柵極DG與存儲柵極MG。本實施例的存儲柵極MG形成于兩相鄰的選擇柵極SG之間且位于絕緣塊35上，此外存儲柵極MG與兩相鄰的選擇柵極SG之間的兩電荷存儲結(jié)構(gòu)39連接，故存儲柵極MG可分別與兩相鄰的選擇柵極SG搭配以分別控制兩電荷存儲結(jié)構(gòu)39。換句話說，兩相鄰的選擇柵極SG與對應(yīng)的電荷存儲結(jié)構(gòu)39可共用一個存儲柵極MG與源極區(qū)SL，由此達(dá)到縮小元件尺寸以及進(jìn)而提升元件集成度的目的。此外，本實施例的電荷存儲結(jié)構(gòu)39的剖面形狀優(yōu)選可包括一L形結(jié)構(gòu)，而存儲柵極MG可與兩個電荷存儲結(jié)構(gòu)39于水平方向D1以及垂直方向D2均部分重疊，但并不以此為限。在本實施例中，部分的高介電常數(shù)介電層42與阻障層43會于第一方向D1上夾設(shè)于存儲柵極MG與電荷存儲結(jié)構(gòu)39，但并不以此為限。

如圖11所示，本實施例的制作方法可還包括于存儲柵極MG對應(yīng)的兩選擇柵極SG的相對外側(cè)的半導(dǎo)體基底10中以及虛置柵極DG兩側(cè)的半導(dǎo)體基底10中分別形成輕摻雜區(qū)(未繪示)、漏極區(qū)55與源極/漏極區(qū)55A，并于兩選擇柵極SG的相對外側(cè)以及虛置柵極DG的兩側(cè)形成第二間隙壁56以及第三間隙壁57。然后，如圖12所示，利用一掩模(未繪示)對存儲柵極MG進(jìn)行一掘入制作工藝，以移除部分的存儲柵極MG而使存儲柵極MG的高度下降，并于掘入制作工藝之后將此掩模移除。如圖13所示，本實施例的制 作方法也可選擇性地包括移除部分的選擇柵極SG而使特定區(qū)域的選擇柵極SG的高度下降，用以定義出后續(xù)形成與選擇柵極SG連接的接觸結(jié)構(gòu)的對應(yīng)區(qū)域，但并不以此為限。接著，如圖14所示，在上述的掘入制作工藝之后，可于存儲柵極MG與至少部分的選擇柵極SG上分別形成一自對準(zhǔn)硅化物(self-aligned silicide，salicide)61，并于存儲柵極MG對應(yīng)的兩選擇柵極SG的相對外側(cè)的半導(dǎo)體基底10中形成第一硅化物62，且于虛置柵極DG兩側(cè)的半導(dǎo)體基底10中形成第二硅化物63。自對準(zhǔn)硅化物61、第一硅化物62與第二硅化物63可分別包括金屬硅化物而可一并形成，但本發(fā)明并不以此為限。在本發(fā)明的其他實施例中也可視需要以不同材料或/及制作工藝分別形成自對準(zhǔn)硅化物61、第一硅化物62與第二硅化物63。

然后，如圖15所示，在半導(dǎo)體基底10的存儲器區(qū)R1以及邏輯區(qū)R2上形成一蝕刻停止層71以及一第一層間介電層72，并進(jìn)行一平坦化制作工藝，用以使邏輯區(qū)R2的虛置柵極DG被暴露出。接著，如圖15至圖16所示，將邏輯區(qū)R2的虛置柵極DG移除并以一金屬柵極G取代虛置柵極DG，而此移除虛置柵極DG并以金屬柵極G取代虛置柵極DG的方法可包括一替換性金屬柵極(replacement metal gate，RMG)制作工藝，但并不以此為限。金屬柵極G可包括一金屬導(dǎo)電材料80以及對應(yīng)的功函數(shù)層(未繪示)。在本實施例中，由于高介電常數(shù)介電層42于虛置柵極DG被移除之前形成，故可被視為一先high-k(high-k first)制作工藝，但本發(fā)明并不以此為限。在本發(fā)明的其他實施例中也可視需要選擇性地搭配后high-k(high-k last)制作工藝。之后，如圖17所示，形成一第二層間介電層91覆蓋存儲器區(qū)R1以及邏輯區(qū)R2，并形成多個接觸插塞92貫穿第二層間介電層91以及對應(yīng)的其他材料層而分別與存儲柵極MG、選擇柵極SG、漏極區(qū)55、源極/漏極區(qū)55A形成電連接。經(jīng)由上述制作方法，即可獲得如圖17所示的半導(dǎo)體元件101。

如圖17所示，本實施例的半導(dǎo)體元件101包括半導(dǎo)體基底10、多個選擇柵極SG、兩電荷存儲結(jié)構(gòu)39、源極區(qū)SL、絕緣塊35以及存儲柵極MG。半導(dǎo)體基底10具有存儲器區(qū)R1。選擇柵極SG設(shè)置于半導(dǎo)體基底10的存儲器區(qū)R1上。兩電荷存儲結(jié)構(gòu)39設(shè)置于兩相鄰的選擇柵極SG之間。源極區(qū)SL設(shè)置于半導(dǎo)體基底10中且設(shè)置于兩相鄰的選擇柵極SG之間。絕緣塊35設(shè)置于源極區(qū)SL上且設(shè)置于兩電荷存儲結(jié)構(gòu)39之間。存儲柵極MG設(shè)置于絕緣塊35上，且存儲柵極MG與兩電荷存儲結(jié)構(gòu)39連接。各電荷存儲結(jié)構(gòu) 39包括第一氧化物層31、氮化物層32以及第二氧化物層34。氮化物層32設(shè)置于第一氧化物層31上，且第二氧化物層34設(shè)置于氮化物層32上。此外，半導(dǎo)體元件101可還包括高介電常數(shù)介電層42以及阻障層43設(shè)置于半導(dǎo)體基底10的存儲器區(qū)R1以及邏輯區(qū)R2上，而阻障層43設(shè)置于高介電常數(shù)介電層42上。

在本實施例的制作方式下，部分的高介電常數(shù)介電層42以及部分的阻障層43設(shè)置于兩相鄰的選擇柵極SG之間，且至少部分的高介電常數(shù)介電層42以及至少部分的阻障層43設(shè)置于存儲柵極MG與電荷存儲結(jié)構(gòu)39之間，但本發(fā)明并不以此為限。在本發(fā)明的其他實施例中，也可視需要將兩相鄰的選擇柵極SG之間的高介電常數(shù)介電層42與阻障層43完全移除。在本實施例中，存儲柵極MG以及選擇柵極SG可由多晶硅所構(gòu)成，而在此狀況下，半導(dǎo)體元件101可還包括自對準(zhǔn)硅化物61設(shè)置于存儲柵極MG以及至少一個選擇柵極SG上，用以使對應(yīng)的接觸插塞92可有效地形成電連接。本實施例的半導(dǎo)體元件101中的各部件的材料特性與技術(shù)特征以于上述的制作方法中說明，故在此并不再贅述。值得說明的是，在本實施例的半導(dǎo)體元件101中，由于存儲柵極MG與源極區(qū)SL同時對應(yīng)兩個電荷存儲結(jié)構(gòu)39以及兩個選擇柵極SG，故可由此達(dá)到縮小元件尺寸以及提升元件集成度的目的。此外，由于存儲柵極MG與源極區(qū)SL于垂直方向D2上重疊，故需于存儲柵極MG與源極區(qū)SL之間設(shè)置絕緣塊35進(jìn)行隔離，而絕緣塊35可與電荷存儲結(jié)構(gòu)39中的第二氧化物層34經(jīng)由同一氧化制作工藝而形成，由此達(dá)到進(jìn)一步簡化制作工藝的效果。

下文將針對本發(fā)明的不同實施例進(jìn)行說明，且為簡化說明，以下說明主要針對各實施例不同的部分進(jìn)行詳述，而不再對相同的部分作重復(fù)贅述。此外，本發(fā)明的各實施例中相同的元件以相同的標(biāo)號進(jìn)行標(biāo)示，用以方便在各實施例間互相對照。

請參閱圖18。圖18所繪示為本發(fā)明第二實施例的半導(dǎo)體元件102的示意圖。如圖18所示，與上述第一實施例不同的地方在于，在半導(dǎo)體元件102的制作方法中，高介電常數(shù)介電層42以及阻障層43于虛置柵極(圖18未繪示)被移除之后形成，故可被視為一high-k last制作工藝。因此，位于邏輯區(qū)R2上的高介電常數(shù)介電層42以及至少部分的位于存儲器區(qū)R1上的高介電常數(shù)介電層42可分別包括一U型高介電常數(shù)結(jié)構(gòu)42U。此外，在本實施例 中，存儲柵極MG以及邏輯區(qū)R2的金屬柵極G可由上述第一實施例的替換性金屬柵極制作工藝所形成，故本實施例的存儲柵極MG也可包括金屬導(dǎo)電材料80，而存儲柵極MG的金屬導(dǎo)電材料80被存儲器區(qū)R1的U型高介電常數(shù)結(jié)構(gòu)42U圍繞，且金屬柵極G的金屬導(dǎo)電材料80被邏輯區(qū)R2的U型高介電常數(shù)結(jié)構(gòu)42U圍繞。

請參閱圖19。圖19所繪示為本發(fā)明第三實施例的半導(dǎo)體元件103的示意圖。如圖19所示，與上述第二實施例不同的地方在于，本實施例的高介電常數(shù)介電層42于虛置柵極(圖19未繪示)被移除之前形成，但存儲柵極MG以及邏輯區(qū)R2的金屬柵極G可由上述第一實施例的替換性金屬柵極制作工藝所形成，故本實施例的存儲柵極MG可包括金屬導(dǎo)電材料80。

請參閱圖20。圖20所繪示為本發(fā)明第四實施例的半導(dǎo)體元件104的示意圖。如圖20所示，與上述第二實施例不同的地方在于，本實施例的選擇柵極SG以及邏輯區(qū)R2的金屬柵極G由上述第一實施例的替換性金屬柵極制作工藝所形成，故選擇柵極SG包括金屬導(dǎo)電材料80，且選擇柵極SG的金屬導(dǎo)電材料80被存儲器區(qū)R1的U型高介電常數(shù)結(jié)構(gòu)42U圍繞。換句話說，本實施例的半導(dǎo)體元件104的存儲器區(qū)R1的選擇柵極SG也可包括金屬柵極結(jié)構(gòu)，由此可避免當(dāng)使用多晶硅材料形成選擇柵極SG時可能發(fā)生的空乏效應(yīng)與穿隧效應(yīng)，對于存儲器元件的尺寸微縮上有正面的幫助。

請參閱圖21。圖21所繪示為本發(fā)明第五實施例的半導(dǎo)體元件105的示意圖。如圖21所示，與上述第四實施例不同的地方在于，本實施例的存儲柵極MG、選擇柵極SG以及邏輯區(qū)R2的金屬柵極G可均由上述第一實施例的替換性金屬柵極制作工藝所形成，故存儲柵極MG與選擇柵極SG可分別包括金屬導(dǎo)電材料80，且選擇柵極SG的金屬導(dǎo)電材料80以及存儲柵極MG的金屬導(dǎo)電材料80也可分別被存儲器區(qū)R1的U型高介電常數(shù)結(jié)構(gòu)42U圍繞。

請參閱圖22。圖22所繪示為本發(fā)明第六實施例的半導(dǎo)體元件106的示意圖。如圖22所示，與上述第五實施例不同的地方在于，本實施例的兩電荷存儲結(jié)構(gòu)39之間可不具有高介電常數(shù)介電層42與阻障層43，故存儲柵極MG可直接與對應(yīng)的兩電荷存儲結(jié)構(gòu)39接觸。

綜上所述，本發(fā)明的半導(dǎo)體元件以及其制作方法是將存儲柵極與源極區(qū)重疊設(shè)置并互相絕緣，并將存儲柵極同時連接兩個電荷存儲結(jié)構(gòu)，由此達(dá)到 縮小元件尺寸以及進(jìn)而提升元件集成度的目的。此外，用以隔離存儲柵極與源極區(qū)的置絕緣塊可與電荷存儲結(jié)構(gòu)中的第二氧化物層經(jīng)由同一氧化制作工藝而一起形成，由此達(dá)到進(jìn)一步簡化制作工藝的效果。本發(fā)明的存儲器區(qū)的存儲柵極或/及選擇柵極也可視需要與邏輯區(qū)的金屬柵極以同一個替換性金屬柵極制作工藝，由此達(dá)到簡化制作工藝以及提升元件性能等效果。

以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，都應(yīng)屬本發(fā)明的涵蓋范圍。