專利名稱：一種ω形鰭片的制備方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體技術(shù)領(lǐng)域，尤其涉及ー種Ω形鰭片的制備方法。
背景技術(shù)：
隨著集成電路產(chǎn)業(yè)按照Moore定律持續(xù)向前發(fā)展，CMOS器件的特征尺寸持續(xù)縮 小，平面體硅CMOS結(jié)構(gòu)器件遇到了嚴(yán)峻的挑戰(zhàn)。為了克服這些問(wèn)題，各種新結(jié)構(gòu)器件應(yīng)運(yùn)而生。在眾多新結(jié)構(gòu)器件中，鰭型場(chǎng)效應(yīng)晶體管(FinFET)被認(rèn)為是最有可能替代平面體硅CMOS器件的新結(jié)構(gòu)器件之一，成為國(guó)際研究的熱點(diǎn)。FinFET結(jié)構(gòu)器件初期主要制備在SOI襯底上，エ藝較體硅襯底而言較為簡(jiǎn)単。但是SOI FinFET存在制備成本高，散熱性差，存在浮體效應(yīng)和自加熱效應(yīng)等缺點(diǎn)。為了克服SOI FinFET存在的問(wèn)題，研究人員開(kāi)始研究采用體硅襯底來(lái)制備FinFET器件，即BulkFinFET0基于Bulk FinFET的DRAM、SRAM等產(chǎn)品已經(jīng)取得了應(yīng)用。但是一般的BulkFinFET結(jié)構(gòu)器件較SOI FinFET器件而言仍然具有以下缺點(diǎn)SCE效應(yīng)抑制效果不十分理想；溝道底部的鰭片內(nèi)仍然會(huì)形成泄漏電流路徑造成泄漏電流較大；雜質(zhì)剖面控制困難。由于鰭片是FinFET結(jié)構(gòu)器件核心結(jié)構(gòu)，其形狀和結(jié)構(gòu)與FinFET器件的性能具有十分密切的聯(lián)系。為了克服SOI FinFET以及一般Bulk FinFET器件存在的問(wèn)題，設(shè)計(jì)出合理的鰭片結(jié)構(gòu)及制備方案成為迫切的需求。這對(duì)于FinFET結(jié)構(gòu)器件的應(yīng)用以及半導(dǎo)體產(chǎn)業(yè)的發(fā)展具有重要意義。

發(fā)明內(nèi)容
本發(fā)明目的在于提供ー種新的、易于集成的、與平面CMOSエ藝兼容性好的鰭片的制備方法，能夠克服SOI FinFET和一般BulkFinFET器件存在的缺點(diǎn)。為了實(shí)現(xiàn)上述目的，本發(fā)明的主要步驟包括在半導(dǎo)體襯底上形成介質(zhì)層；刻蝕所述介質(zhì)層及半導(dǎo)體襯底以嵌入所述半導(dǎo)體襯底形成至少兩個(gè)凹槽，所述凹槽之間形成鰭片；在所述鰭片的側(cè)壁形成側(cè)墻；進(jìn)一步刻蝕所述凹槽及鰭片底部的半導(dǎo)體襯底形成Ω形鰭片；在所述Ω形鰭片的下方和凹槽的底部形成隔離介質(zhì)層。優(yōu)選地,所述介質(zhì)層包括Si02、TEOS或Si3N4。優(yōu)選地，所述鰭片的寬度為10_60nm。優(yōu)選地，所述在所述鰭片的側(cè)壁形成側(cè)墻的步驟包括在所述半導(dǎo)體襯底上形成第二介質(zhì)層；刻蝕所述第二介質(zhì)層以形成側(cè)墻。優(yōu)選地，所述刻蝕所述凹槽及鰭片底部的半導(dǎo)體襯底形成Ω形鰭片的步驟包括采用各向同性的刻蝕方法進(jìn)ー步刻蝕所述凹槽以使所述凹槽進(jìn)ー步延伸到所述半導(dǎo)體襯底中，同時(shí)凹槽向鰭片底部延伸，控制刻蝕エ藝以保證在鰭片底部仍保留一部分襯底不被刻蝕，在鰭片底部形成一部分較窄的硅條，最終形成Ω形鰭片。優(yōu)選地，所述隔離介質(zhì)層包括填充介質(zhì)層，所述在所述Ω形鰭片和凹槽的下方的形成隔離介質(zhì)層的步驟包括在半導(dǎo)體襯底上形成填充介質(zhì)層；進(jìn)ー步CMP和回刻填充介質(zhì)層將Ω形鰭片上半部分露出，而較窄的下半部分仍被填充介質(zhì)層包裹，從而在凹槽的底部留有ー層填充介質(zhì)層形成隔離介質(zhì)層；所述隔離介質(zhì)層的厚度為50-300nm。在本發(fā)明的優(yōu)選實(shí)施例，所述半導(dǎo)體襯底為體硅襯底。從上述技術(shù)方案可以看出，本發(fā)明有以下有益效果I、本發(fā)明提供的這種Ω形鰭片的制備方法，在體硅襯底上實(shí)現(xiàn)了鰭片的制備，有利于在體硅襯底上實(shí)現(xiàn)鰭型場(chǎng)效應(yīng)晶體管的制備，降低了制備成本；2、本發(fā)明提供的這種Ω形鰭片的制備方法，制備エ藝簡(jiǎn)單可行，易于集成，與平面CMOSエ藝兼容性好；可以避免采用SOI器件所采用源漏選擇性外延等方法來(lái)降低源漏的串連電阻，有利于進(jìn)一歩降低對(duì)設(shè)備的依賴性，易于實(shí)現(xiàn)。
3、本發(fā)明提供的這種Ω形鰭片的制備方法，既能夠獲得與一般的Bulk FinFET類似的散熱能力，克服了 SOI FinFET散熱不好的缺點(diǎn)；同時(shí)有效的減少了泄漏電流路徑，避免了采用離子注入形成穿通阻止層(PTS :Punchthrough Stopper)帶來(lái)的雜質(zhì)剖面難以控制問(wèn)題，有效地克服了一般Bulk FinFET器件泄漏電流大的缺點(diǎn)。


通過(guò)以下參照附圖對(duì)本發(fā)明實(shí)施例的描述，本發(fā)明的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中圖1-7示出了根據(jù)本發(fā)明實(shí)施例的方法制備Ω形鰭片的流程中對(duì)應(yīng)的各結(jié)構(gòu)剖面圖；附圖標(biāo)記說(shuō)明101，Si襯底;102，STI隔離；103，介質(zhì)層;104，凹槽結(jié)構(gòu);105，鰭片;106，側(cè)墻；107，填充介質(zhì)層；應(yīng)當(dāng)注意的是，本說(shuō)明書(shū)附圖并非按照比例繪制，而僅為示意性的目的，因此，不應(yīng)被理解為對(duì)本發(fā)明范圍的任何限制和約束。在附圖中，相似的組成部分以相似的附圖標(biāo)號(hào)標(biāo)識(shí)。
具體實(shí)施例方式以下，通過(guò)附圖中示出的具體實(shí)施例來(lái)描述本發(fā)明。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說(shuō)明中，省略了對(duì)公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。在附圖中示出了根據(jù)本發(fā)明實(shí)施例的層結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚的目的，放大了某些細(xì)節(jié)，并且可能省略了某些細(xì)節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對(duì)大小、位置關(guān)系僅是示例性的，實(shí)際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實(shí)際所需可以另外設(shè)計(jì)具有不同形狀、大小、相對(duì)位置的區(qū)域/層。圖I 7詳細(xì)示出了根據(jù)本發(fā)明實(shí)施例制備Ω形鰭片的各步驟對(duì)應(yīng)的結(jié)構(gòu)剖面圖。以下，將參照這些附圖來(lái)對(duì)根據(jù)本發(fā)明實(shí)施例的各個(gè)步驟予以詳細(xì)說(shuō)明。首先參考圖1，在半導(dǎo)體襯底101上形成淺溝槽隔離(STI，Shallow TrenchIsolation) 102。具體地，所述半導(dǎo)體襯底101可以是半導(dǎo)體制造領(lǐng)域中常用的襯底材料，對(duì)于本發(fā)明的實(shí)施例，優(yōu)選采用體Si襯底。接著如圖2所示，在半導(dǎo)體襯底101上形成介質(zhì)層103。所述介質(zhì)層103可以包括Si02、TE0S、Si3N4或其他介質(zhì)材料，在本發(fā)明的實(shí)施例中優(yōu)選為SiO2，可以通過(guò)熱生長(zhǎng)形成，厚度約為30-70nm，該介質(zhì)層103可以在后續(xù)的刻蝕過(guò)程中能夠有效地保護(hù)后續(xù)形成的鰭片。圖3A示出了沿半導(dǎo)體襯底101表面的示意圖，圖3B為圖3A中AA’方向的剖視圖。如圖3A、3B所示，對(duì)所述襯底101進(jìn)行刻蝕以嵌入半導(dǎo)體襯底101中形成至少兩個(gè)凹槽104。圖中僅示出兩個(gè)凹槽，對(duì)于本領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，可知可以有任意多的凹槽?？涛g形成所述凹槽104的方法例如可以是采用電子束曝光正性抗蝕劑并反應(yīng)離子刻蝕形成陡直的寬度約為200-400nm*200-400nm、間距為10_60nm的兩相鄰凹槽104。凹槽的形狀只是示例，本發(fā)明對(duì)此不做限制。在凹槽之間形成了鰭片105，所述鰭片105也稱為硅島(Silicon Island),鰭片的寬度可以根據(jù)實(shí)際需要選擇,例如10_60nm。 圖4為圖3A所示方向的結(jié)構(gòu)在形成側(cè)墻106之后的示意圖。如圖4所示，在所述鰭片105的兩側(cè)形成側(cè)墻106。所述側(cè)墻106的結(jié)構(gòu)可以是單層或多層的，可以是“D”型側(cè)墻或“I”型側(cè)墻或其他形狀的側(cè)墻，本發(fā)明對(duì)此不做限制。側(cè)墻106的形成有利于保護(hù)鰭片105在后續(xù)的刻蝕過(guò)程中不被破壞。首先，在整個(gè)半導(dǎo)體結(jié)構(gòu)上覆蓋第二介質(zhì)層，例如可以是Si02、TEOS或其他介質(zhì)材料，在本發(fā)明的實(shí)施例中優(yōu)選為T(mén)E0S，可以通過(guò)化學(xué)氣相淀積、原子層淀積或其他方法形成，厚度約為20-60nm。接著對(duì)所述第二介質(zhì)層進(jìn)行刻蝕，例如采用反應(yīng)離子刻蝕(RIE, Reactive Ion Etch),從而形成了側(cè)墻106。接著，參考圖5，在所述凹槽104及鰭片105底部的半導(dǎo)體襯底形成Ω形鰭片(105和105’ ) ο具體地，進(jìn)ー步刻蝕所述凹槽104以使所述凹槽104進(jìn)ー步延伸到所述半導(dǎo)體襯底101中，所述凹槽104延伸的部分増大，同時(shí)凹槽104向鰭片105底部延伸，控制刻蝕エ藝以保證在鰭片105底部仍保留一部分半導(dǎo)體襯底101不被刻蝕，在鰭片105底部形成一部分較窄的硅條105’，最終形成底部延伸的凹槽104’和Ω形鰭片(105和105’)。進(jìn)ー步刻蝕凹槽104的方法可以采用各向同性的干法或濕法刻蝕，優(yōu)選地可以采用干法進(jìn)ー步刻蝕所述凹槽104進(jìn)入到鰭片105底部所在平面下方的襯底101中100-300nm的深度，或者也可以采用濕法腐蝕的方法進(jìn)行刻蝕?？涛g過(guò)程中應(yīng)當(dāng)根據(jù)所述鰭片105的厚度控制腐蝕的速度和時(shí)間以保證腐蝕過(guò)程中鰭片底部的硅襯底不會(huì)被全部橫向腐蝕掉，以便在鰭片105底部形成硅條105’。由于該Ω形鰭片(105和105’ )在底部有窄硅條105’與半導(dǎo)體襯底101相連，且硅的散熱能力遠(yuǎn)大于隔離介質(zhì)層，因此保證了該結(jié)構(gòu)鰭型場(chǎng)效應(yīng)晶體管與一般的Bulk FinFET相比也具有較好的散熱能力，克服了 SOI FinFET散熱不好的缺點(diǎn)；同時(shí)由于該硅條105’的尺寸比較小，有效的減少了泄漏電流路徑，避免了采用離子注入形成穿通阻止層(PTS :Punchthrough Stopper)帶來(lái)的雜質(zhì)剖面難以控制問(wèn)題,有效地克服了一般Bulk FinFET器件泄漏電流大的缺點(diǎn)。接著參考圖6、圖7，在所述凹槽104’底部的半導(dǎo)體襯底形成隔離介質(zhì)層107’。具體地，首先，如圖6所示在半導(dǎo)體襯底上淀積ー層填充介質(zhì)層107，將整個(gè)凹槽104’全部填滿。所述填充介質(zhì)層107可以包括Si02、TE0S、低溫氧化物(LTO, low temperature oxide)或其他介質(zhì)材料，在本發(fā)明的實(shí)施例中優(yōu)選為T(mén)E0S，可以通過(guò)化學(xué)氣相淀積(CVD)形成，厚度約為250-500nm。接著，如圖7所示進(jìn)ー步回刻填充介質(zhì)層107將鰭片105完全露出而窄硅條105’仍被填充介質(zhì)層107包裹，在凹槽的底部留有ー層填充介質(zhì)層做為器件與襯底之間的隔離介質(zhì)層107’。該隔離介質(zhì)層107’有利于抑制底部寄生晶體管，降低器件的寄生電容，提高器件的性能。回刻的過(guò)程中同時(shí)將鰭片105頂部的介質(zhì)層以及兩側(cè)的側(cè)墻同時(shí)去除。這樣就形成了根據(jù)本發(fā)明的實(shí)施例得到的Ω形鰭片結(jié)構(gòu)。在圖7所示的結(jié)構(gòu)中，凹槽底部的半導(dǎo)體有一層隔離介質(zhì)層107’，有利于抑制底部寄生晶體管，降低器件的寄生電容，提高器件的性能。此外，本發(fā)明的實(shí)施例能夠在體硅襯底上實(shí)現(xiàn)了 Ω形鰭片的制備。該方法采用 傳統(tǒng)的基于準(zhǔn)平面的自頂向下エ藝，制備エ藝簡(jiǎn)單可行，與CMOS平面エ藝具有良好的兼容性，并且易于集成。在以上的描述中，對(duì)于各層的構(gòu)圖、刻蝕等技術(shù)細(xì)節(jié)并沒(méi)有做出詳細(xì)的說(shuō)明。但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以通過(guò)現(xiàn)有技術(shù)中的各種手段，來(lái)形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計(jì)出與以上描述的方法并不完全相同的方法。以上參照本發(fā)明的實(shí)施例對(duì)本發(fā)明予以了說(shuō)明。但是，這些實(shí)施例僅僅是為了說(shuō)明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權(quán)利要求及其等價(jià)物限定。不脫離本發(fā)明的范圍，本領(lǐng)域技術(shù)人員可以做出多種替換和修改，這些替換和修改都應(yīng)落在本發(fā)明的范圍之內(nèi)。
權(quán)利要求
1.ー種Q形鰭片的制備方法，包括 在半導(dǎo)體襯底上形成介質(zhì)層； 刻蝕所述介質(zhì)層及半導(dǎo)體襯底以嵌入所述半導(dǎo)體襯底形成至少兩個(gè)凹槽，所述凹槽之間形成鰭片； 在所述鰭片的側(cè)壁形成側(cè)墻； 進(jìn)ー步刻蝕所述凹槽及鰭片底部的半導(dǎo)體襯底形成Q形鰭片； 在所述Q形鰭片的下方和凹槽的底部形成隔離介質(zhì)層， 其中，除所述Q形鰭片底部通過(guò)較窄的硅條與半導(dǎo)體襯底相連以外，其余部分與半導(dǎo)體襯底之間通過(guò)隔離介質(zhì)層隔離開(kāi)。
2.根據(jù)權(quán)利要求I所述的方法，其中，所述介質(zhì)層包括Si02、TEOS或Si3N4。
3.根據(jù)權(quán)利要求I所述的方法，其中，所述鰭片的寬度為10-60nm。
4.根據(jù)權(quán)利要求I所述的方法，其中，所述在所述鰭片的側(cè)壁形成側(cè)墻的步驟包括 在所述半導(dǎo)體襯底上形成第二介質(zhì)層； 刻蝕所述第二介質(zhì)層以形成側(cè)墻。
5.根據(jù)權(quán)利要求I所述的方法，所述刻蝕所述凹槽及鰭片底部的半導(dǎo)體襯底形成Q形鰭片的步驟包括 采用各向同性的刻蝕方法進(jìn)ー步刻蝕所述凹槽以使所述凹槽進(jìn)ー步延伸到所述半導(dǎo)體襯底中，同時(shí)凹槽向鰭片底部延伸，控制刻蝕エ藝以保證在鰭片底部仍保留一部分襯底不被刻蝕，在鰭片底部形成一部分較窄的硅條，最終形成Q形鰭片。
6.根據(jù)權(quán)利要求I所述的方法，所述隔離介質(zhì)層包括填充介質(zhì)層，所述在所述Q形鰭片和凹槽的下方的形成隔離介質(zhì)層的步驟包括 在半導(dǎo)體襯底上形成填充介質(zhì)層； 進(jìn)ー步CMP和回刻填充介質(zhì)層將Q形鰭片上半部分露出，而較窄的下半部分仍被填充介質(zhì)層包裹，從而在凹槽的底部留有ー層填充介質(zhì)層形成隔離介質(zhì)層。
7.根據(jù)權(quán)利要求6所述的方法，其中，所述隔離介質(zhì)層的厚度為50-300nm。
8.根據(jù)權(quán)利要求I至7中任一項(xiàng)所述的方法，其中，所述半導(dǎo)體襯底為體硅襯底。
全文摘要
本申請(qǐng)公開(kāi)了一種Ω形鰭片的制備方法，包括在半導(dǎo)體襯底上形成介質(zhì)層；刻蝕所述介質(zhì)層及半導(dǎo)體襯底以嵌入所述半導(dǎo)體襯底形成至少兩個(gè)凹槽，所述凹槽之間形成鰭片；在所述鰭片的側(cè)壁形成側(cè)墻；進(jìn)一步刻蝕所述凹槽及鰭片底部的半導(dǎo)體襯底形成Ω形鰭片；在所述Ω形鰭片的下方和凹槽的底部形成隔離介質(zhì)層。其中，除所述Ω形鰭片底部通過(guò)較窄的硅條與半導(dǎo)體襯底相連以外，其余部分與半導(dǎo)體襯底之間通過(guò)隔離介質(zhì)層隔離開(kāi)。本發(fā)明在體硅襯底上制備Ω形鰭片，采用傳統(tǒng)的基于準(zhǔn)平面的自頂向下工藝，實(shí)現(xiàn)了與CMOS平面工藝的良好兼容，并且易于集成。
文檔編號(hào)H01L21/02GK102651305SQ20111004637
公開(kāi)日2012年8月29日 申請(qǐng)日期2011年2月25日 優(yōu)先權(quán)日2011年2月25日
發(fā)明者周華杰, 宋毅, 徐秋霞 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所