本發(fā)明涉及半導體制造領域，特別涉及一種形成自對準接觸部的方法。

背景技術：

在集成電路的制造過程中，通常采用鎢塞(plug)作為接觸部，實現(xiàn)互補金屬氧化物半導體(CMOS)與外部的電連接。

隨著集成電路工藝的不斷發(fā)展，器件的尺寸不斷的縮小，使得不同層間的對位光刻的難度越來越高。由柵極間距縮減所引起的問題之一是：一旦接觸部未對準時，會造成接觸部到柵極(CTG)短路的形成。該CTG短路實際上破壞了MOS晶體管。由于晶體管柵極間距已經(jīng)縮減到45納米以下，所以CTG短路已經(jīng)變成主要的成品率限制因素之一。當前用于減少CTG短路的方法包括控制定位和采用較小臨界尺寸的接觸部。然而，由于柵極間距已經(jīng)縮減，所以精確定位要求變得非常困難。例如，柵極間距小于或等于100nm的晶體管需要小于10nm的層定位控制和關鍵尺寸(CD)控制，以實現(xiàn)可制造的工藝窗口。因此，接觸部的制備難度很大。

此外，隨著鰭式場效應晶體管(Fin-FET)的立體器件結構的研究應用，晶體管柵極間距已經(jīng)縮減到22納米以下，如何減小電流延遲成為一個亟待解決的問題。一種可行的方法是通過減小柵極與接觸部之間的距離，然而，通過傳統(tǒng)光刻(Litho)工藝、反應離子刻蝕(RIE)工藝等來減小柵極與接觸部之間的距離已經(jīng)變得非常困難。

技術實現(xiàn)要素：

本發(fā)明提供了一種形成自對準接觸部的方法，以解決現(xiàn)有技術中無法精確且簡易的減小柵極與接觸部之間的距離的問題。

本發(fā)明提供了一種形成自對準接觸部的方法，包括：

提供襯底，所述襯底上形成有柵堆疊以及位于所述柵堆疊兩側的側墻， 所述側墻兩側的襯底上形成有源/漏區(qū)及位于所述源/漏區(qū)之上的金屬硅化物層；

依序形成阻擋掩膜層及位于所述側墻之外、所述阻擋掩膜層之上的輔助側墻；

形成層間介質(zhì)層，并進行表面平坦化直至暴露所述柵堆疊；

去除所述輔助側墻及與所述輔助側墻相接的所述阻擋掩膜層，暴露所述金屬硅化物層；

以金屬填滿凹槽，并進行平坦化直至暴露所述柵堆疊。

優(yōu)選地，所述柵堆疊依序包括：襯底之上的介質(zhì)層、所述介質(zhì)層之上的柵電極層及所述柵電極層之上的硬掩膜層。

優(yōu)選地，所述方法還包括：

去除所述柵堆疊，形成金屬柵凹槽；

在所述金屬柵凹槽內(nèi)形成金屬柵介質(zhì)層；

以金屬填充所述金屬柵凹槽；

進行平坦化直至暴露所述側墻。

優(yōu)選地，所述以金屬填滿凹槽，并進行平坦化直至暴露所述柵堆疊包括：

以填充物填充凹槽，并進行平坦化直至暴露所述柵電極層，所述填充物與所述柵電極層的選擇刻蝕比≥50:1，所述填充物與所述柵介質(zhì)層的選擇刻蝕比≥50:1；

去除所述柵堆疊，并形成金屬柵介質(zhì)層，且所述金屬柵介質(zhì)層與所述填充物的選擇刻蝕比≥50:1；

去除所述填充物；

以金屬填充凹槽并進行平坦化，直至暴露所述側墻。

優(yōu)選地，所述填充物為不定型碳。

優(yōu)選地，所述去除所述輔助側墻及與所述輔助側墻相接的所述阻擋掩膜層，暴露所述金屬硅化物層包括：

去除所述輔助側墻、所述柵堆疊和與所述輔助側墻相接的所述阻擋掩膜層，暴露所述金屬硅化物層及所述柵堆疊之下的所述襯底；

形成金屬柵介質(zhì)層。

優(yōu)選地，所述形成金屬柵介質(zhì)層包括：

沉積高k介質(zhì)層；

去除所述柵堆疊之外的高k介質(zhì)層。

優(yōu)選地，所述襯底上還形成有鰭，所述柵堆疊以垂直于所述鰭的方向位于所述鰭之上，且所述源/漏區(qū)位于所述側墻兩側的所述鰭上，以及位于所述源/漏區(qū)之上的所述金屬硅化物層。

優(yōu)選地，所述輔助側墻的材料包括以下任意一種：多晶硅、非晶硅。

優(yōu)選地，所述接觸部包括以下任意一層或多層：黏合層、金屬功函數(shù)層、擴散阻擋層、金屬柵電極層。

本發(fā)明提供了一種形成自對準接觸部的方法，該方法包括：提供已形成有柵堆疊、柵堆疊兩側的側墻、源/漏區(qū)以及源/漏區(qū)之上的金屬硅化物層的襯底，然后依序形成阻擋掩膜層及其上的輔助側墻，該側墻作為用于形成接觸部的犧牲層，接著形成層間介質(zhì)層，并通過去除所述輔助側墻及與其相接的阻擋掩膜層以暴露所述金屬硅化物，最終填充金屬并進行平坦化，形成自對準接觸部。由于該過程中共形形成位于側墻外的輔助側墻，該輔助側墻的位置即為接觸部的位置，無需光刻定義接觸部的位置；并且可以通過調(diào)整所述側墻的厚度以精確調(diào)整接觸部與柵極之間的間距，有效解決了現(xiàn)有技術中無法精確且簡易的減小柵極與接觸部之間的距離的問題。

進一步地，本發(fā)明提供的方法還可以通過調(diào)整輔助側墻的厚度以調(diào)整接觸部的尺寸。

附圖說明

為了更清楚地說明本申請實施例或現(xiàn)有技術中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明中記載的一些實施例，對于本領域普通技術人員來講，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為根據(jù)本發(fā)明實施例提供的形成自對準接觸部的方法的流程圖；

圖2A至圖2J為根據(jù)本發(fā)明實施例一提供的形成自對準接觸部的過程的截面結構示意圖；

圖3A至圖3D為根據(jù)本發(fā)明實施例二提供的形成自對準接觸部的過程的截面結構示意圖；

圖4A至圖4H為根據(jù)本發(fā)明實施例三提供的形成自對準接觸部的過程的截面結構示意圖；

圖5A至圖5E為根據(jù)本發(fā)明實施例四提供的形成自對準接觸部的過程的截面結構示意圖；

圖6A至圖6C為根據(jù)本發(fā)明實施例五提供的形成自對準接觸部的過程的立體結構示意圖。

具體實施方式

下面詳細描述本發(fā)明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。

此外，本發(fā)明可以在不同例子中重復參考數(shù)字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。此外，本發(fā)明提供了的各種特定的工藝和材料的例子，但是本領域普通技術人員可以意識到其他工藝的可應用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結構可以包括第一和第二特征形成為直接接觸的實施例，也可以包括另外的特征形成在第一和第二特征之間的實施例，這樣第一和第二特征可能不是直接接觸。

為了更好地理解本發(fā)明，下面首先對現(xiàn)有技術中形成自對準接觸部的過程進行簡介，以平面器件為例，主要步驟包括：首先，通過雙阱工藝定義nMOS和pMOS晶體管的有源區(qū)；接著，通過淺溝槽隔離工藝在晶體管有源區(qū)之間形成隔離；然后，通過多晶硅柵結構工藝在襯底表面形成柵堆疊；接著，采用輕摻雜漏注入工藝定義晶體管的源/漏區(qū)；然后，在柵堆疊的周圍形成側墻，并進行源/漏注入工藝以形成源/漏區(qū)；接著，利用自對準 工藝等在源漏區(qū)上形成金屬硅化物層以降低接觸電阻；然后，通過旋涂法、化學機械平坦化CMP工藝等形成層間介質(zhì)層；接著，通過光刻工藝、刻蝕工藝在ILD層中形成通孔以暴露源/漏區(qū)，并通過化學氣相沉積法及CMP工藝在通孔中形成鎢塞以作為接觸部。隨著器件尺寸越來越小，已經(jīng)很難通過光刻工藝定義鎢塞的位置；此外，隨著器件尺寸的減小，如何減小柵極與接觸部之間的間距來減小電流延遲也顯得更加重要。

本發(fā)明提供的一種形成自對準接觸部的方法，通過在ILD層中靠近側墻之處預置輔助側墻，該輔助側墻為犧牲層用于形成接觸部，然后去除該輔助側墻以暴露源/漏區(qū)，并通過沉積金屬及CMP工藝以形成自對準接觸部；由于在該過程中無需光刻定義接觸部的位置，并且可以通過調(diào)整側墻的厚度以精確調(diào)整接觸部與柵極之間的間距，還可以通過調(diào)整輔助側墻的厚度以調(diào)整接觸部的尺寸，因此能有效解決現(xiàn)有技術不易減小柵極與接觸部之間的距離的問題。

為了更好的理解本發(fā)明的技術方案和技術效果，以下將結合流程圖和具體的實施例進行詳細的描述，流程圖如圖1所示，形成自對準接觸部的過程參考圖2A至圖6C所示。

本發(fā)明中，所述襯底100可以為半導體襯底，比如：Si襯底、Ge襯底、SiGe襯底、SOI(絕緣體上硅，Silicon On Insulator)或GOI(絕緣體上鍺，Germanium On Insulator)等。在其他實施例中，所述襯底100還可以為包括其他元素半導體或化合物半導體的襯底，例如GaAs、InP或SiC等，還可以為疊層結構，例如Si/SiGe等，還可以為其他外延結構，例如SGOI(絕緣體上鍺硅)等。

在本發(fā)明中，所述襯底100上已經(jīng)形成有器件結構，該器件結構可以包括：柵堆疊101、位于柵堆疊101兩側的側墻102以及源/漏區(qū)103；此外，所述器件結構還可以包括：形成于襯底100表面的鰭1001，用于制作Fin-FET。

在本發(fā)明中，所述柵堆疊101的柵極可以為多晶硅柵或者金屬柵109；相應地，所述金屬柵的制備工藝可以為前柵工藝也可以為后柵工藝。具體的，所述柵堆疊101依序包括：襯底100之上的柵介質(zhì)層1011、所述柵介 質(zhì)層1011之上的柵電極層1012及所述柵電極層1012之上的硬掩膜層1013。其中，所述襯底100之上的柵介質(zhì)層1011可以為二氧化硅等介質(zhì)層；所述硬掩膜層1013可以作為層間介質(zhì)層106的研磨停止層，例如，所述硬掩膜層為氮化硅薄膜等比ILD層106的材料具有較小去除率的材料。

當所述柵堆疊101為金屬柵時，可以在上述襯底100之上的介質(zhì)層1011中使用高k材料，其中，所述高k材料的示例包括但不限于氧化鉿、氧化硅鉿、氧化鑭、氧化鋁鑭、氧化鋯、氧化硅鋯、氧化鉭、氧化鈦、氧化鈦鍶鋇、氧化鈦鋇、氧化鈦鍶、氧化釔、氧化鋁、氧化鉭鈧鉛和鈮鋅酸鉛。在一些實施例中，金屬柵介質(zhì)層108的厚度可以在約1埃至約50埃之間。在另一實施例中，可以在金屬柵介質(zhì)層108上執(zhí)行諸如退火工藝等附加工藝，以便提高形成的高k材料的質(zhì)量。

需要說明的是，金屬柵109可以至少由P型功函數(shù)金屬或N型功函數(shù)金屬構成，這取決于晶體管是PMOS晶體管還是NMOS晶體管。在一些實施方式中，金屬柵109可以由兩層或更多層金屬層構成，其中至少一層金屬層是金屬功函數(shù)層，并且至少一層金屬層是填充金屬層。

對于PMOS晶體管而言，可以用于金屬柵109的金屬包括但不限于釕、鈀、鉑、鈷、鎳和導電金屬氧化物(例如氧化釕)。P型金屬功函數(shù)層將允許形成具有約4.9eV至約5.2eV之間的功函數(shù)的PMOS柵電極。對于NMOS晶體管而言，可以用于金屬柵109的金屬包括但不限于鉿、鋯、鈦、鉭、鋁、這些金屬的合金以及諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭和碳化鋁等這些金屬的碳化物。N型金屬功函數(shù)層將允許形成具有約3.9eV至約4.2eV之間的功函數(shù)的NMOS柵電極。

在本發(fā)明中，所述側墻102可以由諸如氮化硅、氧化硅、碳化硅、摻雜碳的氮化硅和氮氧化硅等材料形成。用于形成側墻102的工藝是本領域公知的，并且通常包括沉積和蝕刻工藝步驟。特別的，本發(fā)明中所述側墻102不僅僅用作源/漏區(qū)103重摻雜的遮擋層的作用，還作為柵堆疊101與接觸部107之間的隔離的作用。為了保證隔離效果，所述側墻102可以為疊層結構。

所述阻擋掩膜層104主要作為輔助側墻105刻蝕停止層，也即所述阻 擋掩膜層104與所述輔助側墻105的選擇刻蝕比≥50:1，該阻擋掩膜層104的材料可以是滿足該選擇刻蝕比要求的氧化硅、氮氧化硅(SiON)、摻雜碳的氮氧化硅(SiOCN)、任何其它氧化物等。

所述輔助側墻105可以使用與所述側墻102的制造相似的沉積和蝕刻工藝來形成輔助側墻105。例如，在所述阻擋掩膜層104之上可以沉積共形層，由此產(chǎn)生了沿所述阻擋掩膜層104及所述柵堆疊101之上共形層，然后通過干法刻蝕形成輔助側墻105。需要說明的是，該輔助側墻105與所述側墻102的選擇刻蝕比≥50:1，且該輔助側墻105與所述ILD層106的選擇刻蝕比≥50:1，該共形層可以是滿足上述選擇刻蝕比要求的非晶硅、多晶硅、氧化硅、氮化硅、不定型碳(α-C)、氮氧化硅(SiON)、摻雜碳的氮氧化硅(SiOCN)、任何其它氧化物、任何其它氮化物或任何低k電介質(zhì)材料。接著，使用各向異性蝕刻工藝，以從輔助側墻105之外其它區(qū)域去除多余共形層以形成輔助側墻105。需要說明的是，在該過程中可繼續(xù)刻蝕以去除暴露在外的所述阻擋掩膜層104。

所述源/漏區(qū)103形成在鄰近所述側墻102的襯底內(nèi)。對于每個MOS晶體管而言，一個鄰近柵堆疊101的擴散區(qū)106起到源區(qū)的作用，而另一個鄰近該柵堆疊101的擴散區(qū)106起到漏區(qū)的作用。其中，源/漏區(qū)103通過本領域公知的方法形成，例如，離子注入、外延沉積等。

在MOS晶體管之上沉積一層或多層ILD層106?？梢允褂弥T如低k電介質(zhì)材料等以其在集成電路結構中常用的電介質(zhì)材料來形成ILD層106。具體的，可以使用的電介質(zhì)材料的示例包括但不限于二氧化硅(SiO2)、摻雜碳氧化物(CDO)、氮化硅、諸如八氟環(huán)丁烷或聚四氟乙烯等有機聚合物、氟硅酸鹽玻璃(FSG)以及諸如倍半硅氧烷、硅氧烷或有機硅酸鹽玻璃等有機硅酸鹽。ILD層106層可以包括氣孔(pore)或其它空隙(void)，例如，通過傾斜角度生長形成疏松的二氧化硅層等，以進一步減小其介電常數(shù)。

此外，所述源/漏區(qū)103之上還形成有金屬硅化物層1031。為了形成金屬硅化物層1031，可以使用諸如濺射沉積工藝或原子層沉積(ALD)工藝等常規(guī)金屬沉積工藝在源/漏區(qū)103上形成共形金屬層。通常，該金屬層可以包括鎳、鈷、鉭、鈦、鎢、鉑、鈀、鋁、釔、鉺、鐿或者作為硅化物的 良好備選材料的任何其它金屬中的一種或多種。隨后，可以進行退火工藝以使得金屬與源/漏區(qū)103表面的硅反應并形成金屬硅化物層1031?？梢允褂靡阎墓に噥磉x擇性地去除任何未反應的金屬。金屬硅化物層1031減小了之后形成的接觸部107與源/漏區(qū)103之間的接觸電阻。當然，所述金屬硅化物層1031也可以僅僅形成在輔助側墻105之下的源/漏區(qū)103表面上，例如，在去除輔助側墻105暴露部分所述源/漏區(qū)103后，在襯底100表面沉積用于形成金屬硅化物層1031的金屬層，金屬層材料如上所述，隨后可以進行退火工藝以使得金屬與源/漏區(qū)103表面的硅反應并形成金屬硅化物層1031，最終可以使用已知的工藝來選擇性地去除任何未反應的金屬，以在輔助側墻105之下的源/漏區(qū)103表面上形成金屬硅化物層1031。應當注意，采用上述第一種方法形成的金屬硅化物層1031，能夠形成相對較寬的金屬硅化物層1031，以提供諸如較低的接觸電阻以降低接觸部107與源/漏區(qū)103的總電阻。采用上述第二種方法形成的金屬硅化物層1031，由于只有較少的源/漏區(qū)103暴露在外，在金屬硅化物層1031形成過程中，產(chǎn)生相對較少的金屬硅化物層1031。

此外，為了進一步避免接觸部107的粒子等向側墻102擴散或者為了提升接觸部107與柵堆疊101之間的隔離效果，所述接觸部107的表面還存在一層或多層薄膜作為擴散阻擋層，所述擴散阻擋層可以為鈦、鉑等高熔點金屬以及氮化鈦等具有高熔點的物質(zhì)。

特別的，當所述襯底100上形成有鰭1001與柵堆疊101時，所述柵堆疊101以垂直于鰭1001的方向位于鰭1001之上，且所述源/漏區(qū)103位于所述側墻102兩側的鰭1001上，以及位于所述源/漏區(qū)103之上的金屬硅化物層1031。然后根據(jù)權利要求一中所述依序形成阻擋掩膜層104及位于所述側墻102之外、所述阻擋掩膜層104之上的輔助側墻105，以及之后的步驟以形成接觸部107。

實施例一

在本實施例中，所述襯底100為硅襯底，柵極為多晶硅柵，所述輔助側墻105的材料為多晶硅，最終形成的器件為平面器件。一種形成自對準 接觸部107的方法包括：

步驟S01，提供襯底100，所述襯底100上形成有柵堆疊101以及位于所述柵堆疊101兩側的側墻102，所述側墻102兩側的襯底100上形成有源/漏區(qū)103及位于所述源/漏區(qū)103之上的金屬硅化物層1031，如圖2A至圖2B所示。

在本實施例中，所述柵堆疊101包括：襯底100之上的柵介質(zhì)層1011、所述柵介質(zhì)層1011之上的柵電極層1012及所述柵電極層1012之上的硬掩膜層1013。形成所述柵堆疊101的過程主要包括：首先定義MOSFET的有源區(qū)(圖為示出)，通常采用高能量、大劑量的注入，深入外延層大概一微米左右。阱注入決定了晶體管的閾值工作電壓并避免閂鎖效應等問題；然后通過淺溝槽隔離工藝在有源區(qū)之間形成隔離(圖未示出)；接著，通過多晶硅柵結構工藝在有源區(qū)上形成柵堆疊101；然后，進行輕摻雜漏注入工藝，以定義晶體管的源漏區(qū)；接著，在柵堆疊101的周圍形成側墻102，并以該側墻102為掩膜進行源/漏注入工藝，以形成源/漏區(qū)103；最終，在源/漏區(qū)103的表面形成金屬硅化物層1031。

在一個具體實施例中，以0.25μm的工藝為例，將去除表面顆粒、有機物等沾污及自然氧化層的硅襯底放入高溫(1000℃)爐中，通過氧化反應在硅襯底表面形成厚度約150埃的氧化層，然后依次進行n阱注入和p阱注入，其中，所述n阱注入采用高能注入，例如，注入能量約為200KeV以產(chǎn)生結深約1μm的阱；在進行注入前，需要沉積掩膜層，并通過光刻工藝定義有源區(qū)，在此不再詳述；然后通過現(xiàn)有淺溝槽隔離工藝在各有源區(qū)之間形成隔離；接著，通過氧化工藝在襯底100表面形成一厚度約為20～50埃的二氧化硅，該二氧化硅層用于形成柵介質(zhì)層1011；然后，通過低壓化學氣相沉積在該二氧化硅上形成厚度約5000埃的多晶硅層，用于形成柵電極層1012；接著，沉積3000埃的氮化硅薄膜作為柵堆疊101的硬掩膜層1013，并通過光刻工藝定義柵極的位置，并進行刻蝕以形成柵堆疊101；然后，通過兩次光刻工藝及兩次輕摻雜漏注入工藝定義晶體管的源/漏區(qū)103；接著，在襯底100表面沉積一層氮化硅薄膜，然后通過各向異性刻蝕去除柵極側壁以外的氮化硅薄膜，直至暴露源/漏區(qū)103，形成側墻 102；然后，進行源/漏注入工藝形成源/漏區(qū)103；最終，在襯底100表面沉積鈦層，通過退火使得與鈦層接觸的源/漏區(qū)103表面的硅與鈦反應生成硅化鈦，并采用化學方法刻蝕掉沒有反應的鈦。

步驟S02，依序形成阻擋掩膜層104及位于所述側墻102之外、所述阻擋掩膜層104之上的輔助側墻105，如圖2C至圖2E所示。

在本實施例中，所述阻擋掩膜層104為二氧化硅層，所述輔助側墻105的材料為多晶硅材料，輔助側墻105與所述阻擋掩膜層104的選擇刻蝕比大于50:1，即所述阻擋掩膜層104作為所述輔助側墻105的刻蝕停止層。當然，所述輔助側墻105還可以為非晶硅。需要說明的是，所述輔助側墻105用于形成接觸部107的犧牲層，在去除輔助側墻105之前已經(jīng)形成了ILD層106，因此，為了減少去除輔助側墻105時對ILD層106的損傷，所述輔助側墻105與ILD層106的選擇刻蝕比大于50:1。

在一個具體實施例中，在所述襯底100上通過化學氣相沉積(PECVD)形成厚度約2-4納米的二氧化硅薄膜作為阻擋掩膜層104；然后，通過低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)在該二氧化硅薄膜上形成厚度約5000埃的多晶硅層；接著，通過各向異性刻蝕去除柵極側壁以外的多晶硅層，以形成輔助側墻105。需要說明的是，形成輔助側墻105后，還可以繼續(xù)刻蝕以去除暴露在襯底100表面的二氧化硅，視具體情況而定。此外，上述多晶硅層的厚度決定所述接觸部107的寬度，多晶硅層的厚度可以根據(jù)接觸部107所需的尺寸而定。

步驟S03，形成層間介質(zhì)層106，并進行表面平坦化直至暴露所述柵堆疊101，如圖2F至圖2G所示。

在本實施例中，所述層間介質(zhì)層106可以通過化學氣相沉積、旋涂法、高深寬比工藝(High Aspect Ratio Process，HARP)等形成的一層或多層ILD層106，參考上述ILD層106詳述信息。

所述柵堆疊101的硬掩膜層1013和二氧化硅具有較大的研磨去除率差異，且硬掩膜層1013的去除率更低，該硬掩膜層1013可以作為CMP停止層。由于所述輔助側墻105是形成于二氧化硅層之上，而二氧化硅層是形成于柵堆疊101之上，因此步驟S03形成的側墻102的高度會高于柵堆疊 101的高度，當CMP停止在所述硬掩膜層1013時，所述輔助側墻105及二氧化硅都會被暴露在外。

在一個具體實施例中，通過化學氣相沉積法在襯底100表面沉積厚度大于柵堆疊101高度的二氧化硅層；然后，通過CMP工藝直至暴露所述柵堆疊101。

步驟S04，去除所述輔助側墻105及與所述輔助側墻105相接的所述阻擋掩膜層104，暴露所述金屬硅化物層1031，如圖2H所示。

在本實施例中，所述輔助側墻105為用于形成接觸部107的犧牲層，該輔助側墻105與ILD層106的選擇刻蝕比≥50:1，因此，在去除該輔助側墻105時，不會損傷ILD層106的結構；此外，所述柵堆疊101的頂部為硬掩膜層1013，該硬掩膜層1013與所述輔助側墻105的選擇刻蝕比≥50:1，該硬掩膜層1013能保護柵堆疊101不會被損傷。去除該輔助側墻105后，暴露所述阻擋掩膜層104，該阻擋掩膜層104與所述輔助側墻105的選擇刻蝕比≥50:1，因此，該阻擋掩膜層104作為所述輔助側墻105的刻蝕停止層，該層的作用是保護源/漏區(qū)103及源/漏區(qū)103表面上的金屬硅化物層1031在去除所述輔助側墻105時不會被損傷，不會因去除所述輔助側墻105導致接觸部107與源/漏區(qū)103的接觸電阻上升或器件電學性能受影響。

在一個具體實施中，通過40％的氫氧化鉀溶液濕法腐蝕去除所述輔助側墻105；然后，采用含有氫氟酸的溶液去除暴露的所述阻擋掩膜層104。

需要說明的是，由于阻擋掩膜層104與ILD層106都是二氧化硅成分，在去除暴露的所述阻擋掩膜層104時，需要控制好刻蝕時間以去除這層很薄的阻擋掩膜層104，并保證ILD層106結構不被破壞。

步驟S05，以金屬填滿凹槽，并進行平坦化直至暴露所述柵堆疊101，如圖2I至圖2J所示。

在本實施例中，所述金屬可以包括但不限于：鎢、鈦、鋁、銅、這些金屬的合金；相應的，這些金屬的制備工藝可以采用合適的化學氣相沉積法、物理氣相沉積法(PVD)、電鍍法等；然后，通過平坦化工藝去除多余的金屬，形成自對準接觸部107，該過程無需任何光刻相關步驟。需要 說明的是，在制備金屬之前可以先沉積鈦、鉑、氮化鈦等層用作擴散阻擋層和/或黏合層，以減小接觸部107向側墻102和/或ILD層106中擴散粒子。

在一個具體實施中，通過PVD沉積薄金屬鈦層作為接觸部107與二氧化硅之間的黏合層；然后，CVD法沉積氮化鈦層與鈦層之上充當接觸部107的擴散阻擋層；接著，采用CVD法沉積鎢金屬，將去除所述輔助側墻105形成的開口填充滿，形成鎢塞；最終，采用CMP工藝磨拋鎢金屬，直至暴露所述柵堆疊101，其中，所述柵堆疊101的所述硬掩膜層1013可以在需要時去除。當然，還可以繼續(xù)研磨直至暴露所述柵電極層1012，具體視實際情況而定，在此不做限定。

在本發(fā)明實施例中，通過在柵極的側墻102外共形形成輔助側墻105，該輔助側墻105作為形成接觸部107的犧牲層，在形成ILD層106后，通過去除該輔助側墻105以暴露源/漏區(qū)103表面的金屬硅化物層1031，然后通過沉積金屬層及平坦化工藝以形成接觸部107。由于本發(fā)明提供的方法通過在柵極的側墻102外共形形成輔助側墻105，并在去除該輔助側墻105后自對準形成接觸部107，無需光刻工藝更不會出現(xiàn)光刻工藝中的對位不準的問題，大大降低了形成接觸部107的難度；此外，接觸部107與柵極之間的距離僅為側墻102的厚度，有效減小了接觸部107與柵極之間的距離，且該距離還可以通過控制側墻102的厚度進行精確控制，有效的解決了現(xiàn)有技術中無法精確且簡易的減小柵極與接觸部107之間的距離的問題，減小電流延遲，提升了器件性能。

實施例二

一種形成自對準接觸部的方法，如實施例一所述，所不同的是，在本實施例中，所述襯底100為SOI襯底；所述柵極為金屬柵109；柵極的制備工藝為后柵工藝，主要包括：在襯底100上形成假柵(同實施例一中柵堆疊101形成過程)、源/漏區(qū)103、側墻102、接觸部107以及ILD層106，如權利要求1中所述；去除假柵，形成金屬柵凹槽；在金屬柵凹槽內(nèi)形成金屬柵介質(zhì)層108；以金屬填充所述金屬柵凹槽；進行平坦化直至暴露所 述側墻102。

一種形成自對準接觸部107的方法包括：

步驟S11至步驟S15同實施例一中步驟S01至步驟S05，在此不再詳述。

步驟S16，去除所述柵堆疊101，形成金屬柵凹槽，如圖3A所示。

在本實施例中，通過干法刻蝕、濕法腐蝕等工藝去除所述柵堆疊101，形成金屬柵凹槽，該金屬柵凹槽用于形成金屬柵109。

在一個具體實施例中，采用氯氣、氫溴酸、氦氣以及氧氣的混合氣體作為刻蝕氣體，采用干法刻蝕去除所述柵堆疊101，形成金屬柵凹槽。

需要說明的是，該刻蝕氣體會少量刻蝕ILD層106等暴露在外的部分，該刻蝕氣體的組分根據(jù)具體使用效果而定。

步驟S17，在所述金屬柵凹槽內(nèi)形成金屬柵介質(zhì)層108，如圖3B所示。

在本實施例中，所述金屬柵介質(zhì)層108可以為高k材料，如前所述。

在一個具體實施例中，通過原子層沉積(ALD)法沉積氧化鉿薄膜作為高k介質(zhì)層；接著，進行退火工藝。

步驟S18，以金屬填充所述金屬柵凹槽，如圖3C所示。

在本實施例中，通過ALD法、PVD法、CVD法等形成厚度大于柵堆疊101高度的金屬層。需要說明的是，該金屬層用于形成金屬柵109，金屬柵109至少包含金屬功函數(shù)層及金屬柵電極層兩層，此外，金屬柵109還可以包括黏合層及擴散阻擋層，各層金屬的具體種類如前所述。

步驟S19，進行平坦化直至暴露所述側墻102，如圖3D所示。

在本實施例中，由于最終形成的金屬柵電極層與側墻102頂部位于同一水平高度，當平坦化暴露所述側墻102時，就會形成金屬柵109。

在一個具體實施例中，采用CMP工藝進行平坦化，直至暴露所述側墻102，去除多余金屬形成金屬柵109。

在本實施例中，通過本發(fā)明提供的方法形成自對準接觸部107后，結合現(xiàn)有技術中高k金屬柵后柵工藝制備出擁有自對準接觸部107的高k金屬柵器件。

實施例三

一種形成自對準接觸部的方法，如實施例一所述，所不同的是，在本實施例中，柵極為金屬柵109，其中，用于形成金屬柵109的假柵的形成步驟同實施例一中形成柵堆疊101的步驟；金屬柵109與接觸部107同時形成；所述以金屬填滿凹槽，并進行平坦化直至暴露所述柵堆疊101包括：以填充物207填充凹槽，并進行平坦化直至暴露所述柵電極層1012，所述填充物207與柵電極層1012的選擇刻蝕比≥50:1，所述填充物207與柵介質(zhì)層1011的選擇刻蝕比≥50:1；去除柵堆疊101，并形成金屬柵介質(zhì)層108，且所述金屬柵介質(zhì)層108與所述填充物207的選擇刻蝕比≤1:50；去除所述填充物207；以金屬填充凹槽并進行平坦化，直至暴露所述側墻102。

步驟S21至步驟S24同實施例一中步驟S01至步驟S04，在此不再詳述。

步驟S25，以填充物207填充凹槽，并進行平坦化直至暴露所述柵電極層1012，所述填充物207與所述柵電極層1012的選擇刻蝕比≥50:1，所述填充物207與所述柵介質(zhì)層1011的選擇刻蝕比≥50:1。如圖4A至圖4C所示。

在本實施例中，所述填充物207的選取非常重要，該填充物207與所述柵電極層1012的選擇刻蝕比≥50:1，且所述填充物207與所述柵介質(zhì)層1011的選擇刻蝕比≥50:1，這樣保證在后續(xù)去除假柵(實施例中的多晶硅柵堆疊101)的過程中，不會對填充物207造成損傷。

在一個具體實施例中，以不定型碳為填充物207，填充去除輔助側墻105后形成的凹槽，當然，所述填充物207還可以為樹脂等，如圖4B所示。然后通過CMP工藝去除多余的填充物，直至暴露所述柵電極層1012，即多晶硅假柵，如圖4C所示。

步驟S26，去除柵堆疊101，并形成金屬柵介質(zhì)層108，且所述金屬柵介質(zhì)層108與所述填充物207的選擇刻蝕比≥50:1，如圖4D至圖4E所示。

在本實施例中，通過干法刻蝕或者濕法刻蝕去除柵堆疊101。需要說明的是，在步驟S25中已去除了所述柵堆疊101的硬掩膜層1013，本步驟只需把剩余的柵堆疊101去除即可，暴露柵堆疊101之下的硅襯底表面； 然后，在暴露的硅襯底表面形成金屬柵介質(zhì)層108。

在一個具體實施例中，通過氫溴酸、氯氣以及氧氣的混合氣作為刻蝕氣體，以反應離子刻蝕(RIE)法去除柵堆疊101，其中，柵電極層1012與柵介質(zhì)層1011的刻蝕氣體的成分可以不同，并且柵電極層1012與ILD層106的選擇刻蝕比越大越好。然后，通過ALD法沉積氧化鉿薄膜作為高k柵介質(zhì)層，然后可以再次通過CMP去除柵極之外的高k柵介質(zhì)層。

需要說明的是，由于要同時形成金屬柵109及接觸部107，而接觸部107的底部不能存在不導電的金屬柵介質(zhì)層108，因此，在形成金屬柵介質(zhì)層108之前，不能去除所述填充物207，否則會在接觸部107與所述金屬硅化物層1031之間形成不導電的金屬柵介質(zhì)層108，在形成金屬柵介質(zhì)層108后，再去除所述填充物207(期間不能損傷已形成的金屬柵介質(zhì)層108)，這樣，就同時形成了用于制備接觸部107的凹槽，以及已形成金屬柵介質(zhì)層108的用于制備金屬柵109的凹槽，因此，所述金屬柵介質(zhì)層108與所述填充物207的選擇刻蝕比≥50:1。在實際應用中，以不定型碳作為填充物207，和以氧化鉿作為金屬柵介質(zhì)層108既滿足上述條件；當然還有其他滿足上述條件的物質(zhì)，在此不一一列舉。

步驟S27，去除所述填充物207，如圖4F所示。

在本實施例中，可以通過熱氧化等工藝，讓不定型碳與氧氣反應生成氣態(tài)的二氧化碳以去除不定型碳。

步驟S28，以金屬填充凹槽并進行平坦化，直至暴露所述側墻102，如圖4G至圖4H所示。

在本實施例中，所述以金屬填充凹槽可以為采用一種金屬或多種金屬的疊層的方式填充凹槽，以形成金屬柵109，例如，所述金屬柵109可以包括黏合層、擴散阻擋層、功函數(shù)層、金屬柵電極層等。由于側墻102與ILD層106的水平高度相同，當平坦化暴露所述側墻102之后，金屬柵109與接觸部107之間通過側墻102隔離開，不會造成CTG短路，同時，接觸部107及金屬柵109會同時形成并暴露于襯底100表面。由于金屬柵109與接觸部107同時形成，因此，該接觸部107的組成與金屬柵109相同。

在一個具體實施例中，通過ALD法沉積鈦金屬層作為黏合層；然后， 通過ALD法沉積金屬功函數(shù)層，例如以鈦鋁層作為nMOS的金屬功函數(shù)層；當然，還可以沉積氮化鈦作為金屬柵電極層的擴散阻擋層；接著，沉積金屬柵電極層，金屬柵電極層的材料如前所述。最終，通過CMP工藝去除多余的金屬，直至暴露側墻102，以同時形成接觸部107及金屬柵109。

在本發(fā)明實施例中，由于該方法采用了與側墻102、柵電極層1012、金屬柵介質(zhì)層108的選擇刻蝕比滿足一定條件的填充物207，使得可以通過調(diào)整工藝順序，以所述填充物207填充去除所述輔助側墻105后形成的凹槽，然后去除多晶硅柵堆疊101后，先形成金屬柵介質(zhì)層108，再去除所述填充物207，最終同時形成所述接觸部107及高k金屬柵，有效的提升了器件的制備效率，同時解決了現(xiàn)有技術中無法精確且簡易的減小柵極與接觸部107之間的距離的問題，減小電流延遲，提升了器件性能。

實施例四

一種形成自對準接觸部的方法，如實施例二所述，所不同的是，在本實施例中，通過調(diào)整工藝順序以實現(xiàn)同時形成接觸部107和高k金屬柵，其中，所述去除所述輔助側墻105及輔助側墻105以內(nèi)二氧化硅，暴露所述金屬硅化物層1031包括：去除所述輔助側墻105、所述柵堆疊101和與所述輔助側墻105相接的阻擋掩膜層104，暴露所述金屬硅化物層1031及柵堆疊101之下的襯底100；形成金屬功函數(shù)層。

步驟S31至步驟S33同實施例一中步驟S11至步驟S13，在此不再詳述。

步驟S34，去除所述輔助側墻105、所述柵堆疊101和與所述輔助側墻105相接的所述阻擋掩膜層104，暴露所述金屬硅化物層1031及所述柵堆疊101之下的所述襯底100，如圖5A至圖5B所示。

在本實施例中，通過濕法刻蝕、干法刻蝕或者干法刻蝕與濕法刻蝕相配合以去除所述輔助側墻105、所述柵堆疊101和與所述輔助側墻105相接的阻擋掩膜層104，暴露所述金屬硅化物層1031及柵堆疊101之下的襯底100。

在一個具體實施例中，首先，采用熱磷酸去除柵堆疊101頂部的氮化硅硬掩膜層1013，還可以在S33步驟中通過CMP工藝暴露所述柵堆疊101后繼續(xù)向下研磨，直至暴露所述柵電極層1012；然后，采用氫溴酸酸、氯氣以及氧氣的混合氣作為刻蝕氣體，以反應離子刻蝕(RIE)法去除輔助側墻105及柵電極層1012；接著通過含有氫氟酸的溶液腐蝕柵介質(zhì)層1011及暴露的阻擋掩膜層104，暴露所述金屬硅化物層1031及柵堆疊101之下的襯底100。

步驟S35，形成金屬柵介質(zhì)層108，如圖5C所示。

在本實施例中，所述形成金屬柵介質(zhì)層108包括：沉積高k介質(zhì)層；去除所述柵堆疊101之外的高k介質(zhì)層108。具體的，通過原子層沉積、物理氣相沉積等方法沉積一高k材料的薄層用于形成金屬柵介質(zhì)層108，例如，通過ALD法沉積10埃的氧化鉿薄膜；然后通過光刻工藝，利用光刻膠和/或硬掩膜將柵堆疊101位置的高k介質(zhì)層保護起來，采用刻蝕工藝去除未被保護的高k介質(zhì)層，接著去除光刻膠，形成金屬柵介質(zhì)層108。

需要說明的是，該步驟的光刻工藝較困難，但是通過該步驟，可以在后續(xù)步驟中實現(xiàn)金屬柵109與接觸部107的同時形成，以簡化器件制備工藝。

步驟S36，以金屬填充凹槽并進行平坦化，直至暴露所述側墻102，如圖5D至5E所示。

在本實施例中，所述以金屬可以為一種金屬或多種金屬的疊層，例如，所述金屬可以包括：黏合層、金屬功函數(shù)層、擴散阻擋層、柵電極層。由于側墻102與ILD層106的水平高度相同，當平坦化暴露所述側墻102之后，金屬柵109與接觸部107之間通過側墻102隔離開，不會造成CTG短路，同時，接觸部107及金屬柵109會同時形成并暴露于襯底100表面。具體的，沉積氮化鈦作為金屬柵電極層的擴散阻擋層；接著，沉積金屬柵電極層，金屬柵電極層的材料如前所述。最終，通過CMP工藝去除多余的金屬，直至暴露側墻102，以同時形成接觸部107及金屬柵109。此外，該接觸部107的組成與金屬柵109相同。

在本發(fā)明實施例中，由于該方法通過調(diào)整工藝順序，去除所述輔助側 墻105及多晶硅柵堆疊101后形成凹槽，然后沉積一層介質(zhì)，并通過光刻工藝及刻蝕工藝形成金屬柵介質(zhì)層108，最終同時形成所述接觸部107及高k金屬柵，有效的提升了器件的制備效率，同時解決了現(xiàn)有技術中不易減小柵極與接觸部107之間的距離的問題，提升了器件性能。

實施例五

一種形成自對準接觸部的方法，如實施例一至實施例四任意一個實施例所述，所不同的是，在本實施例中，所述襯底100上形成有鰭1001，用于制作Fin-FET。

步驟S41，提供襯底100，所述襯底100上形成有鰭1001與所述柵堆疊101，所述柵堆疊101以垂直于所述鰭1001的方向位于所述鰭1001之上，且所述源/漏區(qū)103位于所述側墻102兩側的所述鰭1001上，以及位于所述源/漏區(qū)103之上的所述金屬硅化物層1031。

在本實施例中，所述鰭1001及相關結構可以通過以下步驟形成：

首先，提供襯底100，所述襯底100上形成有鰭1001及隔離，具體的，通過在硅襯底上形成氮化硅的第一硬掩膜(圖未示出)；而后，采用刻蝕技術，例如RIE(反應離子刻蝕)的方法，刻蝕襯底100來形成鰭1001，從而形成了襯底100上的鰭1001，如圖6A所示；接著，進行填充二氧化硅的隔離材料，并進行化學機械平坦化，以第一硬掩膜為停止層；而后，可以使用濕法腐蝕，如高溫磷酸去除氮化硅的硬掩膜；接著，使用氫氟酸腐蝕去除一定厚度的隔離材料，保留部分的隔離材料在鰭1001之間，從而形成了隔離；然后，沉積柵介質(zhì)層1011及厚度＞鰭1001高度的多晶硅層，并進行平坦化形成平整的多晶硅表面；接著，通過光刻工藝定義柵堆疊101的位置，并通過刻蝕工藝形成柵堆疊101，如圖所6B示；然后，通過現(xiàn)有技術中形成側墻的工藝在柵堆疊101兩側形成側墻(圖未示出)；接著，進行源/漏注入工藝，以形成源/漏區(qū)103；最終，在源/漏區(qū)103的表面形成金屬硅化物層1031，如圖6C所示。需要說明的是，由于Fin-FET為立體器件，當在柵堆疊101兩側形成側墻(圖未示出)時，鰭1001的兩側也會形成側墻(圖未示出)， 但是柵堆疊101的高度高于鰭1001的高度，增加各向異性刻蝕的刻蝕時間即可去除鰭1001兩側的側墻(圖未示出)，然后去除未被側墻保護的柵堆疊101即可。

接著，采用如實施例二至實施例四所示的所述提供襯底100之后的步驟即可在Fin-FET上單獨形成接觸部107，如實施例二所示；或者在Fin-FET上同時形成接觸部107及金屬柵109，在此不再詳述。

雖然本發(fā)明已以較佳實施例披露如上，然而并非用以限定本發(fā)明。任何熟悉本領域的技術人員，在不脫離本發(fā)明技術方案范圍情況下，都可利用上述揭示的方法和技術內(nèi)容對本發(fā)明技術方案做出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發(fā)明技術方案的內(nèi)容，依據(jù)本發(fā)明的技術實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術方案保護的范圍內(nèi)。