本發(fā)明涉及一種靜態(tài)隨機(jī)存取存儲(chǔ)器(staticrandomaccessmemory，sram)，尤其是涉及一種具有增加良率和提升讀取速度的靜態(tài)隨機(jī)存取存儲(chǔ)器(sram)的布局圖案。

背景技術(shù)：

在一嵌入式靜態(tài)隨機(jī)存取存儲(chǔ)器(embeddedstaticrandomaccessmemory,embeddedsram)中，包含有邏輯電路(logiccircuit)和與邏輯電路連接的靜態(tài)隨機(jī)存取存儲(chǔ)器。靜態(tài)隨機(jī)存取存儲(chǔ)器本身屬于一種揮發(fā)性(volatile)的存儲(chǔ)單元(memorycell)，亦即當(dāng)供給靜態(tài)隨機(jī)存取存儲(chǔ)器的電力消失之后，所存儲(chǔ)的數(shù)據(jù)會(huì)同時(shí)抹除。靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)數(shù)據(jù)的方式是利用存儲(chǔ)單元內(nèi)晶體管的導(dǎo)電狀態(tài)來(lái)達(dá)成，靜態(tài)隨機(jī)存取存儲(chǔ)器的設(shè)計(jì)是采用互耦合晶體管為基礎(chǔ)，沒(méi)有電容器放電的問(wèn)題，不需要不斷充電以保持?jǐn)?shù)據(jù)不流失，也就是不需作存儲(chǔ)器更新的動(dòng)作，這與同屬揮發(fā)性存儲(chǔ)器的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dynamicrandomaccessmemory,dram)利用電容器帶電狀態(tài)存儲(chǔ)數(shù)據(jù)的方式并不相同。靜態(tài)隨機(jī)存取存儲(chǔ)器的存取速度相當(dāng)快，因此有在電腦系統(tǒng)中當(dāng)作快取存儲(chǔ)器(cachememory)等的應(yīng)用。

然而隨著制作工藝線寬與曝光間距的縮減，現(xiàn)今sram元件的制作難以利用現(xiàn)有的架構(gòu)曝出所要的圖案。因此如何改良現(xiàn)有sram元件的架構(gòu)來(lái)提升曝光的品質(zhì)即為現(xiàn)今一重要課題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供一種靜態(tài)隨機(jī)存取存儲(chǔ)器(sram)的布局圖案，至少包含一第一上拉晶體管(pl1)、一第二上拉晶體管(pl2)、一第一下拉晶體管(pd1)、一第二下拉晶體管(pd2)、一第一存取晶體管(pg1)以及一第二存取晶體管(pg2)位于一基底上，多個(gè)鰭狀結(jié)構(gòu)位于該基底上，該些鰭狀結(jié)構(gòu)至少包含有一至少一第一鰭狀結(jié)構(gòu)與至少一第二鰭狀結(jié)構(gòu)，至少一j狀柵極結(jié)構(gòu)，該 至少一j狀柵極結(jié)構(gòu)包含有一長(zhǎng)邊部分、一短邊部分以及一連接該長(zhǎng)邊部分與該短邊部分的橋接部分，以及至少一第一延伸接觸結(jié)構(gòu)(n1)，橫跨于該至少一第一鰭狀結(jié)構(gòu)與該至少一第二鰭狀結(jié)構(gòu)，其中該至少一第一延伸接觸結(jié)構(gòu)與該橋接部分不重疊。

此外，上述第一下拉晶體管(pd1)至少包含該j狀柵極結(jié)構(gòu)以及該些多個(gè)鰭狀結(jié)構(gòu)，其中該長(zhǎng)邊部分橫跨于該至少一第一鰭狀結(jié)構(gòu)與該至少一第二鰭狀結(jié)構(gòu)，而該短邊部分則跨越該至少一第一鰭狀結(jié)構(gòu)，以及還包含至少一第一存取柵極結(jié)構(gòu)，位于該基底上，其中該至少一第一存取柵極結(jié)構(gòu)與該至少一j狀柵極結(jié)構(gòu)的該短邊部分排列方向相同，且該至少一第一存取柵極結(jié)構(gòu)與該至少一j狀柵極結(jié)構(gòu)的該短邊部分具有相同的一對(duì)稱(chēng)軸。

本發(fā)明的特征在于，j狀柵極結(jié)構(gòu)的長(zhǎng)邊部分與短邊部分都同時(shí)跨越了同一鰭狀結(jié)構(gòu)，因此在有限的空間內(nèi)，增加了柵極結(jié)構(gòu)跨越的鰭狀結(jié)構(gòu)數(shù)量，進(jìn)一步提升下拉晶體管的讀取速度。除此之外，本實(shí)施例的另外一特征在于，從上視圖來(lái)看，接觸結(jié)構(gòu)與橋接結(jié)構(gòu)并不互相重疊，兩者之間保有一間距。根據(jù)申請(qǐng)人實(shí)驗(yàn)發(fā)現(xiàn)，當(dāng)橋接結(jié)構(gòu)不與接觸結(jié)構(gòu)重疊時(shí)，可以降低寄生電容產(chǎn)生，進(jìn)而達(dá)到增加制作工藝良率、提高sram穩(wěn)定度與讀取速度等功效。

附圖說(shuō)明

圖1為本發(fā)明靜態(tài)隨機(jī)存取存儲(chǔ)器中一組六晶體管靜態(tài)隨機(jī)存取存儲(chǔ)器(six-transistorsram,6t-sram)存儲(chǔ)單元的電路圖；

圖2為本發(fā)明較佳實(shí)施例的一靜態(tài)隨機(jī)存取存儲(chǔ)器的布局圖；

圖3為本發(fā)明的一實(shí)施例，得到沿著圖2中剖面線a-a’的剖視圖；

圖4為本發(fā)明的另一實(shí)施例，得到沿著圖2中剖面線a-a’的剖視圖；

圖5為本發(fā)明靜態(tài)隨機(jī)存取存儲(chǔ)器中一組雙端口八晶體管靜態(tài)隨機(jī)存取存儲(chǔ)器(eight-transistordualportsram，8tdp-sram)存儲(chǔ)單元的電路圖；

圖6為本發(fā)明第二較佳實(shí)施例的一靜態(tài)隨機(jī)存取存儲(chǔ)器的布局圖；

圖7為本發(fā)明另一較佳實(shí)施例的一六晶體管靜態(tài)隨機(jī)存取存儲(chǔ)器的布局圖；

圖8為本發(fā)明另一較佳實(shí)施例的一八晶體管靜態(tài)隨機(jī)存取存儲(chǔ)器的布局圖。

符號(hào)說(shuō)明

106t-sram存儲(chǔ)單元

11特定范圍

11a邊界

128tdp-sram存儲(chǔ)單元

24存儲(chǔ)節(jié)點(diǎn)

26存儲(chǔ)節(jié)點(diǎn)

28串接電路

30串接電路

52基底

54鰭狀結(jié)構(gòu)

54a第一鰭狀結(jié)構(gòu)

54b第二鰭狀結(jié)構(gòu)

54c第三鰭狀結(jié)構(gòu)

54d第四鰭狀結(jié)構(gòu)

56j狀柵極結(jié)構(gòu)

56a長(zhǎng)邊部分

56b短邊部＝分

56c橋接部分

56c’多晶硅層

56c”金屬層

57接觸結(jié)構(gòu)

58a第一擴(kuò)散區(qū)

58b第二擴(kuò)散區(qū)

60第一存取柵極結(jié)構(gòu)

62第二存取柵極結(jié)構(gòu)

72延伸接觸結(jié)構(gòu)

74、76、78、80、82、84、86、88接觸結(jié)構(gòu)

pl1第一上拉晶體管

pd1第一下拉晶體管

pl2第二上拉晶體管

pd2第二下拉晶體管

pg1第一存取晶體管

pg2第二存取晶體管

pg3第三存取晶體管

pg4第四存取晶體管

vcc電壓源

vss電壓源

bl1位線

bl2位線

bl3位線

bl4位線

wl字符線

wl1字符線

wl2字符線

g間距

具體實(shí)施方式

為使熟習(xí)本發(fā)明所屬技術(shù)領(lǐng)域的一般技術(shù)者能更進(jìn)一步了解本發(fā)明，下文特列舉本發(fā)明的較佳實(shí)施例，并配合所附附圖，詳細(xì)說(shuō)明本發(fā)明的構(gòu)成內(nèi)容及所欲達(dá)成的功效。

為了方便說(shuō)明，本發(fā)明的各附圖僅為示意以更容易了解本發(fā)明，其詳細(xì)的比例可依照設(shè)計(jì)的需求進(jìn)行調(diào)整。在文中所描述對(duì)于圖形中相對(duì)元件的上下關(guān)系，在本領(lǐng)域的人皆應(yīng)能理解其是指物件的相對(duì)位置而言，因此皆可以翻轉(zhuǎn)而呈現(xiàn)相同的構(gòu)件，此皆應(yīng)同屬本說(shuō)明書(shū)所公開(kāi)的范圍，在此容先敘明。

請(qǐng)參照?qǐng)D1與圖2，圖1為本發(fā)明靜態(tài)隨機(jī)存取存儲(chǔ)器中一組六晶體管靜態(tài)隨機(jī)存取存儲(chǔ)器(six-transistorsram,6t-sram)存儲(chǔ)單元的電路圖，圖2為本發(fā)明較佳實(shí)施例的一靜態(tài)隨機(jī)存取存儲(chǔ)器的布局圖。

如圖1與圖2所示，本發(fā)明的靜態(tài)隨機(jī)存取存儲(chǔ)器較佳包含至少一組靜態(tài)隨機(jī)存取存儲(chǔ)器單元，其中每一靜態(tài)隨機(jī)存取存儲(chǔ)器單元包含一六晶體管靜態(tài)隨機(jī)存取存儲(chǔ)單元(six-transistorsram,6t-sram)10。

請(qǐng)參考圖1，在本實(shí)施例中，各6t-sram存儲(chǔ)單元10較佳由一第一上 拉晶體管(pull-uptransistor)pl1、一第二上拉晶體管pl2、一第一下拉晶體管(pull-downtransistor)pd1、一第二下拉晶體管pd2、一第一存取晶體管(accesstransistor)pg1和一第二存取晶體管pg2構(gòu)成正反器(flip-flop)，其中第一上拉晶體管pl1和第二上拉晶體管pl2、第一下拉晶體管pd1和第二下拉晶體管pd2構(gòu)成栓鎖電路(latch)，使數(shù)據(jù)可以栓鎖在存儲(chǔ)節(jié)點(diǎn)(storagenode)24或26。另外，第一上拉晶體管pl1和第二上拉晶體管pl2是作為主動(dòng)負(fù)載之用，其也可以一般的電阻來(lái)取代做為上拉元件，在此情況下即為四晶體管靜態(tài)隨機(jī)存取存儲(chǔ)器(four-transistorsram,4t-sram)。另外在本實(shí)施例中，第一上拉晶體管pl1和第二上拉晶體管pl2各自的一源極區(qū)域電連接至一電壓源vcc，第一下拉晶體管pd1和第二下拉晶體管pd2各自的一源極區(qū)域電連接至一電壓源vss。

在一實(shí)施例中，6t-sram存儲(chǔ)單元10的第一上拉晶體管pl1、第二上拉晶體管pl2是由p型金屬氧化物半導(dǎo)體(p-typemetaloxidesemiconductor,pmos)晶體管所組成，而第一下拉晶體管pd1、第二下拉晶體管pd2和第一存取晶體管pg1、第二存取晶體管pg2則是由n型金屬氧化物半導(dǎo)體(n-typemetaloxidesemiconductor,nmos)晶體管所組成，但本發(fā)明不限于此。其中，第一上拉晶體管pl1和第一下拉晶體管pd1一同構(gòu)成一反向器(inverter)，且這兩者所構(gòu)成的串接電路28其兩端點(diǎn)分別耦接于一電壓源vcc與一電壓源vss；同樣地，第二上拉晶體管pl2與第二下拉晶體管pd2構(gòu)成另一反向器，而這兩者所構(gòu)成的串接電路30其兩端點(diǎn)也分別耦接于電壓源vcc與電壓源vss。

此外，在存儲(chǔ)節(jié)點(diǎn)24處，分別電連接有第二下拉晶體管pd2和第二上拉晶體管pl2的柵極(gate)、及第一下拉晶體管pd1、第一上拉晶體管pl1和第一存取晶體管pg1的漏極(drain)；同樣地，在存儲(chǔ)節(jié)點(diǎn)26上，也分別電連接有第一下拉晶體管pd1和第一上拉晶體管pl1的柵極、及第二下拉晶體管pd2、第二上拉晶體管pl2和第二存取晶體管pg2的漏極。至于第一存取晶體管pg1和第二存取晶體管pg2的柵極則分別耦接至字符線(wordline)wl，而第一存取晶體管pg1和第二存取晶體管pg2的源極(source)則分別耦接至相對(duì)應(yīng)的位線(bitline)bl1與bl2。

請(qǐng)參考圖2，在本實(shí)施例中，6t-sram存儲(chǔ)單元10設(shè)于一基底52上，例如一硅基底或硅覆絕緣(soi)基板，基底52上設(shè)有多條相互平行排列的鰭 狀結(jié)構(gòu)54，且各鰭狀結(jié)構(gòu)54周?chē)O(shè)有淺溝隔離(圖未示)。

一般而言，一鰭狀晶體管需要包含一柵極結(jié)構(gòu)跨越于至少一鰭狀結(jié)構(gòu)上，然而根據(jù)實(shí)驗(yàn)發(fā)現(xiàn)，若同一柵極結(jié)構(gòu)同時(shí)跨越多個(gè)互相平行的鰭狀結(jié)構(gòu)，在等效電路上，相當(dāng)于多個(gè)晶體管相互并聯(lián)，如此有助于提升該鰭狀晶體管的柵極寬度，進(jìn)而提高該鰭狀晶體管的讀取電流值(iread)，并可以加速整體sram的運(yùn)算速度。

因此，本發(fā)明的目的之一，是于一有限的固定空間之內(nèi)，提高柵極結(jié)構(gòu)跨越的鰭狀結(jié)構(gòu)數(shù)量，進(jìn)而加速sram的運(yùn)算速度。

本發(fā)明的特征在于，還包含至少兩個(gè)j狀柵極結(jié)構(gòu)56位于基底52上，兩j狀柵極結(jié)構(gòu)56對(duì)稱(chēng)排列，為簡(jiǎn)化說(shuō)明，本實(shí)施例中僅對(duì)其中一j狀柵極結(jié)構(gòu)56(例如圖2中左邊的j狀柵極結(jié)構(gòu)56)進(jìn)行說(shuō)明，而兩個(gè)j狀柵極結(jié)構(gòu)56除了結(jié)構(gòu)對(duì)稱(chēng)之外，其余特征完全相同。

j狀柵極結(jié)構(gòu)56包含有一長(zhǎng)邊部分56a、一短邊部分56b以及一連接長(zhǎng)邊部分56a與短邊部分56b的橋接部分56c。更詳細(xì)說(shuō)明，長(zhǎng)邊部分56a與短邊部分56b兩者皆沿著一第一方向排列(例如圖2中的x方向)，因此兩者互相平行排列。此外，長(zhǎng)邊部分56a的長(zhǎng)度較短邊部分56b的長(zhǎng)度更長(zhǎng)，橋接部分56c位于長(zhǎng)邊部分56a與短邊部分56b之間，并且電連接長(zhǎng)邊部分56a與短邊部分56b。此外，橋接部分56c較佳沿著一第二方向排列(例如圖2中的y方向)，第一方向與第二方向較佳互相垂直，但不限于此。

值得注意的是，本實(shí)施例中的6t-sram存儲(chǔ)單元10位于一特定范圍11內(nèi)，也就是說(shuō)，特定范圍11內(nèi)僅包含有一組6t-sram存儲(chǔ)單元10。而橋接部分56c則緊鄰上述特定范圍11的其中一邊界(圖2中標(biāo)示為11a)。此外，圖3與圖4分別繪示根據(jù)本發(fā)明的兩實(shí)施例，得到沿著圖2中剖面線a-a’的剖視圖。如圖3所示，橋接部分56c可能為一單層的多晶硅層(標(biāo)示為多晶硅層56c’)，直接接觸長(zhǎng)邊部分56a與短邊部分56b，或是在其他實(shí)施例中(圖未示)，橋接部分56c與長(zhǎng)邊部分56a以及短邊部分56b為一體成型結(jié)構(gòu)?；蚴侨鐖D4所示，橋接部分56c可能為一金屬層(標(biāo)示為金屬層56c”)，通過(guò)兩接觸結(jié)構(gòu)57分別與長(zhǎng)邊部分56a與短邊部分56b電連接。為了簡(jiǎn)化圖示，上述圖3與圖4中未繪出介電層，但可理解的是介電層應(yīng)存在于基底52上，且上述各元件(長(zhǎng)邊部分56a、短邊部分56b、橋接部分56c、接觸結(jié)構(gòu)57等)位于介電層中。

上述的j狀柵極結(jié)構(gòu)56，跨越多個(gè)鰭狀結(jié)構(gòu)54，舉例來(lái)說(shuō)，在此將鰭狀結(jié)構(gòu)54分別標(biāo)示為第一鰭狀結(jié)構(gòu)54a、第二鰭狀結(jié)構(gòu)54b與第三鰭狀結(jié)構(gòu)54c。值得注意的是，本實(shí)施例中，第一鰭狀結(jié)構(gòu)54a與第二鰭狀結(jié)構(gòu)54b的數(shù)量都大于1，包含有兩根互相平行排列的第一鰭狀結(jié)構(gòu)54a，兩根互相平行排列的第二鰭狀結(jié)構(gòu)54b以及一根第三鰭狀結(jié)構(gòu)54c，但上述第一鰭狀結(jié)構(gòu)54a、第二鰭狀結(jié)構(gòu)54b與第三鰭狀結(jié)構(gòu)54c的數(shù)量不限于此，可以是任何大于或等于1的整數(shù)，且可以依照實(shí)際需求而調(diào)整。

本實(shí)施例中，j狀柵極結(jié)構(gòu)56的長(zhǎng)邊部分56a，跨越過(guò)第一鰭狀結(jié)構(gòu)54a、第二鰭狀結(jié)構(gòu)54b與第三鰭狀結(jié)構(gòu)54c；而短邊部分56b則跨越過(guò)第一鰭狀結(jié)構(gòu)54a。其中長(zhǎng)邊部分56a跨越過(guò)第三鰭狀結(jié)構(gòu)54c的部分，則形成第一上拉晶體管pl1的柵極；另外長(zhǎng)邊部分56a跨越過(guò)第一鰭狀結(jié)構(gòu)54a與第二鰭狀結(jié)構(gòu)54b的部分，以及短邊部分56b跨越過(guò)第一鰭狀結(jié)構(gòu)54a的部分共同組成上述第一下拉晶體管pd1的柵極(其中圖2中虛線范圍內(nèi)表示第一下拉晶體管pd1的范圍)，換句話說(shuō)，第一下拉晶體管pd1的柵極跨越過(guò)兩根第一鰭狀結(jié)構(gòu)54a兩次，且跨越過(guò)兩根第二鰭狀結(jié)構(gòu)54b一次。

所以，在本實(shí)施例中，j狀柵極結(jié)構(gòu)56的長(zhǎng)邊部分56a與短邊部分56b都同時(shí)跨越了第一鰭狀結(jié)構(gòu)54a，因此就第一下拉晶體管pd1而言，其包含了j狀柵極結(jié)構(gòu)56跨越了共6根鰭狀結(jié)構(gòu)(包含有長(zhǎng)邊部分56a跨越過(guò)的兩根第一鰭狀結(jié)構(gòu)54a與兩根第二鰭狀結(jié)構(gòu)54b，以及短邊部分56b跨越過(guò)的兩根第一鰭狀結(jié)構(gòu)54a)，因此在有限的空間內(nèi)，增加了柵極結(jié)構(gòu)跨越的鰭狀結(jié)構(gòu)數(shù)量，因此可以提高第一下拉晶體管pd1的柵極寬度(channelwidth)，進(jìn)一步提高通過(guò)第一下拉晶體管pd1的電流量，并增快第一下拉晶體管pd1的讀取速度。

除了上述的j狀柵極結(jié)構(gòu)之外，本實(shí)施例中還包含至少兩互相對(duì)稱(chēng)的第一存取柵極結(jié)構(gòu)60位于基底52上。在此同樣為了簡(jiǎn)化說(shuō)明，僅針對(duì)其中一第一存取柵極結(jié)構(gòu)60(例如圖2中左邊的第一存取柵極結(jié)構(gòu)60)進(jìn)行說(shuō)明。兩個(gè)第一存取柵極結(jié)構(gòu)60除了結(jié)構(gòu)對(duì)稱(chēng)之外，其余特征完全相同。

較佳而言，第一存取柵極結(jié)構(gòu)60沿著第一方向排列，且位于短邊部分56b的延伸方向上。換句話說(shuō)，短邊部分56b與第一存取柵極結(jié)構(gòu)60擁有相同的一對(duì)稱(chēng)軸s。第一存取柵極結(jié)構(gòu)60跨越于第二鰭狀結(jié)構(gòu)54b上，組 成上述第一存取晶體管pg1的柵極。同樣地，另一個(gè)第一存取柵極結(jié)構(gòu)60則跨越于另外的第二鰭狀結(jié)構(gòu)54b上而組成第二存取晶體管pg2的柵極。

除了上述鰭狀結(jié)構(gòu)以及柵極結(jié)構(gòu)之外，本實(shí)施例中6t-sram存儲(chǔ)單元10還包含有多個(gè)接觸結(jié)構(gòu)。其中包含有至少兩對(duì)稱(chēng)排列的延伸接觸結(jié)構(gòu)72，位于j狀柵極結(jié)構(gòu)56的長(zhǎng)邊部分56a與短邊部分56b之間，并橫跨于各第一鰭狀結(jié)構(gòu)54a、各第二鰭狀結(jié)構(gòu)54b與第三鰭狀結(jié)構(gòu)54c上，將各平行排列的鰭狀結(jié)構(gòu)相互連接，請(qǐng)配合圖1來(lái)看，延伸接觸結(jié)構(gòu)72連接第一下拉晶體管pd1、第一上拉晶體管pl1和第一存取晶體管pg1的漏極。另外從上視圖來(lái)看，延伸接觸結(jié)構(gòu)72的形狀可能為長(zhǎng)條狀或是其他形狀(例如l型等)，本發(fā)明不限于此。

除了上述延伸接觸結(jié)構(gòu)72之外，其他位于基底52上的接觸結(jié)構(gòu)包含：接觸結(jié)構(gòu)74，連接各第三鰭狀結(jié)構(gòu)54c，并且連接電壓源vcc(請(qǐng)配合圖1，接觸結(jié)構(gòu)74連接第一上拉晶體管pl1及第二上拉晶體管pl2的源極至電壓源vcc)；接觸結(jié)構(gòu)76，跨越于各第一鰭狀結(jié)構(gòu)54a與各第二鰭狀結(jié)構(gòu)54b，并且連接電壓源vss(請(qǐng)配合圖1，接觸結(jié)構(gòu)76連接第一下拉晶體管pd1及第二下拉晶體管pd2的源極至電壓源vss)；接觸結(jié)構(gòu)78，跨越于各第一鰭狀結(jié)構(gòu)54a，并且連接電壓源vss(請(qǐng)配合圖1，接觸結(jié)構(gòu)78連接第一下拉晶體管pd1及第二下拉晶體管pd2的源極至電壓源vss)；接觸結(jié)構(gòu)80，跨越于各第二鰭狀結(jié)構(gòu)54b，并且連接位線bl1或bl2(請(qǐng)配合圖1，接觸結(jié)構(gòu)80連接第一存取晶體管pg1及第二存取晶體管pg2的源極至分別至位線bl1與bl2)；接觸結(jié)構(gòu)82，位于各第一存取柵極結(jié)構(gòu)60上，并且連接字符線wl(請(qǐng)配合圖1，接觸結(jié)構(gòu)82連接第一存取晶體管pg1及第二存取晶體管pg2的柵極至字符線wl)；以及接觸結(jié)構(gòu)84，位于各第三鰭狀結(jié)構(gòu)54c上，并且連接j狀柵極結(jié)構(gòu)56以及延伸接觸結(jié)構(gòu)72(請(qǐng)配合圖1，接觸結(jié)構(gòu)84連接第一上拉晶體管pl1的柵極至存儲(chǔ)節(jié)點(diǎn)26，并連接第二上拉晶體管pl2的柵極至存儲(chǔ)節(jié)點(diǎn)24)。此外，各接觸結(jié)構(gòu)也呈現(xiàn)對(duì)稱(chēng)排列，在此不多加贅述。

除此之外，本發(fā)明的另外一特征在于，從上視圖來(lái)看，延伸接觸結(jié)構(gòu)72與橋接結(jié)構(gòu)56c并不互相重疊，兩者之間保有一間距g。根據(jù)申請(qǐng)人實(shí)驗(yàn)發(fā)現(xiàn)，當(dāng)橋接結(jié)構(gòu)56c不與接觸結(jié)構(gòu)重疊時(shí)，可以降低寄生電容產(chǎn)生，進(jìn)而達(dá)到增加制作工藝良率、提高sram穩(wěn)定度與讀取速度等功效。

下文將針對(duì)本發(fā)明的靜態(tài)隨機(jī)存取存儲(chǔ)器的不同實(shí)施樣態(tài)進(jìn)行說(shuō)明，且為簡(jiǎn)化說(shuō)明，以下說(shuō)明主要針對(duì)各實(shí)施例不同之處進(jìn)行詳述，而不再對(duì)相同之處作重復(fù)贅述。此外，本發(fā)明的各實(shí)施例中相同的元件以相同的標(biāo)號(hào)進(jìn)行標(biāo)示，以利于各實(shí)施例間互相對(duì)照。

請(qǐng)參照?qǐng)D5與圖6，圖5為根據(jù)本發(fā)明第二較佳實(shí)施例的靜態(tài)隨機(jī)存取存儲(chǔ)器中一組體靜態(tài)隨機(jī)存取存儲(chǔ)器(staticrandomaccessmemory，sram)存儲(chǔ)單元的電路圖。圖6為本發(fā)明第二較佳實(shí)施例的一靜態(tài)隨機(jī)存取存儲(chǔ)器的布局圖。

如圖5與圖6所示，本實(shí)施例的靜態(tài)隨機(jī)存取存儲(chǔ)器較佳包含至少一組靜態(tài)隨機(jī)存取存儲(chǔ)器單元，其中每一靜態(tài)隨機(jī)存取存儲(chǔ)器單元包含一雙端口八晶體管靜態(tài)隨機(jī)存取存儲(chǔ)器(eight-transistordualportsram，8tdp-sram)存儲(chǔ)單元12。

在本實(shí)施例中，各8tdp-sram存儲(chǔ)單元12較佳由一第一上拉晶體管(pull-uptransistor)pl1、一第二上拉晶體管pl2、一第一下拉晶體管(pull-downtransistor)pd1、一第二下拉晶體管pd2、一第一存取晶體管(accesstransistor)pg1、一第二存取晶體管pg2、一第三存取晶體管pg3以及一第四存取晶體管pg4構(gòu)成正反器(flip-flop)，其中第一上拉晶體管pl1和第二上拉晶體管pl2、第一下拉晶體管pd1和第二下拉晶體管pd2構(gòu)成一栓鎖電路22(latch)，使數(shù)據(jù)可以栓鎖在存儲(chǔ)節(jié)點(diǎn)(storagenode)24或26。另外，第一上拉晶體管pl1和第二上拉晶體管pl2是作為主動(dòng)負(fù)載之用，其也可以一般的電阻來(lái)取代做為上拉元件，在此情況下即為四晶體管靜態(tài)隨機(jī)存取存儲(chǔ)器(four-transistorsram，4t-sram)。另外在本實(shí)施例中，第一上拉晶體管pl1和第二上拉晶體管pl2各自的一源極區(qū)域電連接至一電壓源vcc，第一下拉晶體管pd1和第二下拉晶體管pd2各自的一源極區(qū)域電連接至一電壓源vss。

此外，在存儲(chǔ)節(jié)點(diǎn)24處，分別電連接有第二下拉晶體管pd2和第二上拉晶體管pl2的柵極(gate)、及第一下拉晶體管pd1、第一上拉晶體管pl1和第三存取晶體管pg3與第二存取晶體管pg2的漏極(drain)；同樣地，在存儲(chǔ)節(jié)點(diǎn)26上，也分別電連接有第一下拉晶體管pd1和第一上拉晶體管pl1的柵極、及第二下拉晶體管pd2、第二上拉晶體管pl2和第一存取晶體管pg1與第四存取晶體管pg4的漏極。至于第一存取晶體管pg1和第三存取 晶體管pg3的柵極g則耦接至字符線(wordline)wl1；第二存取晶體管pg2和第四存取晶體管pg4的柵極g則耦接至字符線wl2，而第一存取晶體管pg1的源極耦接至相對(duì)應(yīng)的位線(bitline)bl1；第二存取晶體管pg2的源極耦接至相對(duì)應(yīng)的位線bl2；第三存取晶體管pg3的源極耦接至相對(duì)應(yīng)的位線bl3；第四存取晶體管pg4的源極耦接至相對(duì)應(yīng)的位線bl4。

請(qǐng)參考圖6，本實(shí)施例的8tdp-sram存儲(chǔ)單元12的布局圖，與上述6t-sram所述的布局圖大致相同(請(qǐng)參考圖2)，其中重復(fù)的元件在此不多加贅述。而主要的不同之處在于，由于更增設(shè)了第三存取晶體管pg3與第四存取晶體管pg4，因此本實(shí)施例中，除了原先的第一鰭狀結(jié)構(gòu)54a、第二鰭狀結(jié)構(gòu)54b與第三鰭狀結(jié)構(gòu)54c之外，還包含有至少兩第四鰭狀結(jié)構(gòu)54d(同樣地，呈對(duì)稱(chēng)排列)位于基底52上，各第四鰭狀結(jié)構(gòu)54d位于第一鰭狀結(jié)構(gòu)54a與第二鰭狀結(jié)構(gòu)54b之間。本實(shí)施例中，包含有兩條相互平行排列的第四鰭狀結(jié)構(gòu)54d，但本發(fā)明不限于此。第四鰭狀結(jié)構(gòu)54d的數(shù)量可以是任何大于或等于1的整數(shù)，也可依照實(shí)際需求而調(diào)整。

此外，還包含有至少兩對(duì)稱(chēng)排列的第二存取柵極結(jié)構(gòu)62位于基底52上，第二存取柵極結(jié)構(gòu)62沿著第一方向排列，且位于短邊部分56b的延伸方向上。換句話說(shuō)，短邊部分56b、第一存取柵極結(jié)構(gòu)60與第二存取柵極結(jié)構(gòu)62擁有相同的一對(duì)稱(chēng)軸s。第二存取柵極結(jié)構(gòu)62跨越于第四鰭狀結(jié)構(gòu)54d上，組成第二存取晶體管pg2與第一存取晶體管pg1的柵極。

另外，本實(shí)施例中，延伸接觸結(jié)構(gòu)72位于j狀柵極結(jié)構(gòu)56的長(zhǎng)邊部分56a與短邊部分56b之間，并橫跨于第一鰭狀結(jié)構(gòu)54a、第二鰭狀結(jié)構(gòu)54b、第三鰭狀結(jié)構(gòu)54c與第四鰭狀結(jié)構(gòu)54d上，將各平行排列的鰭狀結(jié)構(gòu)相互連接，請(qǐng)配合圖5來(lái)看，延伸接觸結(jié)構(gòu)72連接第一下拉晶體管pd1、第一上拉晶體管pl1、第二存取晶體管pg2與第三存取晶體管pg3的漏極。另外上述延伸接觸結(jié)構(gòu)72的形狀可能為條狀或是其他形狀(例如l型等)，本發(fā)明不限于此。

除了上述延伸接觸結(jié)構(gòu)72之外，其他位于基底52上的接觸結(jié)構(gòu)包含：接觸結(jié)構(gòu)74，連接各第三鰭狀結(jié)構(gòu)54c，并且連接電壓源vcc(請(qǐng)配合圖5，接觸結(jié)構(gòu)74連接第一上拉晶體管pl1及第二上拉晶體管pl2的源極至電壓源vcc)；接觸結(jié)構(gòu)76，跨越于第一鰭狀結(jié)構(gòu)54a與第二鰭狀結(jié)構(gòu)54b，并且連接電壓源vss(請(qǐng)配合圖5，接觸結(jié)構(gòu)76連接第一下拉晶體管pd1及第 二下拉晶體管pd2的源極至電壓源vss)；接觸結(jié)構(gòu)78，跨越于各第一鰭狀結(jié)構(gòu)54a，并且連接電壓源vss(請(qǐng)配合圖5，接觸結(jié)構(gòu)78連接第一下拉晶體管pd1及第二下拉晶體管pd2的源極至電壓源vss)；接觸結(jié)構(gòu)80，跨越于各第二鰭狀結(jié)構(gòu)54b，并且連接位線bl3或bl4(請(qǐng)配合圖5，接觸結(jié)構(gòu)80連接第三存取晶體管pg3的源極至位線bl3，并連接第四存取晶體管pg4的源極至位線bl4)；接觸結(jié)構(gòu)82，位于各第一存取柵極結(jié)構(gòu)60上，并且連接字符線wl1或wl2(請(qǐng)配合圖5，接觸結(jié)構(gòu)82連接第三存取晶體管pg3的柵極至字符線wl1，并連接第四存取晶體管pg4的柵極至字符線wl2)；接觸結(jié)構(gòu)84，位于各第三鰭狀結(jié)構(gòu)54c上，并且連接j狀柵極結(jié)構(gòu)56以及延伸接觸結(jié)構(gòu)72(請(qǐng)配合圖5，接觸結(jié)構(gòu)84連接第一上拉晶體管pl1與第一下拉晶體管pd1的柵極至存儲(chǔ)節(jié)點(diǎn)26，并連接第二上拉晶體管pl2與第二下拉晶體管pd2的柵極至存儲(chǔ)節(jié)點(diǎn)24)。另外還包含：接觸結(jié)構(gòu)86，位于各第二存取柵極結(jié)構(gòu)62上，并且連接字符線wl2或wl1(請(qǐng)配合圖5，接觸結(jié)構(gòu)86連接第二存取晶體管pg2的柵極至字符線wl2，并連接第一存取晶體管pg1的柵極至字符線wl1)；以及接觸結(jié)構(gòu)88，跨越于各第四鰭狀結(jié)構(gòu)54d，并且連接位線bl1或bl2(請(qǐng)配合圖5，接觸結(jié)構(gòu)88連接第二存取晶體管pg3的源極至位線bl2，并連接第一存取晶體管pg1的源極至位線bl1)?？梢岳斫獾氖牵鹘佑|結(jié)構(gòu)也呈現(xiàn)對(duì)稱(chēng)排列，在此不多加贅述。

本實(shí)施例的特征在于，j狀柵極結(jié)構(gòu)56的長(zhǎng)邊部分56a與短邊部分56b都同時(shí)跨越了第一鰭狀結(jié)構(gòu)54a，因此就第一下拉晶體管pd1而言，其柵極結(jié)構(gòu)共跨越了8根鰭狀結(jié)構(gòu)(包含有長(zhǎng)邊部分56a跨越過(guò)的兩根第一鰭狀結(jié)構(gòu)54a、兩根第二鰭狀結(jié)構(gòu)54b、兩根第四鰭狀結(jié)構(gòu)54d，以及短邊部分56b跨越過(guò)的兩根第一鰭狀結(jié)構(gòu)54a)，因此在有限的空間內(nèi)，增加了柵極結(jié)構(gòu)跨越的鰭狀結(jié)構(gòu)數(shù)量，進(jìn)一步提升第一下拉晶體管pd1的讀取速度。除此之外，本實(shí)施例的另外一特征在于，從上視圖來(lái)看，延伸接觸結(jié)構(gòu)72與橋接結(jié)構(gòu)56c并不互相重疊，兩者之間保有一間距g。根據(jù)申請(qǐng)人實(shí)驗(yàn)發(fā)現(xiàn)，當(dāng)橋接結(jié)構(gòu)56c不與接觸結(jié)構(gòu)重疊時(shí)，可以降低寄生電容產(chǎn)生，進(jìn)而達(dá)到增加制作工藝良率、提高sram穩(wěn)定度與讀取速度等功效。

上述各實(shí)施例，都包含有鰭狀結(jié)構(gòu)54形成于基底52上，但在本發(fā)明的其他實(shí)施例中，可以不形成鰭狀結(jié)構(gòu)于基底上，而僅對(duì)基底進(jìn)行離子摻雜步驟，在基底中形成多個(gè)擴(kuò)散區(qū)(diffusionregion)，接著再繼續(xù)形成上述的j狀 柵極結(jié)構(gòu)、第一存取柵極結(jié)構(gòu)以及接觸結(jié)構(gòu)等元件。也就是說(shuō)，下述實(shí)施例中，以平面式的晶體管(planartransistor)代替上述實(shí)施例中的鰭狀晶體管。請(qǐng)參考圖7，圖7為本發(fā)明另一較佳實(shí)施例之一六晶體管靜態(tài)隨機(jī)存取存儲(chǔ)器的布局圖。本實(shí)施例中，并未形成鰭狀結(jié)構(gòu)，而是在基底52中以離子布植等方式形成至少兩對(duì)稱(chēng)的第一擴(kuò)散區(qū)58a以及兩對(duì)稱(chēng)的第二擴(kuò)散區(qū)58b。接著形成如第一較佳實(shí)施例所述的j狀柵極結(jié)構(gòu)56、第一存取柵極結(jié)構(gòu)60、延伸接觸結(jié)構(gòu)72以及多個(gè)接觸結(jié)構(gòu)(包含接觸結(jié)構(gòu)74、76、78、80、82、84)。j狀柵極結(jié)構(gòu)56位于第一擴(kuò)散區(qū)58a以及第二擴(kuò)散區(qū)58b上，而第一存取柵極結(jié)構(gòu)60則位于第一擴(kuò)散區(qū)58a上。本實(shí)施例中的第一下拉晶體管pd1的柵極也包含j狀柵極結(jié)構(gòu)56，并且j狀柵極結(jié)構(gòu)56的長(zhǎng)邊部分56a與短邊部分56b都位于第一擴(kuò)散區(qū)58a上，因此具有與其他實(shí)施例相同的優(yōu)點(diǎn)，也就是可以提高第一下拉晶體管pd1的柵極寬度(channelwidth)，進(jìn)一步提高通過(guò)第一下拉晶體管pd1的電流量，并增快第一下拉晶體管pd1的讀取速度。除了上述擴(kuò)散區(qū)的特征之外，其余各部件的特征、材料特性以及制作方法與上述第一較佳實(shí)施例相似(可參考圖2所述)，故在此并不再贅述。

同樣地，第二較佳實(shí)施例中所述的靜態(tài)隨機(jī)存取存儲(chǔ)器的布局圖(請(qǐng)參考圖6)，也可以用平面式的晶體管代替該實(shí)施例中的鰭狀晶體管。如圖8所示，圖8為本發(fā)明另一較佳實(shí)施例之一八晶體管靜態(tài)隨機(jī)存取存儲(chǔ)器的布局圖。本實(shí)施例中，并未形成鰭狀結(jié)構(gòu)，而是在基底52中以離子布植等方式形成至少兩對(duì)稱(chēng)的第一擴(kuò)散區(qū)58a以及兩對(duì)稱(chēng)的第二擴(kuò)散區(qū)58b。接著形成如第二較佳實(shí)施例所述的j狀柵極結(jié)構(gòu)56、第一存取柵極結(jié)構(gòu)60、第二存取柵極結(jié)構(gòu)62、延伸接觸結(jié)構(gòu)72以及多個(gè)接觸結(jié)構(gòu)(包含接觸結(jié)構(gòu)74、76、78、80、82、84、86、88)。j狀柵極結(jié)構(gòu)56位于第一擴(kuò)散區(qū)58a以及第二擴(kuò)散區(qū)58b上，而第一存取柵極結(jié)構(gòu)60與第二存取柵極結(jié)構(gòu)62則位于第一擴(kuò)散區(qū)58a上。本實(shí)施例中的第一下拉晶體管pd1的柵極也包含j狀柵極結(jié)構(gòu)56，并且j狀柵極結(jié)構(gòu)56的長(zhǎng)邊部分56a與短邊部分56b都位于第一擴(kuò)散區(qū)58a上，因此具有與其他實(shí)施例相同的優(yōu)點(diǎn)，也就是可以提高第一下拉晶體管pd1的柵極寬度(channelwidth)，進(jìn)一步提高通過(guò)第一下拉晶體管pd1的電流量，并增快第一下拉晶體管pd1的讀取速度。除了上述擴(kuò)散區(qū)的特征之外，其余各部件的特征、材料特性以及制作方法與上述第二較佳實(shí)施例相似(可參考圖6所述)，故在此并不再贅述。

以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。