專利名稱：集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲(chǔ)器的制作方法，特別涉及一種集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法。
背景技術(shù)：
在系統(tǒng)需求上需要可快速讀寫的存儲(chǔ)器(RAM)及沒有電還可以記憶的存儲(chǔ)器 (ROM), RAM包含了動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)與靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM) ；ROM包含了快閃存儲(chǔ)器(Flash)與電子式可清除程式化只讀存儲(chǔ)器(Electrically Erasable Programmable Read Only Memory，EEPROM)，其中此兩者皆具備有電性編寫和抹除資料的非易失性存儲(chǔ)器功能，且在電源關(guān)掉后資料不會(huì)消失，所以被廣泛使用于電子產(chǎn)品上。由于目前的系統(tǒng)對(duì)存儲(chǔ)器的需求容量越來越大，各種存儲(chǔ)器在高容量低成本的要求下，只能依特質(zhì)發(fā)展出不同的制程，也造成要將高容量DRAM及Flash或非易失存儲(chǔ)器 (EEPROM)做在同一個(gè)晶片(Chip)上，但在制程上是十分的復(fù)雜且制造成本非常高，成本上及開發(fā)時(shí)程上更是劃不來。以手機(jī)上使用的多晶片封裝(MCP)為例，將一顆Flash及一顆 DRAM包在同一顆包裝里面，IC的輸入輸出埠(1/0 PAD)要做兩份，包裝難度及成本也較高， 兩顆IC的耗電量也比較大，除此的外更造成開機(jī)時(shí)由于要將ROM的資料搬到DRAM，而造成開機(jī)時(shí)間過長的問題。因此，本發(fā)明在針對(duì)上述的困擾，提出一種集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法，以解決公知所產(chǎn)生的問題。

發(fā)明內(nèi)容
本發(fā)明的主要目的，在于提供一種集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法，其以動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的制程為基礎(chǔ)，以降低整體積體電路生產(chǎn)成本、耗電量與包裝成本，并同時(shí)增加傳輸速度。為達(dá)上述目的，本發(fā)明提供一種集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法，首先提供一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的半導(dǎo)體基板，接著于半導(dǎo)體基板的部份表面依序形成一第一柵極絕緣層與作為浮動(dòng)?xùn)艠O的一第一柵極層。最后摻雜離子于第一柵極絕緣層的兩側(cè)的半導(dǎo)通基板中，以分別形成與第一柵極絕緣層鄰接的兩個(gè)重?fù)诫s區(qū)，并分別作為汲極與源極，且于第一柵極層上依序形成一第二柵極絕緣層與作為控制柵極的一第二柵極層。本發(fā)明的優(yōu)點(diǎn)不但能降低生產(chǎn)、包裝成本，更能提高信號(hào)傳遞速度。茲為使貴審查員對(duì)本發(fā)明的結(jié)構(gòu)特征及所達(dá)成的功效更有進(jìn)一步的了解與認(rèn)識(shí)， 謹(jǐn)佐以較佳的實(shí)施例圖及配合詳細(xì)的說明，說明如后


圖Ia至圖Id為本發(fā)明的第一實(shí)施例的各步驟結(jié)構(gòu)剖視4
圖2為本發(fā)明的第一實(shí)施例與堆迭式電容結(jié)構(gòu)集成的結(jié)構(gòu)剖視圖；圖3為本發(fā)明的第一實(shí)施例與溝渠式電容結(jié)構(gòu)集成的結(jié)構(gòu)剖視圖；圖4為本發(fā)明的第一實(shí)施例于操作時(shí)的結(jié)構(gòu)剖視圖；圖fe至圖5c為本發(fā)明的第二實(shí)施例的各步驟結(jié)構(gòu)剖視圖；圖6為本發(fā)明的第二實(shí)施例與堆迭式電容結(jié)構(gòu)集成的結(jié)構(gòu)剖視圖；圖7為本發(fā)明的第二實(shí)施例與溝渠式電容結(jié)構(gòu)集成的結(jié)構(gòu)剖視圖；圖8為本發(fā)明的第二實(shí)施例于操作時(shí)的結(jié)構(gòu)剖視圖。附圖標(biāo)記說明10-N型半導(dǎo)體基板；12-P型井區(qū)；14-第一柵極絕緣層；16-第一柵極層；18-N型重?fù)诫s區(qū)；20-N型重?fù)诫s區(qū)；22-第二柵極絕緣層；24-第一柵極層；26-堆迭式電容結(jié)構(gòu)；28-溝渠式電容結(jié)構(gòu)；30-P型半導(dǎo)體基板。
具體實(shí)施例方式一般而言動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)制程與非易失存儲(chǔ)器(NVM)制程因?yàn)椴幌嗳荩虼撕茈y做在同一個(gè)晶片上，然而許多應(yīng)用上都需要DRAM與電子抹除式可復(fù)寫只讀存儲(chǔ)器(EEPROM)或快閃存儲(chǔ)器(FLASH) —起使用，尤其是在手持是產(chǎn)品為了要縮小體積更是將DRAM及FLASH包裝在一起，如此不但整體面積增加、包裝成本提高，傳輸速度也較慢。為了解決上述問題，本發(fā)明提供第一實(shí)施例，如圖Ia至圖Id所示。首先如圖Ia所示，提供一作為動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的半導(dǎo)體基板的N型半導(dǎo)體基板10。接著如圖Ib所示，在N型半導(dǎo)體基板10中型成一 P型井區(qū)12。再來如圖Ic所示，在P型井區(qū)12表面依序形成一第一柵極絕緣層14與一第一柵極層16，其中第一柵極絕緣層14的材質(zhì)為二氧化硅，第一柵極層16的材質(zhì)為多晶硅，并作為浮動(dòng)?xùn)艠O。最后如圖Id所示，摻雜作為離子的 N型離子于第一柵極絕緣層14的兩側(cè)的P型井區(qū)12中，以分別形成與第一柵極絕緣層14 鄰接的兩個(gè)作為重?fù)诫s區(qū)的N型重?fù)诫s區(qū)18、20，并分別作為源極與汲極，且在第一柵極層 16上依序形成一第二柵極絕緣層22與作為控制柵極的一第二柵極層M，其中第二柵極絕緣層22較第一柵極絕緣層14厚，此外，第二柵極絕緣層22為氧化層-氮化物層-氧化層 (ONO)或四乙氧基硅烷氧化層(tetraethyl-ortho-silicateJEOS)，第二柵極層M的材質(zhì)為多晶娃。在圖Id的步驟中，可因應(yīng)需求選擇先形成兩個(gè)N型重?fù)诫s區(qū)18、20在P型井區(qū) 12中，再依序形成第二柵極絕緣層22與第二柵極層M在第一柵極層16上；另外亦可先依序形成第二柵極絕緣層22與第二柵極層M在第一柵極層16上，再形成兩個(gè)N型重?fù)诫s區(qū) 18、20在P型井區(qū)12中。用此兩種方式，浮動(dòng)?xùn)艠O與控制柵極可以不需要線對(duì)線(line to line)對(duì)準(zhǔn)，以大幅降低制程的復(fù)雜度與制程的光罩使用層數(shù)，進(jìn)而降低生產(chǎn)成本。至圖Id的步驟時(shí)，已完成本發(fā)明。若欲進(jìn)一步與DRAM集成，則如圖2所示，在N型半導(dǎo)體基板10中形成一堆迭式(Mack)電容結(jié)構(gòu)26。若是DRAM的電容為溝渠式(Trench) 電容結(jié)構(gòu)時(shí)，則是于上述圖Ia的步驟后，在N型半導(dǎo)體基板10中先形成溝渠式電容結(jié)構(gòu)觀，接著再依序進(jìn)行圖Ib與圖Id的步驟，完成圖如圖3所示。本發(fā)明將EEPROM嵌入于DRAM 里面，不但能減少包裝成本，更可讓晶片的輸入輸出墊(I/O Pad)也可以減少一組，傳輸資料時(shí)可用較寬的資料線(Data line)，以增加傳輸速度，并減少耗電量。以下介紹第一實(shí)施例制作出來的非易失存儲(chǔ)器的操作方式，請參閱圖4。于上述的汲極、源極、控制柵極與P型井區(qū)12分別施加汲極電壓VD、源極電壓Vs、柵極電壓Ve與井區(qū)電壓Vwell,并滿足下列條件寫入時(shí)，滿足Vwell為接地，且Vd > Vs > 0，Ve > Vs > 0， 此法利用熱電子程式化(hot electron program)的方式，因此不需要高于8伏特的電壓， 以大幅減少因?yàn)楦邏憾枰黾拥墓庹謱訑?shù)；抹除時(shí)，滿足Vwell為接地，且Vd >> Vs彡0， Ve彡Vs彡0，此法利用熱電洞抹除化(hot hole erase)的方式，因此亦不需要高于8伏特的電壓，以大幅減少因?yàn)楦邏憾枰黾拥墓庹謱訑?shù)。此外，若欲將EEPROM的資料傳給DRAM， 則不需經(jīng)過1/0 Pad即可達(dá)成，除了可以加快傳輸速度，更可以加寬資料線寬度。上述第一實(shí)施例的結(jié)構(gòu)以N型電晶體為例，另外亦可以P型電晶體實(shí)施的，僅需要把上述的N型半導(dǎo)體基板10、P型井區(qū)12、N型重?fù)诫s區(qū)18、20，分別以P型半導(dǎo)體基板、N 型井區(qū)、P型重?fù)诫s區(qū)取代即可。對(duì)于P型電晶體的操作方式，同樣地，則于汲極、源極、控制柵極與N型井區(qū)分別施加汲極電壓VD、源極電壓Vs、柵極電壓Ve與井區(qū)電壓vwell，并滿足下列條件寫入時(shí)，并滿足下列條件寫入時(shí)，Vwell > Vs > VD, Vwell > Vs > Vg ；抹除時(shí)，Vwell = Vs ^ Vg > Vdo以下介紹本發(fā)明的第二實(shí)施例，如圖fe至圖5c所示。第一實(shí)施例與第二實(shí)施例主要差別在于沒有井區(qū)的設(shè)置。首先如圖如所示，提供一作為動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的半導(dǎo)體基板的P型半導(dǎo)體基板30。接著如圖恥所示，在P型半導(dǎo)體基板30部份表面依序形成一第一柵極絕緣層14與一第一柵極層16，其中第一柵極絕緣層14的材質(zhì)為二氧化硅，第一柵極層16的材質(zhì)為多晶硅。最后如圖5c所示，摻雜作為離子的N型離子于第一柵極絕緣層14的兩側(cè)的P型半導(dǎo)體基板30中，以分別形成與第一柵極絕緣層14鄰接的兩個(gè)作為重?fù)诫s區(qū)的N型重?fù)诫s區(qū)18、20，并分別作為源極與汲極，且于第一柵極層16上依序形成一第二柵極絕緣層22與作為控制柵極的一第二柵極層M，其中第二柵極絕緣層22較第一柵極絕緣層14厚，此外，第二柵極絕緣層22為氧化層-氮化物層-氧化層(0N0)或四乙氧基硅烷氧化層(tetraethyl-ortho-silicate，TE0S)，第二柵極層M的材質(zhì)為多晶硅。在圖5c的步驟中，可因應(yīng)需求選擇先形成兩個(gè)N型重?fù)诫s區(qū)18、20在P型半導(dǎo)體基板30中，再依序形成第二柵極絕緣層22與第二柵極層M在第一柵極層16上；另外亦可先依序形成第二柵極絕緣層22與第二柵極層M在第一柵極層16上，再形成兩個(gè)N型重?fù)诫s區(qū)18、20于P型半導(dǎo)體基板30中。其功效與目的與第一實(shí)施例相同，于此不再贅述。至圖5c的步驟時(shí)，已完成本發(fā)明。若欲進(jìn)一步與DRAM集成，則如圖6所示，同于 P型半導(dǎo)體基板30中形成一堆迭式電容結(jié)構(gòu)26。若是DRAM的電容為溝渠式電容結(jié)構(gòu)時(shí)， 則是于上述圖fe的步驟后，于P型半導(dǎo)體基板30中先形成溝渠式電容結(jié)構(gòu)觀，接著再依序進(jìn)行圖恥與圖5c的步驟，完成圖如圖7所示。此第二實(shí)施例與DRAM集成的目的與功效與第一實(shí)施例相同，于此也不再贅述。由于第一實(shí)施例的制作方式實(shí)際上與第二實(shí)施例只差別沒有形成井區(qū)，因此就非易失存儲(chǔ)器的操作方式而言，僅將第一實(shí)施例的井區(qū)電壓Vwell用P型半導(dǎo)體基板30的基板電壓Vsub取代，其達(dá)成的功效與目的與第一實(shí)施例相同。請參閱圖8，欲操作存儲(chǔ)器時(shí)，則于汲極、源極、控制柵極與P型半導(dǎo)體基板30分別施加汲極電壓VD、源極電壓Vs、柵極電壓Ve 與基板電壓Vsub，并滿足下列條件寫入時(shí)，滿足Vsub為接地，且Vd > Vs > 0，Ve > Vs > 0 ；抹除時(shí)，滿足Vsub為接地，且Vd >> Vs彡0，Ve彡Vs彡0。上述第二實(shí)施例的結(jié)構(gòu)以N型電晶體為例，另外亦可以P型電晶體實(shí)施的，僅需要
6把上述的P型半導(dǎo)體基板30、N型重?fù)诫s區(qū)18、20，分別以N型半導(dǎo)體基板、P型重?fù)诫s區(qū)取代即可。對(duì)于P型電晶體的操作方式，同樣地，則于汲極、源極、控制柵極與N型半導(dǎo)體基板分別施加汲極電壓VD、源極電壓Vs、柵極電壓Ve與基板電壓Vsub，并滿足下列條件寫入時(shí)， Vsub > Vs > VD, Vsub > Vs > Vg ；抹除時(shí)，Vsub = Vs ^ Vg > VD。綜上所述，本發(fā)明不但能降低生產(chǎn)、包裝成本，更能提高信號(hào)傳遞速度。以上所述者，僅為本發(fā)明一較佳實(shí)施例而已，并非用來限定本發(fā)明實(shí)施的范圍，故舉凡依本發(fā)明申請專利范圍所述的形狀、構(gòu)造、特征及精神所為的均等變化與修飾，均應(yīng)包括于本發(fā)明的申請專利范圍內(nèi)。
權(quán)利要求
1.一種集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法，其特征在于，包含下列步驟A.提供一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的半導(dǎo)體基板；B.在該半導(dǎo)體基板的部份表面依序形成一第一柵極絕緣層與作為浮動(dòng)?xùn)艠O的一第一柵極層；以及C.摻雜離子在該第一柵極絕緣層的兩側(cè)的該半導(dǎo)通基板中，以分別形成與該第一柵極絕緣層鄰接的兩個(gè)重?fù)诫s區(qū)，并分別作為汲極與源極，且于該第一柵極層上依序形成一第二柵極絕緣層與作為控制柵極的一第二柵極層。
2.如權(quán)利要求1所述的集成型非易失存儲(chǔ)器的制作方法，其特征在于，該半導(dǎo)體基板為P型半導(dǎo)體基板，且該離子為N型離子，該重?fù)诫s區(qū)為N型重?fù)诫s區(qū)。
3.如權(quán)利要求2所述的集成型非易失存儲(chǔ)器的制作方法，其特征在于，該汲極、該源極、該控制柵極與該半導(dǎo)體基板分別施加汲極電壓VD、源極電壓Vs、柵極電壓Ve與基底電壓 Vsub，以進(jìn)行操作時(shí)，滿足下列條件寫入時(shí)，滿足Vsub為接地； VD > Vs > 0 ；及 VG > Vs > 0 ；及抹除時(shí)，滿足Vsub為接地； VD >> Vs ^ 0 ’及 VG ^ Vs ^ 0。
4.如權(quán)利要求1所述的集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法，其特征在于，該半導(dǎo)體基板為N型半導(dǎo)體基板，且該離子為P型離子，該重?fù)诫s區(qū)為P型重?fù)诫s區(qū)。
5.如權(quán)利要求4所述的集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法，其特征在于，該汲極、該源極、該控制柵極與該半導(dǎo)體基板分別施加汲極電壓VD、源極電壓Vs、柵極電壓Ve與基底電壓Vsub，以進(jìn)行操作時(shí)，滿足下列條件寫入時(shí)，滿足Vsub > Vs > VD;及Vsub > Vs > Vg ；及抹除時(shí)，滿足Vsub = Vs ^ Vg > VD。
6.如權(quán)利要求1所述的集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法，其特征在于，該半導(dǎo)體基板為N型半導(dǎo)體基板，該離子為N型離子，該重?fù)诫s區(qū)為N型重?fù)诫s區(qū)時(shí)， 在該步驟A后，在該半導(dǎo)體基板中形成一 P型井區(qū)，再依序進(jìn)行該步驟B與該步驟C，以形成該重?fù)诫s區(qū)于該P(yáng)型井區(qū)中，且該第一柵極絕緣層形成于該P(yáng)型井區(qū)的表面。
7.如權(quán)利要求6所述的集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法，其特征在于，該汲極、該源極、該控制柵極與該P(yáng)型井區(qū)分別施加汲極電壓VD、源極電壓Vs、柵極電壓Ve與井區(qū)電壓vwell，以進(jìn)行操作時(shí)，滿足下列條件寫入時(shí)，滿足Vwell為接地； Vd > Vs > 0 ；及 Vg > Vs > 0 ；及抹除時(shí)，滿足Vwell為接地； Vd >> Vs ^ 0 ’及Vg ^ Vs ^ 0。
8.如權(quán)利要求1所述的集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法，其特征在于，該半導(dǎo)體基板為P型半導(dǎo)體基板，該離子為P型離子，該重?fù)诫s區(qū)為P型重?fù)诫s區(qū)時(shí)， 在該步驟A后，在該半導(dǎo)體基板中形成一 N型井區(qū)，再依序進(jìn)行該步驟B與該步驟C，以形成該重?fù)诫s區(qū)于該N型井區(qū)中，且該第一柵極絕緣層形成于該N型井區(qū)的表面。
9.如權(quán)利要求8所述的集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法，其特征在于，該汲極、該源極、該控制柵極與該N型井區(qū)分別施加汲極電壓VD、源極電壓Vs、柵極電壓\與基底電壓Vwell，以進(jìn)行操作時(shí)，滿足下列條件寫入時(shí)，Vwell > Vs > VD;及VweIl > Vs > Vg ；及抹除時(shí)，Vwell = Vs ^ Vg > Vdo
10.如權(quán)利要求1所述的集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法，其特征在于，該步驟C中，先形成該兩個(gè)重?fù)诫s區(qū)于該半導(dǎo)體基板中，再依序形成該第二柵極絕緣層與該第二柵極層于該第一柵極層上。
11.如權(quán)利要求1所述的集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法，其特征在于，該步驟C中，先依序形成該第二柵極絕緣層與該第二柵極層于該第一柵極層上，再形成該二重?fù)诫s區(qū)于該半導(dǎo)體基板中。
12.如權(quán)利要求1所述的集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法，其特征在于，該步驟A后，在該半導(dǎo)體基板中形成一溝渠式電容結(jié)構(gòu)，再依序進(jìn)行該步驟B與該步驟Co
13.如權(quán)利要求1所述的集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法，其特征在于，該步驟C后，在該半導(dǎo)體基板中形成一堆迭式電容結(jié)構(gòu)。
14.如權(quán)利要求1所述的集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法，其特征在于，該第一柵極層和第二柵極層的材質(zhì)為多晶硅。
15.如權(quán)利要求1所述的集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法，其特征在于，該第一柵極絕緣層的材質(zhì)為二氧化硅。
16.如權(quán)利要求1所述的集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法，其特征在于，該第二柵極絕緣層為氧化層-氮化物層-氧化層或四乙氧基硅烷氧化層。
全文摘要
本發(fā)明揭露一種集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與非易失存儲(chǔ)器的制作方法，首先于一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的半導(dǎo)體基板的部份表面依序形成一第一柵極絕緣層與作為浮動(dòng)?xùn)艠O的一第一柵極層。接著摻雜離子于第一柵極絕緣層的兩側(cè)的半導(dǎo)通基板中，以分別形成與第一柵極絕緣層鄰接的二重?fù)诫s區(qū)，并分別作為汲極與源極，另依序形成一第二柵極絕緣層與作為控制柵極的一第二柵極層于第一柵極層上。本發(fā)明能降低制程生產(chǎn)成本、耗電量與包裝成本，并同時(shí)增加傳輸速度。
文檔編號(hào)H01L21/8239GK102376648SQ201010249729
公開日2012年3月14日 申請日期2010年8月5日 優(yōu)先權(quán)日2010年8月5日
發(fā)明者葉仰森, 戴家豪, 楊明蒼, 林信章, 范雅婷 申請人:億而得微電子股份有限公司