專利名稱：具有浮柵的非易失性動態(tài)隨機存取存儲器及其操作方法
技術(shù)領(lǐng)域：
0001本發(fā)明涉及一種非易失性無電容單晶體管(capacitor-less IT ) 動態(tài)隨機存取存儲器(DRAM)存儲單元，更具體的，涉及一種具有浮柵 的DRAM存儲單元，用于在電源關(guān)閉時存儲DRAM存儲單元的狀態(tài)，并 且在電源啟動或電源恢復(fù)時將該狀態(tài)從浮柵恢復(fù)至DRAM存儲單元。
背景技術(shù)：
0002非易失性無電容1TDRAM存儲單元在本領(lǐng)域是 ^知的。參 考圖1，示出了現(xiàn)有技術(shù)中DRAM存儲單元10的橫截面圖。存儲單元10 包括第一導(dǎo)電類型(例如P型)的襯底12。襯底12具有表面14。第二導(dǎo) 電類型(例如N型)的第一區(qū)域16，位于襯底12中的表面14上。第二 導(dǎo)電類型的第二區(qū)域18也位于襯底12中的表面14上，且與第一區(qū)域16 相間隔。絕緣層20位于襯底12中。絕緣層20與第一區(qū)域16和第二區(qū)域 18 —起限定襯底12的體區(qū)(body region) 22。這樣，襯底12中的體區(qū)22 由表面14、 一個或多個絕緣層20和第一區(qū)域16和第二區(qū)域18限定。最 后，柵極電極24^皮安置于表面14上，位于第一區(qū)域16和第二區(qū)域18之 間并與之相絕緣。
0003DRAM存儲單元10操作如下。在存儲單元10中存儲位。對 不同區(qū)域施加下述電壓第一區(qū)域16被施加0伏；第二區(qū)域18被施加正 電壓，例如+ 2.0伏特；柵極電極24被施加-2.0伏特的樣i小負(fù)電壓；絕 緣層20下面的襯底12被施加零伏特或例如-10伏特的高的負(fù)電壓。在第 二區(qū)域18處產(chǎn)生的空穴或者從體區(qū)22抽出(如果絕緣層20下面的襯底 12被施加零伏特)，或者被吸引到絕緣層20,并仍保留在體區(qū)22中(如 果絕緣層20下面的襯底12被施加大的負(fù)電壓)。因為體區(qū)22由第一區(qū)域 16和第二區(qū)域18的PN結(jié)以及絕緣層20限定，所以只要存儲單元10所 屬的集成裝置被供電，體區(qū)22中產(chǎn)生的空穴就被"捕獲(trapped )"。但 是， 一旦電源:帔切斷，且如果體區(qū)22中存有空穴，體區(qū)22與第一區(qū)域16 和第二區(qū)域18之間的PN結(jié)將前向偏置，然后空穴將從體區(qū)22遷移(泄
漏)，并且存儲單元10將不再存儲所述位狀態(tài)。
0004讀DRAM存儲單元10,施加下述電壓第一區(qū)域16被施加 0伏特；第二區(qū)域18被施加例如+ 0.5伏特的小的正電壓；絕緣層20下面 的襯底12被施加例如-10伏特的高的負(fù)電壓；柵電極24被施加例如+ 2.5 伏特的正電壓。如果體區(qū)22中有空穴，則第二區(qū)域18處的電流將比體區(qū) 22中未有空穴時的第二區(qū)域18處的電流大。
0005現(xiàn)有技術(shù)的DRAM存儲單元10的問題在于當(dāng)電源被關(guān)斷時， 將丟失存儲于體區(qū)22的位狀態(tài)。因此，DRAM存儲單元10并非真正的非 易失性。

發(fā)明內(nèi)容
0006在本發(fā)明中， 一種非易失性無電容1TDRAM包括具有表面 的第一導(dǎo)電類型的半導(dǎo)體襯底。第二導(dǎo)電類型的第一區(qū)域位于所述襯底內(nèi) 所述表面上。所述第二導(dǎo)電類型的第二區(qū)域位于所述襯底內(nèi)所述表面上， 與所述第一區(qū)域間隔開。所述第一導(dǎo)電類型的體區(qū)位于所述村底內(nèi)所述第 一區(qū)域和所述第二區(qū)域之間。所述體區(qū)由所述表面、 一個或多個絕緣區(qū)和 所述第一和第二區(qū)域限定。所述DRAM還具有與所述表面相絕緣的浮柵， 且位于所述第 一 區(qū)域和所述第二區(qū)域之間?？刂茤疟蝗菪择詈现了龈?柵。


0007圖1是現(xiàn)有技術(shù)DRAM存儲單元的橫截面圖。
0008圖2是本發(fā)明的改進(jìn)DRAM存儲單元的第一實施例的橫截面圖。
0009圖3是本發(fā)明的改進(jìn)DRAM存儲單元的第二實施例的橫截面圖。
0010圖4描述所述第一或第二實施例的本發(fā)明的改進(jìn)DRAM存 儲單元的操作流程圖。
具體實施例方式
0011參考圖2，其示出改進(jìn)的非易失性無電容IT DRAM存儲單 元的第一實施例50。存儲單元50具有多個類似于現(xiàn)有技術(shù)的存儲單元10
的特征，因此相應(yīng)使用相同標(biāo)號。存儲單元50包括第一導(dǎo)電類型(例如P
型)的襯底。襯底12具有表面14。第二導(dǎo)電類型(例如N型)的第一區(qū) 域16位于村底12的表面14上。第二導(dǎo)電類型的第二區(qū)域18位于襯底12 的表面14上，且與第一區(qū)域16間隔開。絕緣層20位于襯底12中。絕緣 層20與第一區(qū)域16和第二區(qū)域18—起限定襯底12的體區(qū)22。這樣，襯 底12中的體區(qū)22由表面14、 一個或多個絕緣層20和第一區(qū)域16和第二 區(qū)域18限定。浮柵60位于表面14上，由絕緣層62絕緣，并位于第一和 第二區(qū)域16和18之間。在存儲單元50的第一實施例中，浮柵60被安置 于第一區(qū)域16和第二區(qū)域18之間一部分區(qū)域的上面?？刂茤?4，與表面 14絕緣并且分開，被安置于鄰近浮柵60且位于第一區(qū)域16和第二區(qū)域 18之間表面14的另一部分上面。控制柵64被容性耦合至浮柵60。在優(yōu) 選實施例中，浮柵60具有緊鄰控制柵64的尖端，便于電子從浮柵60通 過它的尖端到控制柵64的隧穿。在此實施例中，浮柵60與控制柵64的 關(guān)系類似于非易失性分裂柵浮柵存儲單元的關(guān)系。
0012參考圖3,其示出改進(jìn)的非易失性無電容1T DRAM存儲單 元的第二實施例150。存儲單元150具有多個類似于圖2中所示存儲單元 50的特征，因此相應(yīng)使用相同標(biāo)號。存儲單元150包括第一導(dǎo)電類型(例 如P型)的襯底12。襯底12具有表面14。第二導(dǎo)電類型(例如N型)的 第一區(qū)域16位于襯底12的表面14上。第二導(dǎo)電類型的第二區(qū)域18也位 于襯底12中的表面14上，且與第一區(qū)域16間隔開。絕緣層20位于襯底 12中。絕緣層20與第一區(qū)域16和第二區(qū)域18 —起限定襯底12的體區(qū) 22。這樣，襯底12內(nèi)的體區(qū)22由表面14、 一個或多個絕緣層20和第一 區(qū)域16和第二區(qū)域18限定。浮柵60位于表面14上，通過絕緣層62與 其相絕緣，并位于第一區(qū)域16和第二區(qū)域18之間。在存儲單元150的第 二實施例中，浮柵60被安置于第一區(qū)域16和第二區(qū)域18之間整個區(qū)域 的上面?？刂茤?4，與浮柵60絕緣并且分開，并被容性耦合至浮柵60。 在此實施例中，浮柵60與控制柵64的關(guān)系類似于非易失性疊層?xùn)鸥糯?儲單元的關(guān)系。
0013對于存儲單元50或存儲單元150的每一個，其讀或?qū)懖僮?與現(xiàn)有技術(shù)存儲單元10的讀或?qū)懖僮魇窍嗤摹１景l(fā)明存儲單元50或存 儲單元150的優(yōu)點在于當(dāng)檢測到功率下降時，存儲單元50或存儲單元150 的體區(qū)22內(nèi)存儲的數(shù)據(jù)能夠被寫入浮柵60， 一旦電源:故徹底關(guān)閉時，用
于保持該數(shù)據(jù)。類似的，在電源開啟時，存4諸單元50或存儲單元150的 浮柵60內(nèi)存儲的數(shù)據(jù)能夠被傳輸至體區(qū)22。
0014參考圖4,示出了本發(fā)明的存儲單元50或存儲單元150的操 作流程圖。首先，在步驟80，存儲單元50或存儲單元150被復(fù)位。對于 存儲單元50，復(fù)位是通過施加下述近似電壓來完成(應(yīng)該注意這些僅是 要施加的電壓的例子，依賴于制造存儲單元50或存儲單元150中光刻的 尺度(scale )):控制柵64被施加+ 12伏特，襯底12 (位于絕緣層20下 面)被施加-IO伏特。當(dāng)這些電壓施加后，浮柵60上的電子乂人它的尖端 被汲取并被吸引到控制柵64，使浮柵60為電中性或者帶有正電荷。
0015此后，當(dāng)電源被施加時，存儲單元50的操作繼續(xù)，類似于 上述的存儲單元10的操作。存儲單元50的操作類似于常規(guī)的1T無電容 DRAM存儲單元IO。為了寫狀態(tài)"0"到體區(qū)22,施加下述電壓第一區(qū) 域16被施加0.0伏特；第二區(qū)域18被施加+ 0.5伏特；控制一冊64被施加 -2.0伏特；且絕緣層20下面的襯底12被施加0.0伏特。基于這些條件下， 空穴從體區(qū)22抽出，使體區(qū)為電中性。為了寫狀態(tài)"1"到體區(qū)22，施加 下述電壓第一區(qū)域16被施加0.0伏特；第二區(qū)域18被施加+ 2.0伏特； 控制柵64被施加-2.0伏特；且絕緣層20下面的襯底12被施加-10.0伏 特?；谶@些條件，空穴從第二區(qū)域18注入體區(qū)22，使體區(qū)22帶有正電 荷。為了讀存儲單元50,要施加如下電壓第一區(qū)域16被施加O.O伏特； 第二區(qū)域18被施加+ 0.5伏特；控制柵64被施加+ 2.5伏特；且絕緣層20 下面的襯底12 4皮施加-10.0伏特。如果存儲單元50處于在體區(qū)22內(nèi)存在 空穴的狀態(tài)"1",則與存儲單元50處于在體區(qū)22內(nèi)沒有空穴的狀態(tài)"0" 的情況相比，體區(qū)22內(nèi)的空穴將導(dǎo)致更大的電流?？昭▽?dǎo)致快速導(dǎo)通， 類似于具有低閾值電壓(Vth)的晶體管。
0016當(dāng)檢測到功率下降，體區(qū)22內(nèi)存儲的數(shù)據(jù)被傳輸至浮柵60。 這以下述方式發(fā)生控制柵被施加近似1.5伏特，第一區(qū)域16^皮施加近似 0伏特；第二區(qū)域18被施加近似+ 7伏特；且襯底12被施加近似-10伏 特。基于這些條件，如果體區(qū)22內(nèi)存在空穴，將允許編程電流在第一區(qū) 域16和第二區(qū)域18之間流動，來自第一區(qū)域16的穿過第一區(qū)域16和第 二區(qū)域18之間的溝道區(qū)域的電子被注入浮柵60，使其帶有負(fù)電荷。如果 體區(qū)22內(nèi)不存在空穴，則第一區(qū)域16和第二區(qū)域18之間將沒有編程電 流流動，且將沒有電子被注入浮柵60,使其為電中性或帶有正電荷。
0017當(dāng)電源被恢復(fù)，以及浮柵60的狀態(tài)必須被恢復(fù)至體區(qū)22時， 施加下述電壓控制柵64被施加近似-0.5伏特；第一區(qū)域16被施加近 似0伏特；第二區(qū)域18被施加近似+ 2.0伏特；且襯底12被施加近似-IO伏特。如果浮柵60帶負(fù)電荷，則來自第二區(qū)域18的空穴將被施加到絕 緣層20下面襯底12的負(fù)電壓所吸引，注入到體區(qū)22。如果浮柵60是中 性或帶正電荷，則沒有空穴被注入體區(qū)22,而且體區(qū)22將保留任意電荷。
0018對于存儲單元150的操作，初始化步驟80的施加于存儲單 元150的電壓如下控制柵64被施加近似-20伏特；第一和第二區(qū)域16 和18左浮置；且絕緣層20下面的襯底12被施加近似-10伏特?；诖?條件，來自控制柵64的電子被注入到浮柵60，使之帶有負(fù)電荷。
0019存儲單元150被初始化之后，存儲單元150能夠作為常規(guī)1T 無電容DRAM存儲單元來操作。在寫"0"操作期間施加的電壓如下第 一區(qū)域16被施加0.0伏特；第二區(qū)域18被施力。+ 0.5伏特；控制柵64被 施加-2.0伏特；絕緣層20下面的襯底12 ^皮施加0.0伏特。在此情況下， 空穴從體區(qū)22抽出。寫狀態(tài)'T，所施加的電壓如下第一區(qū)域16被施 加0.0伏特；第二區(qū)域18被施加+ 2.0伏特；控制柵64被施加-2.0伏特； 絕緣層20下面的襯底12被施加-10.0伏特。在此情況下，空穴從第二區(qū) 域18被注入到體區(qū)22。最后，為讀存儲單元150,施加下述電壓第一 區(qū)域16尋皮施力口 0.0伏特；第二區(qū)域18 ,皮施力口 + 0.5伏特；控制柵64被施 加+ 2.5伏特；絕緣層20下面的襯底12被施加-10.0伏特。如果存儲單 元150被寫入狀態(tài)"1",與如果存儲單元150被寫入狀態(tài)"0"(其中體區(qū) 22沒有空穴)的情況相比，體區(qū)22中的空穴將在第一區(qū)域16與第二區(qū)域 18之間增加更多的電流。電流量的差別可以在第二區(qū)域18處4企測到。
0020當(dāng)4企測到功率下降，施加下述電壓第一區(qū)域16和第二區(qū) 域18左浮置；控制柵64被施加+ 20.0伏特電壓；絕緣層20下面的襯底 12被施加-IO.O伏特。如果浮柵60位于帶有負(fù)電荷的初始狀態(tài)，且體區(qū) 22內(nèi)存在空穴，則浮柵60將保持與初始狀態(tài)相同的狀態(tài)。如果浮柵60位 于帶有負(fù)電荷的初始狀態(tài)，且體區(qū)22內(nèi)不存在空穴，則浮柵60上的電子 將隧穿至控制柵64,且浮柵60將變?yōu)閹в姓姾伞?br> 0021當(dāng)功率恢復(fù)，存儲在浮柵60的存儲單元的狀態(tài)被恢復(fù)至體 區(qū)22。施加下述電壓第一區(qū)域16左浮置；第二區(qū)域18被施加+ 2.0伏 特；控制柵64被施加-0.5伏特電壓；絕緣層20下面的襯底12被施加- 10.0伏特。如果浮柵60是帶負(fù)電荷(狀態(tài)"I"),浮柵60上的負(fù)電荷將 增強帶帶隧穿(band-to-band tunneling )。結(jié)果，這導(dǎo)致空穴的產(chǎn)生，該空 穴隨后在體區(qū)22中被捕獲。如果浮柵60是帶正電荷(狀態(tài)"0"),則由 于帶帶隧穿被浮柵60上的正電壓抑制，而不發(fā)生帶帶隧穿。體區(qū)22保持 中性。
0022從上述可以看到，本發(fā)明實現(xiàn)了具有DRAM存儲單元所有 優(yōu)點和非易失性優(yōu)點的非易失性存儲單元。
權(quán)利要求
1.一種非易失性無電容單晶體管DRAM，包括具有表面的第一導(dǎo)電類型的半導(dǎo)體襯底；所述襯底內(nèi)所述表面上的第二導(dǎo)電類型的第一區(qū)域；所述襯底內(nèi)所述表面上的所述第二導(dǎo)電類型的第二區(qū)域，與所述第一區(qū)域相間隔；所述襯底內(nèi)所述第一區(qū)域和所述第二區(qū)域之間的所述第一導(dǎo)電類型的體區(qū)，所述體區(qū)由所述表面、一個或多個絕緣區(qū)和所述第一和第二區(qū)域限定；其中所述改進(jìn)包括與所述表面相絕緣的浮柵，且所述浮柵位于所述第一區(qū)域和所述第二區(qū)域之間；以及被容性耦合至所述浮柵的控制柵。
2. ;f又利要求1所述的DRAM,其中所述浮^t與所述第一區(qū)域和所述 第二區(qū)域之間所述體區(qū)的所述表面的第 一部分相絕緣；并且其中所述控制柵被安置于與浮柵相鄰并與所述第一區(qū)域和所述第二 區(qū)域之間所述體區(qū)的所述表面的第二部分相絕緣，且凈皮容性耦合至所述浮 柵。
3. 權(quán)利要求1所述的DRAM,其中所述浮柵與所述體區(qū)的所述表面 相絕緣，并被安置于所述第一區(qū)域和所述第二區(qū)域之間的整個表面上面； 并且其中所述控制柵與所述浮柵相絕緣并被安置于所述浮柵上面。
4. 權(quán)利要求2所述的DRAM，其中所述浮柵進(jìn)一步包括尖端，所述 尖端位于相鄰于所述控制柵的端部的附近。
5. —種操作非易失性無電容單晶體管DRAM存儲單元的方法，所述 DRAM存儲單元包括具有表面的第 一導(dǎo)電類型的半導(dǎo)體襯底；所述襯底內(nèi) 所述表面上的第二導(dǎo)電類型的第一區(qū)域；所述襯底內(nèi)的所述第二導(dǎo)電類型 的第二區(qū)域，與所述第一區(qū)域相間隔；所述襯底內(nèi)所述第一區(qū)域和所述第 二區(qū)域之間的所述第一導(dǎo)電類型的體區(qū)，所述體區(qū)由所述表面、 一個或多 個絕緣區(qū)和所述第一和第二區(qū)域限定；與所述表面絕緣的浮柵，所述浮柵 位于所述第一區(qū)域和所述第二區(qū)域之間；和容性耦合至所述浮柵的控制 柵；其中所述方法包括通過在所述體區(qū)內(nèi)存儲數(shù)據(jù)來操作所述DRAM存儲單元；和 在檢測到功率減少時，將所述體區(qū)內(nèi)所述數(shù)據(jù)存儲至所述浮柵。
6. 權(quán)利要求5所述的方法，還包括當(dāng)對所述DRA M供電時，將存儲于浮柵的數(shù)據(jù)恢復(fù)至所述體區(qū)。
7. 權(quán)利要求5所述的方法，其中，所述浮柵與所述第一區(qū)域和所述第 二區(qū)域之間的所述體區(qū)的所述表面的第 一部分相絕緣，并距離所述第二區(qū) 域比距離所述第一區(qū)域更近；其中所述控制柵被安置于與浮柵相鄰并與所 述第 一 區(qū)域和所述第二區(qū)域之間所述體區(qū)的所述表面的第二部分相絕緣， 且被容性耦合至所述浮柵，并且距離所述第一區(qū)域比距離所述第二區(qū)域更 近。
8. 權(quán)利要求7所述的方法，其中，所述存儲步驟包括 施加第一負(fù)電壓至所述襯底的體區(qū)； 施加第一電壓至所述第一區(qū)域；施加第二電壓至所述第二區(qū)域，所述第二電壓比所述第一電壓更正；和施加第三電壓至所述控制柵，所述第三電壓比所述第一電壓更正，其 中如果體區(qū)內(nèi)存儲有空穴，所述第二電壓和第三電壓足以導(dǎo)致電子被注入浮柵。
9. 權(quán)利要求6所述的方法，其中，所述浮柵與所述第一區(qū)域和所述第 二區(qū)域之間所述體區(qū)的所述表面的第 一部分相絕緣，并且距離所述第二區(qū) 域比距離所述第一區(qū)域更近；其中，所述控制柵被安置于與浮柵相鄰并與 所述第 一 區(qū)域和所述第二區(qū)域之間所述體區(qū)的所述表面的第二部分相絕 緣，且被容性耦合至所述浮柵，并距離所述第一區(qū)域比距離所述第二區(qū)域 更近。
10. 權(quán)利要求9所述的方法，其中，所述恢復(fù)步驟包括 施加負(fù)電壓至體區(qū)； 施加第一電壓至所述第一區(qū)域；施加第二電壓至所述第二區(qū)域，所述第二電壓比所述第一電壓更正；和施加第三電壓至所述控制柵，其中所述第三電壓是負(fù)電壓。
11. 權(quán)利要求8所述的方法，進(jìn)一步包括步驟在所述操作步驟之前初始化所述DRAM,其中所述初始化步驟包括 施加正電壓至所述控制柵； 施加第二負(fù)電壓至所述襯底的體區(qū)。
12. 權(quán)利要求5所述的方法，其中，所述浮柵與所述體區(qū)的所述表面 絕緣，并被安置于所述第一區(qū)域和所述第二區(qū)域之間的整個表面上面；并 且其中，所述控制柵與所述浮柵絕緣，并被安置于所述浮柵上面。
13. 權(quán)利要求12所述的方法，其中，所述存儲步驟包括 施加第一正電壓至所述控制柵；和施加第一負(fù)電壓至所述襯底的體區(qū)。
14. 權(quán)利要求6所述的方法，其中，所述浮柵與所述體區(qū)的所述表面 絕緣，并被安置于所述第一區(qū)域和所述第二區(qū)域之間的整個表面上面；并 且其中，所述控制柵與所述浮柵絕緣，并被安置于所述浮柵上面。
15. 權(quán)利要求14所述的方法，其中，所述恢復(fù)步驟包括 施加第二負(fù)電壓至所述控制柵；施加第三負(fù)電壓至所述襯底的體區(qū)，其中所述第三負(fù)電壓比所述第二 負(fù)電壓更負(fù)；和施加第二正電壓至所述第二區(qū)域。
16. 權(quán)利要求13所述的方法，進(jìn)一步包括步驟 在所述#:作步驟之前初始化所述DRAM,所述初始化步驟包括 施加第一負(fù)電壓至所述控制柵；施加第二負(fù)電壓至所述襯底的體區(qū)，其中所述第一負(fù)電壓比所述第二 負(fù)電壓更負(fù)。
全文摘要
本發(fā)明涉及具有浮柵的非易失性動態(tài)隨機存取存儲器(DRAM)及其操作方法，該非易失性DRAM，包括具有表面的第一導(dǎo)電類型的半導(dǎo)體襯底。第二導(dǎo)電類型的第一區(qū)域位于所述襯底內(nèi)所述表面上。所述第二導(dǎo)電類型的第二區(qū)域位于所述襯底內(nèi)所述表面上，與所述第一區(qū)域相間隔。所述第一導(dǎo)電類型的體區(qū)位于所述襯底內(nèi)所述第一區(qū)域和所述第二區(qū)域之間。所述體區(qū)由所述表面、一個或多個絕緣區(qū)和所述第一和第二區(qū)域限定。所述DRAM進(jìn)一步包括與所述表面絕緣的浮柵，且位于所述第一區(qū)域和所述第二區(qū)域之間。控制柵被容性耦合至所述浮柵。
文檔編號H01L27/115GK101359666SQ20081013262
公開日2009年2月4日 申請日期2008年7月8日 優(yōu)先權(quán)日2007年7月12日
發(fā)明者D·李, Y·維德加加 申請人:美商矽儲科技股份有限公司