專利名稱：半導體器件的制作方法
半導體器件該申請是申請?zhí)枮?00580008408.2發(fā)明專利申請的分案申請，其申請曰 為2005年03月15日，發(fā)明名稱為"半導體器件"。技術領域本申請涉及一種半導體器件，并尤其涉及一種不會由于在晶圓測試期間用 探針檢查以及在組裝期間進行聯(lián)結和凸起處理(bumping)而破壞器件功能的 情況下，減小半導體尺寸的技術。
背景技術：
近些年，半導體工藝進步非常明顯。半導體集成電路的尺寸正在逐年減小， 從而使得半導體芯片的尺寸也不斷減小。隨著半導體芯片尺寸的減小，每片晶圓上制造的數(shù)量隨之增加，并且產量 也不斷提高，從而使得成本穩(wěn)步下降。另一方面，在測試和組裝期間必須在半導體芯片的表面上包括用于外部連 接的焊塊。假設在測試和組裝期間對焊塊的尺寸和布置進行單獨的限制，當前 并不能明顯減少焊塊布置面積的尺寸。因此，焊塊布置面積所占據(jù)的半導體芯片整個面積的百分比正在逐年增加 并且阻礙了半導體芯片尺寸的降低。特別是對于高性能多管腳半導體芯片，出現(xiàn)焊塊限制的問題從而導致芯片 尺寸僅由焊塊布置決定，而與半導體集成電路的電路尺寸無關。但是只要不能 減少焊塊布置面積的尺寸，就不要期望半導體工藝的顯著進步會帶來多管腳半 導體芯片尺寸的明顯減少。在專利文獻1中公開了一種防止半導體芯片尺寸受到焊塊布置面積影響 的方法，即在指定電路器件形成區(qū)域上方設置悍塊。由于在專利文獻1的方法中焊塊設置在功能器件上，在晶圓測試期間在焊 塊下部的交界面上施加有來自探針壓力的應力等，隨著半導體工藝的小型化不斷發(fā)展，焊塊以下的功能器件更容易受到損傷。因此從可靠性方面考慮，專利 文獻1中的方法存在嚴重的問題?？紤]到上述問題，在專利文獻1中，通過將焊塊厚度充分增加到15000A以及將探針壓力從常規(guī)的10g/pin降低到5g/pin可以避免由于應力而導致的損 傷。專利文獻l:日本專利申請公開號11-307601 (第5頁，圖O 發(fā)明內容在當前小型化的半導體工藝中，金屬布線的厚度約為5000A，從而采用該悍塊厚度來防止上述應力的損傷是不可能的。近些年，為了提高工作效率，通常對多個半導體芯片同時執(zhí)行晶圓測試。 當采用單一機械裝置將探針施加到半導體芯片的焊塊上時，探針壓力存在一定 的變化。假設對所有的探針必須保證最小的探針壓力，就必須提高該探針的壓 力。在具有非易失性存儲器的半導體芯片中，對于存儲器和其他邏輯采用不同 的測量設備，從而對于不同測量設備，來自探針壓力的應力會發(fā)生許多次。探針頭己經從平面形狀改變?yōu)榫哂懈〗佑|面積的打磨形狀(尖頭)以配 合多管腳半導體芯片，盡管在這些打磨形狀頭上應力集中在窄范圍內。如上所述，除了由于探針壓力導致焊塊下部的功能器件損壞以外，還存在 許多其他因素，因此在不采用其它類型措施的情況下使用專利文獻1中的方法 是不可能的?？紤]到這點，本發(fā)明的目的在于提供一種能夠減小尺寸的半導體器件，而 在焊塊下部的功能器件不會受到應力的損傷。為了實現(xiàn)上述目的，與本發(fā)明相關的半導體器件在半導體襯底上方具有多 個作為外部連接端子的焊塊。位于半導體襯底主表面上部的第一區(qū)域，即在探 針測試期間允許探針施壓的區(qū)域，具有多個雙重用途焊塊，該雙重用途焊塊既 可以用于探針測試又可以用于組裝。位于半導體襯底主表面上部的第二區(qū)域， 即在探針測試期間不允許探針施壓的區(qū)域，具有多個在探針測試期間不可用的 組裝焊塊。依照解決上述問題的半導體器件，組裝焊塊位于在探針測試期間不允許探針施壓的區(qū)域，而雙重用途焊塊和探針測試悍塊交替設置在探針測試期間允許 探針施壓的區(qū)域。這防止了焊塊下部的功能器件由于應力而受到損傷，這使得 焊塊間距以及在探針測試期間允許施加壓力的面積與現(xiàn)有技術相比更小，并且 能夠顯著減小芯片尺寸。在該半導體器件中，雙重用途焊塊具有既可以與組裝又可以與探針連接匹 配的形狀，而組裝焊塊具有只與組裝匹配的形狀。在該半導體器件中，第一區(qū)域對應于半導體襯底主表面的外圍區(qū)域上部的 區(qū)域，并且雙重用途焊塊可以沿該半導體襯底主表面的外圍線性設置。因此，在與組裝焊塊相比允許更少的探針測試焊塊的情況下，可以將沿垂 直于焊塊間距方向的方向上的雙重用途焊塊的長度減少到測量值不會受到窄 間距探針的滑動限制的程度，從而進一歩減少芯片尺寸。在該半導體器件中，多個焊塊可以進一步包括不用于組裝的探針測試焊 塊，并且還可以在所述第一區(qū)域中設置探針測試焊塊。在該半導體器件中，雙重用途焊塊具有既可以與組裝又可以與探針連接匹 配的形狀，組裝焊塊具有僅與組裝匹配的形狀，探針測試焊塊可以具有僅與探 針連接匹配的形狀，并且沿僅與探針連接匹配的形狀的焊塊間距方向的測量值 小于僅與組裝匹配的形狀的焊塊間距方向的測量值。在該半導體器件中，第一區(qū)域對應于半導體襯底主表面的外圍區(qū)域上部的 區(qū)域，并且雙重用途焊塊和探針測試焊塊可以沿半導體襯底主表面的外圍交替 設置。因此，當沿與探針連接匹配的形狀的焊塊間距方向的測量值小于沿僅與組 裝匹配的形狀的焊塊間距方向的測量值時，這可以防止位于焊塊下部的功能器 件受到應力損傷，從而與現(xiàn)有技術相比可以減小焊塊間距和在探針檢測期間允 許施加壓力的面積，并能夠明顯減小芯片尺寸。為了實現(xiàn)上述目的，與本發(fā)明相關的半導體器件具有多個作為用于外部連 接端子的連接焊塊，該連接焊塊位于半導體襯底主表面的頂層中，以及至少一 個位于半導體襯底和連接焊塊之間的內層中的布線焊塊。在重疊區(qū)域中，即在 從半導體襯底的主表面觀察時，至少一個布線焊塊和連接焊塊的部分或者全部 重疊的部分，布線焊塊的電勢等于連接焊塊的電勢。在該半導體器件中，連接焊塊可以為可同時用于探針測試和組裝的雙重用途焊塊，該雙重用途焊塊的形狀同時與組裝并且與探針連接相匹配。因此，通過在焊塊F部構成源區(qū)域擴散層而沒有金屬布線，由于電勢不同于焊塊的金屬布線在焊塊下部的交界面處被排除，因此即使向焊塊施加壓力也不會在結構上出現(xiàn)斷裂-短路的情況。因此，焊塊布局的自由度顯著提高，從而便于減小芯片尺寸。 在該半導體器件中，在重疊區(qū)域中的至少一個布線焊塊可以與形成在半導體襯底中的晶體管漏極連接，并且重疊區(qū)域的形狀基本與連接焊塊的形狀相同。因此，底部金屬層基本與焊塊具有相同尺寸的事實意味著即使在焊塊下部 的交界面中由于探針、聯(lián)結等的應力而發(fā)生斷裂，為了防止故障，底部金屬層 仍然可以用作覆蓋層，從而提高了半導體芯片的可靠性。在該半導體器件中，晶體管柵極的連接可以通過在與連接焊塊重疊的部分 處形成在半導體襯底表面上的薄膜以及通過位于不與連接焊塊重疊的部分處 的至少一個布線焊塊延伸。因此，極度需要降低源區(qū)擴散層的電阻。在該半導體器件中，連接焊塊由用于探針測試的部分和另一部分構成，并 且在從半導體襯底的主表面觀察時，重疊區(qū)域可以是至少一個布線悍塊與用于 探針測試中的部分重疊的部分。在該半導體器件中，連接焊塊可以為可同時用于探針測試和組裝的雙重用 途焊塊，用于探針測試的部分的形狀可以與探針連接相匹配，而用于組裝的部 分的形狀僅與組裝匹配。因此，這可以避免用于探針檢測部分中的功能器件由于應力而受到損傷， 使得和現(xiàn)有技術相比可以減小焊塊間距和在探針檢測期間允許施加壓力的面 積，并能夠明顯減小芯片尺寸。在該半導體器件中，所述至少一個布線焊塊可以具有兩層，并且在從半導 體襯底的主表面觀察時，在至少一個布線焊塊和連接焊塊重疊的部分的第一層 和第二層之間沒有形成通孔。因此，由于在焊塊和焊塊交界面下部的底部金屬層之間沒有形成連接，因 此可以簡化對于底部金屬層和半導體襯底之間裂縫的分析。
圖l所示為在本發(fā)明第一實施方式中從主表面觀察半導體芯片100時作為 用于外部連接端子的多個焊塊的布局；圖2所示為焊塊形狀和布置的詳細示圖；圖3 (a)所示為從主表面觀察時的焊塊示圖，圖3 (b)所示為沿圖3 (a) 的點劃線A-A'提取的截面圖，圖3 (c)所示為沿圖3 (a)的雙點劃線B-B， 提取的截面圖；圖4所示為在本發(fā)明第二實施方式中從主表面觀察半導體芯片200時作為 用于外部連接端子的多個焊塊的布局；圖5所示為焊塊形狀和布置的詳細示圖；圖6 (a)所示為從主表面觀察時的焊塊示圖，圖6 (b)所示為沿圖6 (a) 的點劃線A-A，提取的截面圖，圖6 (c)所示為沿圖6 (a)的雙點劃線B-B， 提取的截面圖；圖7 (a)所示為在本發(fā)明第三實施方式中從主表面觀察時用于外部連接 端子的焊塊、半導體芯片300及其外圍示圖，圖7 (b)所示為沿圖7 (a)的 線A-A'提取的截面圖；圖8 (a)所示為沿圖7 (a)的線B-B'提取的截面圖，圖8 (b)所示為沿 圖7 (a)的線C-C'提取的截面圖，圖8 (c)所示為沿圖7 (a)的線D-D，提 取的截面圖；圖9所示為沿圖7 (b)的線E-E'提取的平行于主平面的截面圖，并且該 圖對應于頂層的金屬布線圖案和內層；圖10所示為沿圖7 (b)的線F-F'提取的平行于主平面的截面圖，并且該 圖對應于頂層的金屬配線圖案；圖11所示為在本發(fā)明的第三實施方式中雙重用途的焊塊及其外圍的電路圖；圖12 (a)所示為在本發(fā)明第四實施方式中從主表面觀察時用于外部連接 端子的焊塊、半導體芯片400及其外圍的示圖，以及圖12 (b)所示為為沿圖 12 (a)的線A-A'提取的截面圖；圖13 (a)所示為沿圖12 (a)的線B-B'提取的截面圖，圖13 (b)所示 為沿圖12 (a)的線C-C'提取的截面圖，以及圖13 (c)所示為沿圖12 (a)的線D-D'提取的截面圖；圖14所示為沿圖12 (b)的線F-F'提取的平行于主平面的截面圖，并且 該圖對應于底層的金屬布線圖案；圖15 (a)所示為在本發(fā)明第五實施方式中從主表面觀察時用于外部連接 端子的焊塊、半導體芯片500及其外圍的示圖，以及圖15B所示為沿圖15(a) 的線A-A'提取的截面圖；圖16 (a)所示為沿圖15 (a)的線B-B'提取的截面圖，圖16 (b)所示 為沿圖15 (a)的線C-C'提取的截面圖，以及圖16 (c)所示為沿圖15 (a) 的線D-D'提取的截面圖；圖17所示為沿圖15 (b)的線E-E'提取的平行于主平面的截面圖，并且 該圖對應于頂層的金屬布線圖案和內層。附圖標記說明100半導體芯片101虛擬邊緣線102第一區(qū)域103第二區(qū)域104電絕緣層110雙重用途悍塊111焊塊開口112最上金屬布線層113金屬布線層114接觸組115焊塊槽116接觸點117接觸點118底部金屬層119接觸點120探針測試焊塊121焊塊開口122最上金屬布線層 123金屬布線層124接觸組125焊塊槽126接觸點127接觸點128底部金屬層129接觸點130組裝焊塊131焊塊開口132最上金屬布線層133金屬布線層134接觸組135焊塊槽136接觸點137接觸點140半導體襯底141擴散區(qū)142擴散區(qū)151探針152凸起153探針154凸起200半導體芯片201虛擬邊緣線202第一區(qū)域203第二區(qū)域204電絕緣層210雙重用途焊塊211焊塊開口212最上金屬布線層 213金屬布線層214接觸組215焊塊槽216接觸點217接觸點218底部金屬層219接觸點220組裝焊塊221焊塊開口222最上金屬布線層223金屬布線層224接觸組225焊塊槽226接觸點227接觸點228底部金屬層229接觸點230半導體芯片231擴散區(qū)232擴散區(qū)241探針242凸起243凸起300半導體芯片301電絕緣層310雙重用途焊塊311焊塊開口312最上金屬布線層313金屬布線層314接觸組 315接觸組316接觸組317底部金屬層318接觸組319接觸組320金屬布線321最上金屬布線層322金屬布線層323接觸組324接觸組325底部金屬層326接觸組330金屬布線331最上金屬布線層332金屬布線層333接觸組334接觸組335底部金屬層336接觸組340柵極341柵氧化膜342接觸點343布線層350柵極351柵氧化膜352接觸點353布線層360 p型半導體襯底361 n阱362擴散區(qū)363擴散區(qū)364擴散區(qū)365擴散區(qū)400半導體芯片415接觸組416接觸組417底部金屬層500半導體芯片510雙重用途焊塊511最上金屬布線層512金屬布線層513接觸組514焊塊槽515接觸組516接觸組520金屬布線521最上金屬布線層522金屬布線層523接觸組具體實施方式
實施方式1 概況在本發(fā)明的第一實施方式中，提出了一種能夠減小芯片尺寸的半導體芯片 的新的焊塊布局，在不允許探針測試的區(qū)域中設置專門用于組裝的焊塊，同時 在允許探針測試的區(qū)域屮交替設置專門用于探針測試的焊塊和可同時用于探 針測試和組裝的雙重用途焊塊。結構圖1所示為在本發(fā)明第一實施方式中從主表面觀察半導體芯片100時作為 用于外部連接端子的多個焊塊的布局。如圖1所示，將半導體芯片100的主表面分為第 區(qū)域102和第—區(qū)域103，第一區(qū)域102對應于虛擬邊緣線101和外圍之間的半導體芯片100的外 部邊框，而第二區(qū)域103為虛擬邊緣線101的內部部分。第一區(qū)域102為在探針測試期間允許探針施壓的區(qū)域。以組裝所需的預定 間隔在所述區(qū)域中沿所述外圍交替設置可同時用于探針測試和組裝的雙重用 途焊塊110和不用于組裝的探針測試焊塊120。在第二區(qū)域103的正下部并且在半導體芯片100的內部，設置具有實現(xiàn)芯 片唯一功能的功能器件的電路形成部分(未示出)。為了避免對電路形成部分 造成損害，該第二區(qū)域103為在探針測試期間不允許探針施壓的區(qū)域。在該區(qū) 域中沿虛擬邊緣線101設置在探針測試期間不使用的組裝焊塊130。這里，組 裝焊塊130和探針測試焊塊120具有相等的數(shù)量，以組裝所需的預定間隔設置 組裝焊塊130和探針測試焊塊120以使其相互配對，相對于焊塊間距方向其中 心線基本對準。圖2所示為焊塊形狀和布置的詳細示圖。在圖2中，具有水平條的圓形表示組裝時用于聯(lián)結或凸起處理等占據(jù)的位 置，具有垂直條的橢圓表示在探針測試時用于測試占據(jù)的位置。用于在焊塊表面執(zhí)行穩(wěn)定聯(lián)結、凸起處理等步驟的組裝焊塊區(qū)域的最小尺 寸可以限定為寬71pm、長71pm?？紤]到探針頭在焊塊表面上的滑動，將可 以進行探針測試的探針測試焊塊的最小尺寸限定為寬47pm、長118pm。假設 如此，以下確定焊塊的尺寸和布局。雙重用途悍塊110的焊塊尺寸為用于組裝的最小寬度(71pm)和用于探 針測試的最小長度(118pm)。探針測試焊塊120的焊塊尺寸為用于探針測試的最小寬度(47nm)和用 于探針測試的最小長度(118pm)。組裝焊塊130的焊塊尺寸為用于組裝的最小寬度(71pm)和用于組裝的 最小長度(71pm)。此外，雙重用途焊塊110和探針測試焊塊120之間的間隔為可以保證絕緣 的的焊塊內間隔距離(3nm)。探針測試焊塊120和組裝焊塊130之間沿垂直于焊塊間距方向的間隔為根據(jù)組裝限制的測量結果，諸如能夠對雙重用途焊塊110和組裝焊塊130同時執(zhí)行聯(lián)結、凸起處理等工藝的組裝間隔距離(74pm)。 由于所示布局類型，焊塊間距寬度為(雙重用途焊塊UO的寬度(71pm) +探針測試焊塊120的寬度(47pm)) /2 +相鄰焊塊間距(3nm) =62pm。第 一區(qū)域102的邊框寬度至少為118|im。例如，當如現(xiàn)有技術中僅一個接一個地設置雙重用途焊塊時，焊塊間距為 雙重用途焊塊110的寬度(71pm)+間距(3|11111)=74^1111，其比本發(fā)明寬19%。 實際上，由于組裝限制導致雙重用途焊塊110不能以3pm間隔設置，并且需 要焊塊間距約為120)tim，這比本發(fā)明寬93%。即使加寬第一區(qū)域的邊框寬度 并以雙層設置雙重用途焊塊，但是該第一區(qū)域的邊框寬度為至少用于組裝的 最小寬度(71nm) X2+用于組裝的間隔距離(74|am) =216|nm，這比本發(fā)明 要寬出95%。圖3 (a)所示為從主表面觀察時的焊塊示圖，圖3 (b)所示為沿圖3 (a) 的點劃線A-A'提取的截面圖，圖3 (c)所示為沿圖3 (a)的雙點劃線B-B' 提取的截面圖。如圖3 (a) -3 (c)所示，在雙重用途焊塊110上設置有焊塊開口 111、 在探針檢測焊塊120上設置有焊塊開口 121，并在組裝焊塊130上設置有焊塊 開口 131，從而除焊塊開口以外的主表面部分由電絕緣層104覆蓋。如圖3 (b)所示，當主表面朝上時，雙重用途焊塊110由最上金屬布線 層112、其下的金屬布線層113以及連接所述兩層112、 113的接觸組114 (通 孔)構成。雙重用途焊塊110經由焊塊槽115、接觸點116和接觸點117與底 部金屬層118連接。底部金屬層118通過接觸點119與形成在半導體襯底140 上的電路擴散區(qū)141連接。注意在圖3 (b)的雙重用途焊塊110上以虛線示 出晶圓測試時所使用的探針151和組裝期間形成的用于組裝的凸起152。如圖3 (c)所示，當主表面朝上時，探針測試焊塊120由最上金屬布線 層122、其下的金屬布線層123以及連接所述兩層122、 123的接觸組124 (通 孔)構成。此外，組裝焊塊130由最上金屬布線層132、其下的金屬布線層133 以及連接所述兩層132、 133的接觸組134 (通孔)構成。探針測試焊塊120 經由悍塊槽125、接觸點126和接觸點127與底部金屬層128連接。組裝焊塊 130經由焊塊槽135、接觸點136和接觸點137與底部金屬層128連接。底部金屬層128通過接觸點129與形成在半導體襯底140卜.的電路擴散區(qū)142連接。 注意在圖3 (c)，在探針測試焊塊120和組裝焊塊130上分別以虛線示出晶圓 試時所使用的探針i53和組裝時形成的用于組裝的凸起154。 總結根據(jù)本發(fā)明的第一實施方式，如果在與探針連接相匹配的形狀的焊塊間距 方向上的測量值小于僅與組裝匹配的形狀的焊塊間距方向上的測量值，則在探 針測試期間不允許探針施壓的區(qū)域設置組裝焊塊，而在探針測試期間允許探針 施壓的區(qū)域交替設置雙重用途焊塊和探針測試焊塊。這防止了焊塊下部的功能 器件由于應力而受到損傷，從而使焊塊間距以及在探針測試期間允許施加壓力 的面積與現(xiàn)有技術相比更小，并且能夠顯著減小芯片尺寸。實施方式2 概況在允許探針測試焊塊數(shù)量少于組裝焊塊數(shù)量的情況下，本發(fā)明的第二實施 方式從第一實施方式中去除了專用于探針測試的焊塊。由于第二實施方式不像 第一實施方式那樣受到窄間距探針的滑動限制，因此可以縮短沿與焊塊間距方 向垂直的方向的雙重用途焊塊長度，從而能夠進一步減小芯片尺寸。結構圖4所示為在本發(fā)明第二實施方式中從主表面觀察半導體芯片200時作為 用于外部連接端子的多個焊塊的布局。如圖4所示，將半導體芯片200的主表面分為第一區(qū)域202和第二區(qū)域 203，第一區(qū)域202對應于虛擬邊緣線101和外圍之間的半導體芯片200的外 部框架部分，而第二區(qū)域203為虛擬邊緣線201的內部部分。第一區(qū)域202為在探針測試期間允許通過探針施壓的區(qū)域。以組裝中所需 的預定間隔在該區(qū)域中沿外圍設置的可同時用于探針測試和組裝的雙重用途 焊塊210。在第二區(qū)域203的正下部，即半導體芯片200的內部，設置具有實現(xiàn)芯片 唯一功能的功能器件的電路形成部分(未示出)。為了避免對電路形成部分造 成損害，該第二區(qū)域203位于在探針測試期間不允許探針施壓的區(qū)域。在該區(qū)域沿虛擬邊緣線201以組裝所需的預定間隔設置在探針測試中不被使用的組裝焊塊220。圖5所示為焊塊形狀和布置的詳細示圖。在圖5中，具有水平條的圓形表示組裝時用于聯(lián)結或者凸起處理等占據(jù)的 位置，具有垂直條的橢圓表示在探針測試時用于探針測試占據(jù)的位置。用于在焊塊表面執(zhí)行穩(wěn)定聯(lián)結、凸起處理等步驟的組裝焊塊區(qū)域的最小尺 寸可以限定為寬71pm、長7"m。在可以對71pm寬的焊塊采用寬間距探針進 行探針測試的情況下，探針測試焊塊的最小尺寸可以限定為寬71pm、長71iLim。 假設所述情況，以下確定焊塊的尺寸和布局。雙重用途焊塊210的焊塊尺寸為用于組裝和探針測試的最小寬度(71pm) X用于組裝和探針測試的最小長度(71pm)。組裝焊塊220的焊塊尺寸為用于組裝的最小寬度(71pm) X用于組裝的 最小長度(71pm)。此外，雙重用途焊塊210之間的間隔為基于組裝限制的測量值，如果焊塊 伺距類似于第 -實施方式(62pm)，則該測量值為53pm。在垂直于焊塊間距 方向的方向上雙重用途焊塊210和組裝焊塊220之間的間隔為類似于第一實施 方式的用于組裝的間隔距離(74)nm)。由于所示布局類型，焊塊間距為(雙重用途悍塊210的寬度(71|im) + 間隔距離(53^m)) /2=62pm。第一區(qū)域202的邊框寬度至少為71)im。與第一實施方式相比，焊塊間距的寬度不變。但是第一區(qū)域的邊框寬度減 小到原來的60%，即從118nm減小到71pm。圖6 (a)所示為從主表面觀察時的焊塊示圖，圖6 (b)所示為沿圖6 (a) 的點劃線A-A'提取的截面圖，圖6 (c)所示為沿圖6 (a)的雙點劃線B-B' 提取的截面圖。如6 (a) -6 (c)所示，在雙重用途焊塊210上設置焊塊開口 211并 在組裝焊塊220上設置焊塊開口 221，除焊塊開口以外的主表面部分由電絕緣 層204覆蓋。如圖6 (b)所示，當主表面朝上時，雙重用途焊塊210由最上金屬布線 層212、其下的金屬布線層213以及連接所述兩層212、 213的接觸組214 (通 孔)構成。雙重用途焊塊210經由焊塊槽215、接觸點216和接觸點217與底部金屬層218連接。底部金屬層218通過接觸點219與形成在半導體襯底230 上的電路擴散區(qū)231連接。注意在圖6 (b)的雙重用途焊塊210上以虛線示 出晶圓測試時所使用的探針241和組裝時形成的用于組裝的凸起242。如圖6(c)所示，當主表面朝上時，組裝焊塊220由最上金屬布線層222、 其下的金屬配線層223以及連接所述兩層222、 223的接觸組224 (通孔)構 成。組裝焊塊220經由焊塊槽225、接觸點226和接觸點227與底部金屬層228 連接。底部金屬層228通過接觸點229與形成在半導體襯底230上的電路擴散 區(qū)232連接。注意在圖6 (c)的組裝焊塊220上以虛線示出組裝時形成的凸 起243?？偨Y根據(jù)本發(fā)明的第二實施方式，在允許探針測試焊塊數(shù)量少于組裝焊塊數(shù)量 的情況下，與第一實施方式相比，在垂直于焊塊間距方向的方向上雙重用途焊 塊的長度可以減小到測量值不受窄間距探針的滑動限制的程度，從而能夠進一 步顯著減小芯片尺寸。實施方式3 概況本發(fā)明的第三實施方式提出了一種位于焊塊以下的新型交界面結構，該結 構能夠減小半導體芯片的芯片尺寸。通過從焊塊、從焊塊以下的交界面上去除 具有不同電勢的布線，諸如VDD、 VSS等，即使對焊塊施加壓力也不會出現(xiàn) 結構斷裂-短路(由于斷裂導致的短路)的情況。這大大提高了焊塊布局的自 由度，從而便于減小芯片尺寸。結構本發(fā)明的第三實施方式示出具有相對較少布線層的實施例，其中在該半導 體芯片上采用低成本3層布線工藝在焊塊下部形成了用于防止來自終端電波 動的ESD保護元件。圖7 (a)所示為在本發(fā)明第三實施方式中從主表面觀察時用于外部連接 端子的焊塊、半導體芯片300及其外圍的示圖，圖7 (b)所示為沿圖7 (a)的線A-A'提取的截面圖。圖8 (a)所示為沿圖7 (a)的線B-B，提取的截面圖，圖8 (b)所示為沿 圖7 (a)的線C-C'提取的截面圖，圖8 (c)所示為沿圖7 (a)的線D-D，提 取的截面圖。圖9所示為沿圖7 (b)的線E-E，提取的平行于主平面的截面圖，并且該 圖對應于頂層的金屬布線圖案和內層。圖10所示為沿圖7 (b)的線F-F'提取的平行于主平面的截面圖，并且該 圖對應于頂層的金屬布線圖案。圖11所示為在本發(fā)明的第三實施方式中雙重用途焊塊及其外圍的電路圖。如圖7 (a)所示，半導體芯片300具有既可以用于探針測試又可以用于 組裝的雙重用途焊塊310，該雙重用途焊塊為用于外部連接的端子。該焊塊設 置在施加有高電壓源(以下稱為"VDD")的金屬布線320和施加有低電壓源 (以下稱為"VSS")的金屬布線330之間。在雙重用途焊塊310上設置焊塊 開口 311，通過電絕緣層301覆蓋除焊塊開口 311以外的主表面部分。如圖7 (b)和圖8 (a) -8 (c)所示，當主表面朝上時，雙重用途焊塊310 由最上金屬布線層312、其下的金屬布線層313以及連接所述兩層312、 313 的接觸組314構成。金屬布線320由最上金屬布線層321、其下的金屬布線層 322以及連接所述兩層321、 322的接觸組323構成。金屬布線330由最上金 屬布線層331、其下的金屬布線層332以及連接所述兩層331、 332的接觸組 333構成。如圖8 (a) -8 (c)所示，半導體芯片300具有P型CMOS保護晶體管以 及N型CMOS保護晶體管，P型CMOS保護晶體管的漏端具有雙重用途焊塊 310的電勢，源端具有金屬布線320的電勢，柵端具有柵極340;而N型CMOS 保護晶體管的漏端具有雙重用途焊塊310的電勢，源端具有金屬布線330的電 勢，柵端為柵極350。如圖8 (a)所示，雙重用途焊塊310通過接觸組315和316與底部金屬 層317連接。底部金屬層317通過接觸組318和319與P +擴散區(qū)362和N+ 擴散區(qū)363連接，其中P +擴散區(qū)362為形成在位于P型半導體襯底360上的 n阱361中的P型CMOS保護晶體管的漏極，而N+擴散區(qū)363為形成在P型半導體襯底360 l:的N型CMOS保護晶體管的漏極。如圖8 (b)所不，在柵極340下部形成柵氧化膜341。柵極340通過接觸 點342在不與雙重用途焊塊310、金屬布線320或者金屬布線330重疊的部分 中連接到布線層343上，并且該柵極340連接到其他器件上。類似地，在柵極 350下部形成柵氧化膜351 。柵極350通過接觸點352在不與雙重用途焊塊310、 金屬布線320或者金屬布線330重疊的部分連接到布線層353上，并且該柵極 350連接到其他器件上。如圖8 (c)所示，金屬布線320通過接觸組324與底部金屬層325連接。 底部金屬層325通過接觸組326與P+擴散區(qū)364連接，其中P+擴散區(qū)364 為形成在位于P型半導體襯底360上的n阱361中的P型CMOS保護晶體管 的柵極。金屬布線330通過接觸組334與底部金屬層335連接。底部金屬層 335與N+擴散區(qū)365連接，N+擴散區(qū)365為形成在P型半導體襯底360上 的n型CMOS保護晶體管的柵極。這里，如圖7 (b)和圖8 (a)所示，N+擴散區(qū)363通過接觸組318與 底部金屬層317連接。相反，如圖7 (b)和圖8 (c)所示，N+擴散區(qū)365 僅由擴散層構成并且在雙重用途焊塊310下部沒有金屬布線。不與雙重用途焊 塊310重疊的部分N+擴散區(qū)365沿布線焊塊延伸，并且通過接觸組336、底 部金屬層335和接觸組334與金屬布線330連接。類似地，如圖8 (a)所示，P+擴散區(qū)362通過接觸組319與底部金屬層 317連接。與此相對，如圖8 (c)所示，P+擴散區(qū)364在雙重用途焊塊310 下部沒有金屬布線并且僅由擴散層構成。不與雙重用途焊塊310重疊的P +擴 散區(qū)364部分沿布線焊塊延伸，并且通過接觸組326、底部金屬層325和接觸 組324與金屬布線320連接。注意到，人們希望通過采用形成在自對準多晶硅化物(salicide)擴散層表 面上的薄膜降低雙重用途焊塊310下部的源區(qū)擴散層的電阻，該源區(qū)擴散層包 括N+擴散區(qū)365和P+擴散區(qū)364。此外，如果雙重用途焊塊310由用于探針測試的部分和其他部分組成，則 N+擴散區(qū)365和P+擴散區(qū)364可以僅由用于探針測試的至少一部分下方的 擴散層組成而沒有金屬布線?？偨Y根據(jù)本發(fā)明的第三實施方式，通過在焊塊以下設置源區(qū)擴散層而沒有金屬 布線，由于從焊塊以下的交界面中排除了具有不同于焊塊電勢的金屬布線，因 此即使向焊塊施加壓力，結構上也不會出現(xiàn)斷裂-短路的問題。因此，這大大提高了焊塊布局的自由度，從而便于降低芯片尺寸。實施方式4 概況本發(fā)明的第四實施方式是第三實施方式中半導體芯片的變形。區(qū)別僅在于 底層的金屬布線圖案，其制造尺、t基本上與焊盤相同，從而進一步提高了可靠 性。結構圖12 (a)所示為在本發(fā)明第四實施方式中從主表面觀察時用于外部連接 端子的焊塊、半導體芯片400及其外圍的示圖，以及圖12 (b)所示為沿圖12 (a)的線A-A'提取的截面圖。圖13 (a)所示為沿圖12 (a)的線B-B'提取的截面圖，圖13 (b)所示 為沿圖12 (a)的線C-C，提取的截面圖，以及圖13 (c)所示為沿圖12 (a) 的線D-D'提取的截面圖。這里沿圖12 (b)的線E-E，提取的與主平面平行的截面形與第三實 施方式類似。圖14所示為沿圖12 (b)的線F-F'提取的平行于主平面的截面圖，并且 該圖對應于底層的金屬布線圖案。注意已經對與第三實施方式類似的結構元件指定了同樣的附圖標記，并且 省略其說明。在本發(fā)明的第四實施方式中，在所示圖形中已經通過接觸組415、接觸組 416和底部金屬層417分別替代了第三實施方式的接觸組315、接觸組316和 底部金屬層317。底部金屬層417的形狀為第三實施方式的雙重用途焊塊310和底部金屬層 317形狀的結合。底部金屬層417和雙重用途焊塊310重疊區(qū)域的形狀與雙重用途焊塊310的形狀基本類似。由于底部金屬層417的形狀改變，因此僅增加了接觸組415和416的接觸點數(shù)量?？偨Y根據(jù)本發(fā)明的第四實施方式，底部金屬層基本與焊塊具有同樣尺寸的情況 意味著即使由于探針、聯(lián)結應力而在焊塊以下的交界面產生斷裂，該底部金屬 層可以有效地用作覆蓋層以防止發(fā)生故障，從而能夠提高半導體芯片的可靠 性。實施方式5 概況本發(fā)明的第五實施方式是第四實施方式中半導體芯片的變形。區(qū)別僅在于 底部金屬層和焊塊之間的連接方式。僅在新設置的焊塊槽而非焊塊交界面以下 執(zhí)行連接，從而便于斷裂分析。結構圖15 (a)所示為在本發(fā)明第五實施方式中從主表面觀察時用于外部連接 端子的悍塊、半導體芯片500及其外圍的示圖，以及圖15B所示為沿圖15(a) 的線A-A'提取的截面圖。圖16 (a)所示為沿圖15 (a)的線B-B'提取的截面圖，圖16 (b)所示 為沿圖15 (a)的線C-C，提取的截面圖，以及圖16 (c)所示為沿圖15 (a) 的線D-D'提取的截面圖。圖17所示為沿圖15 (b)的線E-E'提取的平行于主平面的截面圖，并且 該圖對應于頂層的金屬布線圖案和內層。這里沿圖15 (b)的線F-F'提取的與主平面平行的截面形與第四實 施方式類似。注意到，已經對與第三實施方式類似的結構元件指定了同樣的附圖標記， 并且省略其說明。在本發(fā)明的第五實施方式中，所示圖形中己經通過雙重用途焊塊510、最上金屬布線層511、金屬布線層512、接觸組513、金屬布線520、最上金屬布 線層521、金屬布線層522和接觸組523分別替代/第四實施方式的雙重用途 焊塊310、最上金屬布線層312、金屬布線層313、接觸組314、金屬布線320、 最上金屬布線層321、金屬布線層322和接觸組323。己經去除了接觸組315 和316，并添加了焊塊槽514、接觸組515以及接觸組516。此外，在本發(fā)明的第五實施方式中，去除了用于連接焊塊以及位于焊塊表 面下部的底部金屬層的接觸組315和316，并且由于新設置的焊塊槽514導致 了雙重用途焊塊510和金屬布線520的形狀變化。通過焊塊槽514處的接觸組 515和接觸組516連接底部金屬層和焊塊?？偨Y根據(jù)本發(fā)明的第五實施方式，由于在焊塊和焊塊交界面下部的底部金屬層 之間沒有連接，因此便于分析底部金屬層和半導體襯底之間發(fā)生的斷裂。工業(yè)實用性本發(fā)明可以適用于各種半導體集成電路。根據(jù)本發(fā)明，由于與現(xiàn)有技術相 比明顯降低了半導體芯片的尺寸，所以可以穩(wěn)定降低生產成本。因此本發(fā)明的 工業(yè)應用價值很高。
權利要求
1.一種半導體器件，其具有作為用于外部連接端子的多個連接焊塊，該連接焊塊位于半導體襯底主表面上部的頂層中，并且多個布線焊塊位于半導體襯底和連接焊塊之間的內層中，各布線焊塊與各連接焊塊一一對應，其中在重疊區(qū)域中，即在從半導體襯底主表面觀察時，至少一個布線焊塊與所述連接焊塊重疊的部分中，所述布線焊塊的電勢等于所述連接焊塊的電勢；所述連接焊塊為可同時適用于探針測試和組裝的雙重用途焊塊，該雙重用途焊塊的形狀既與組裝匹配又與探針連接相匹配；在所述重疊區(qū)域中布線焊塊與形成在半導體襯底中的晶體管漏極連接，并且重疊區(qū)域的形狀基本與所述連接焊塊的形狀相同。
2. 根據(jù)權利要求1所述的半導體器件，其特征在于，所述晶體管柵極的 連接在與連接焊塊重疊的部分處通過形成在半導體襯底表面上的薄膜以及在 不與連接焊塊重疊的部分處通過與布線焊塊在相同層的金屬布線延伸。
全文摘要
本發(fā)明提供了一種在焊塊以下的功能器件不會受到應力損害的情況下可以減小尺寸的半導體器件。該半導體器件具有作為用于外部連接端子的多個連接焊塊，該連接焊塊位于半導體襯底主表面上部的頂層中，并且多個布線焊塊位于半導體襯底和連接焊塊之間的內層中，各布線焊塊與各連接焊塊一一對應，其中在重疊區(qū)域中，即在從半導體襯底主表面觀察時，至少一個布線焊塊與連接焊塊重疊的部分中，布線焊塊的電勢等于連接焊塊的電勢；連接焊塊為可同時適用于探針測試和組裝的雙重用途焊塊，該雙重用途焊塊的形狀既與組裝匹配又與探針連接相匹配；在重疊區(qū)域中布線焊塊與形成在半導體襯底中的晶體管漏極連接，并且重疊區(qū)域的形狀基本與連接焊塊的形狀相同。
文檔編號H01L21/82GK101325189SQ20081013255
公開日2008年12月17日 申請日期2005年3月15日 優(yōu)先權日2004年3月16日
發(fā)明者小松茂行 申請人:松下電器產業(yè)株式會社