非易失性存儲器件及其制造方法相關申請的交叉引用本申請要求2012年5月15日提交的申請?zhí)枮?0-2012-0051591的韓國專利申請的優(yōu)先權，其全部內容通過引用合并于此。技術領域本發(fā)明的示例性實施例涉及一種非易失性存儲器件及其制造方法，更具體而言，涉及一種包括多個存儲器單元串聯(lián)連接的單元串的非易失性存儲器件及其制造方法。

背景技術：
非易失性存儲器件是一種即使電源中斷也能保留儲存的數據的存儲器件。已經廣泛地使用諸如快閃存儲器的各種非易失性存儲器件。圖1是說明現(xiàn)有的非易失性存儲器件的示圖。參見圖1，現(xiàn)有的非易失性存儲器件可以包括隧道電介質層15、多個柵圖案、第一間隔件電介質層45和第二間隔件電介質層50、層間電介質層55以及接觸插塞60。隧道電介質層15形成在襯底10上。所述多個柵圖案包括順序地層疊在隧道電介質層15上的浮柵電極層20、電荷阻擋層25、鈍化層30、控制柵電極層35以及柵硬掩模層40。第一間隔件電介質層45和第二間隔件電介質層50覆蓋所述多個柵圖案。層間電介質層55形成在第二間隔件電介質層50上。接觸插塞60形成為穿通層間電介質層55、第二間隔件電介質層50以及隧道電介質層15。接觸插塞60與襯底10的結區(qū)連接。在現(xiàn)有技術中，由于比字線WL具有更大寬度的選擇線SL占據很大的面積，所以芯片尺寸增加。具體地，在通過間隔件圖案化技術（SPT）來形成字線WL的情況下，需要單獨的工藝以形成與字線WL具有不同寬度的選擇線SL。此外，在與選擇線SL相鄰的字線WL中可能由于熱載流子注入（HCI）而發(fā)生擾動。另外，隨著設計規(guī)則的減小，執(zhí)行用于部分地去除選擇線SL中的電荷阻擋層25的工藝變得越來越困難。

技術實現(xiàn)要素：
本發(fā)明的實施例涉及一種包括形成在單元串之上的選擇柵電極的非易失性存儲器件，以減小芯片尺寸、使制造工藝更容易和簡單、并改善操作特性，以及涉及一種制造所述非易失性存儲器件的方法。根據本發(fā)明的一個實施例，一種非易失性存儲器件可以包括：單元串，每個單元串包括在襯底之上的多個存儲器單元，所述單元串沿一方向延伸；溝道層，所述溝道層與單元串的一側和另一側連接，沿與襯底相垂直的另一方向延伸；選擇柵電極，所述選擇柵電極位于單元串之上，包圍溝道層的側表面，柵電介質層插入在它們之間；以及導線，所述導線與溝道層的上端部連接。根據本發(fā)明的另一個實施例，一種制造非易失性存儲器件的方法包括以下步驟：在襯底之上形成彼此平行延伸的多個柵圖案；形成溝道層，所述溝道層與襯底的結區(qū)連接并沿與襯底相垂直的方向延伸；形成選擇柵電極，所述選擇柵電極位于柵圖案之上并且包圍溝道層的側表面，柵電介質層插入在它們之間；以及形成導線以與溝道層的上端部連接。一種非易失性存儲器件包括：單元串，所述單元串包括在襯底之上的多個存儲器單元；以及選擇晶體管，被配置成將單元串與位線連接，其中所述選擇晶體管位于單元串之上。根據以上實施例，選擇柵電極形成在單元串之上。因而，可以減小芯片尺寸。制造工藝可以變得容易和簡單?？梢愿纳品且资源鎯ζ骷牟僮魈匦?。附圖說明圖1是說明現(xiàn)有的非易失性存儲器件的示圖。圖2至圖12B是說明根據本發(fā)明第一實施例的非易失性存儲器件及其制造方法的示圖。圖13A和13B是說明根據本發(fā)明第二實施例的非易失性存儲器件及其制造方法的示圖。具體實施方式下面將參照附圖更詳細地描述本發(fā)明的示例性實施例。但是，本發(fā)明可以用不同的方式實施，而不應解釋為限定為本文所列的實施例。確切地說，提供這些實施例使得本公開充分與完整，并向本領域技術人員充分傳達本發(fā)明的范圍。在說明書中，相同的附圖標記在本發(fā)明的不同附圖與實施例中表示相似的部分。附圖并非按比例繪制，且在某些情況下，為了清楚地示出實施例的特征可能對比例做夸大處理。當提及第一層在第二層“上”或在襯底“上”時，其不僅涉及第一層直接形成在第二層上或在襯底上的情況，還涉及在第一層與第二層之間或在第一層與襯底之間存在第三層的情況。圖2至圖12B是解釋根據本發(fā)明第一實施例的非易失性存儲器件及其制造方法的示圖。具體地，圖12A和圖12B是說明根據本發(fā)明第一實施例的非易失性存儲器件的示圖。圖2至圖11B是示出用于制造圖12A和圖12B的非易失性存儲器件的工藝的示圖。參見圖2，在襯底100上形成隧道電介質層105。襯底100可以是諸如單晶硅的半導體襯底。襯底100可以包括預定的下層結構，諸如限定有源區(qū)的隔離層（未示出）。多個有源區(qū)被限定成彼此平行、具有沿與柵圖案相交叉的方向延伸的線形。單元串可以形成在有源區(qū)之上。隧道電介質層105可以由基于氧化物的物質形成。例如，隧道電介質層105是經由熱氧化工藝形成的氧化硅（SiO2）層。然后，在隧道電介質層105上形成柵圖案，所述柵圖案包括順序地層疊的浮柵電極層110、電荷阻擋層115、第一控制柵電極層120、第二控制柵電極層125以及柵硬掩模層130。盡管在附圖中未示出，但可以通過如下的工藝形成柵圖案：在隧道電介質層105上形成用于浮柵電極的導電層，其具有沿著有源區(qū)延伸的線形；在具有用于浮柵電極的導電層的襯底100的整個表面上順序地層疊用于電荷阻擋層的電介質層、用于第一控制柵電極的導電層、用于第二控制柵電極的導電層、以及柵硬掩模物質層；然后，通過利用沿與所述用于浮柵電極的導電層相交叉的方向延伸的光致抗蝕劑圖案135作為刻蝕掩模，來刻蝕上述這些層直到所述用于浮柵電極的導電層。多個柵圖案形成為彼此平行延伸。所述多個柵圖案可以具有相同的寬度。為了精細地形成柵圖案，可以利用間隔件圖案化技術。由于柵圖案被形成為具有相同的寬度，所以提供了可以簡化圖案化工藝的益處。浮柵電極層110可以包括摻雜多晶硅。浮柵電極層110可以具有將相應的存儲器單元隔離開的島形。電荷阻擋層115可以是包括順序地層疊的氧化物、氮化物和氧化物的ONO（氧化物-氮化物-氧化物）層。柵硬掩模層130可以包括基于氮化物的物質。第一控制柵電極層120可以包括摻雜多晶硅。第二控制柵電極層125可以包括金屬硅化物，所述金屬硅化物在第一控制柵電極層120被部分地硅化時形成。具體地，第一控制柵電極層120和第二控制柵電極層125構成字線作為存儲器單元晶體管的柵電極。接著，可以經由離子注入工藝等在柵圖案之間的襯底100中形成結區(qū)（未示出）。結區(qū)用作存儲器單元晶體管的漏極或源極。結區(qū)可以具有與襯底100不同的導電類型。具體...