本發(fā)明是有關(guān)于一數(shù)字信號處理器(digitalsignalprocessor)，可用以將已接收的數(shù)字信號詮釋(interpret)為感知的(perceptive)輸出信號。特別地，根據(jù)預(yù)先規(guī)劃(pre-configured)的數(shù)字內(nèi)容及感知的非易失性存儲器(non-volatilememory，nvm)，該數(shù)字信號處理器平行處理數(shù)字資訊，而無需執(zhí)行任何循序的布林邏輯操作(booleanlogicoperations)。亦即，無需執(zhí)行由傳統(tǒng)數(shù)字信號處理器的程式化指令(programmedinstruction)送出的組合邏輯計算(combinationallogiccomputations)，本發(fā)明的數(shù)字信號處理器完全依據(jù)已規(guī)劃的內(nèi)容及感知的非易失性存儲器硬件，而智慧化地處理數(shù)字資訊。
背景技術(shù)：
：：如圖1所示的現(xiàn)代化范紐曼型計算架構(gòu)(vonneumanncomputingarchitecture)中，中央處理單元(cpu)10根據(jù)來自主存儲器11的指令及數(shù)據(jù)，執(zhí)行邏輯運算。cpu10包含一主存儲器11、一算術(shù)與邏輯單元(arithmeticandlogicunit)12、一輸出/輸入裝置13及一程式控制單元14。在計算行程(computationprocess)之前，由該程式控制單元14設(shè)定cpu10指向儲存在主存儲器11中起始(initial)指令的起始地址碼。之后，根據(jù)由程式控制單元14中與時脈同步(clock-synchronized)的地址指標(biāo)(addresspointer)所存取的主存儲器11的循序指令，以算術(shù)與邏輯單元12處理該數(shù)字?jǐn)?shù)據(jù)。一般而言，cpu10的數(shù)字邏輯運算行程是同步執(zhí)行的且由一組預(yù)先寫好并儲存于存儲器的循序指令所驅(qū)動。數(shù)字計算所消耗的功率可利用數(shù)學(xué)式表示為p～f×c×vdd2，其中f表示時脈頻率、c表示主動(active)電路總電容值(capacitance)以及vdd表示數(shù)字電路的正供電電壓。因此，跑一個運算程序所需的能量正比于完成該組指令的時脈步驟(clocksteps)的數(shù)目。各指令步驟包含從主存儲器11擷取(fetch)指令與數(shù)據(jù)、于該算術(shù)與邏輯單元12中執(zhí)行微操作(micro-operation)、以及將結(jié)果數(shù)據(jù)回存主存儲器11或輸出至該輸出輸入裝置13。完成一組指令所需的總計算能量正比于存儲器存取的頻率以及充電/放電匯流排線(buslines)與主動電路(暫存器(register)、邏輯門(gate)及多工器(multiplexer))的總電容。要完成該計算處理步驟的存儲器存取頻率越高，數(shù)字信號處理器就必需消耗越多能量及時間。技術(shù)實現(xiàn)要素：本發(fā)明提供一種數(shù)字感知器裝置及其操作方法，可以根據(jù)一池子(pool)的已知數(shù)字“內(nèi)容”知識，輸入的數(shù)字“內(nèi)容”能獨立自主地(autonomously)產(chǎn)生對應(yīng)的輸出感知資訊，以獲得較佳的處理效率。本發(fā)明一實施例提供一種數(shù)字感知器裝置，該數(shù)字感知器裝置包含：一非易失性內(nèi)容存儲器陣列，具有m行×n列個第一存儲器元件，用以平行比較一個n位輸入符號以及m個n位非易失性內(nèi)容符號，其中該m個n位非易失性內(nèi)容符號預(yù)先規(guī)劃于該m行的第一存儲器元件之中，該m行的第一存儲器元件分別具有m個第一輸出節(jié)點，其中各該第一輸出節(jié)點產(chǎn)生一指示信號以表示該n位輸入符號是否匹配其預(yù)先規(guī)劃的n位非易失性內(nèi)容符號；一匹配檢測器電路，具有m個檢測器元件，分別連接至該m行的第一存儲器元件以及具有m個第二輸出節(jié)點，其中，各該檢測器元件于接收一對應(yīng)的指示信號后，于對應(yīng)的第二輸出節(jié)點產(chǎn)生一切換信號；以及一非易失性感知存儲器陣列，具有m行×q列個第二存儲器元件，其中該m行的第二存儲器元件分別連接至該m個第二輸出節(jié)點以及預(yù)先規(guī)劃m個q位非易失性感知符號，其中具有第一電壓位準(zhǔn)的一已接收切換信號接通一對應(yīng)行的第二存儲器元件以輸出一對應(yīng)q位非易失性感知符號當(dāng)作一個q位輸出符號，其中具有第二電壓位準(zhǔn)的一已接收切換信號關(guān)閉一對應(yīng)行的第二存儲器元件，其中m、n及q都大于1。本發(fā)明一實施例提供一種操作一數(shù)字感知器裝置的方法，該數(shù)字感知器裝置包含一非易失性內(nèi)容存儲器陣列以及一非易失性感知存儲器陣列，該方法包含：平行比較一個n位輸入符號以及m個n位非易失性內(nèi)容符號，該m個n位非易失性內(nèi)容符號預(yù)先規(guī)劃于具有m行×n列個第一存儲器元件的非易失性內(nèi)容存儲器陣列中，以致于各該m行的第一存儲器元件產(chǎn)生一指示信號以表示該n位輸入符號是否匹配其預(yù)先規(guī)劃的n位非易失性內(nèi)容符號；根據(jù)m個指示信號，分別得到m個切換信號；利用具有m行×q列個第二存儲器元件的非易失性感知存儲器陣列的m行第二存儲器元件，分別接收該m個切換信號，其中m個q位非易失性感知符號預(yù)先規(guī)劃于該m行的第二存儲器元件中；回應(yīng)具有第一電壓位準(zhǔn)的一切換信號，接通一對應(yīng)行的第二存儲器元件，用以輸出一對應(yīng)q位非易失性感知符號當(dāng)作一個q位輸出符號；以及回應(yīng)具有第二電壓位準(zhǔn)的一切換信號，關(guān)閉一對應(yīng)行的第二存儲器元件，以及其中m、n及q都大于1。利用本發(fā)明的技術(shù)方案，可以根據(jù)一池子的已知數(shù)字“內(nèi)容”知識，輸入的數(shù)字“內(nèi)容”能獨立自主地產(chǎn)生對應(yīng)的輸出感知資訊，以獲得較佳的處理效率。附圖說明為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1顯示一典型cpu的習(xí)知范紐曼型計算架構(gòu)。圖2顯示本發(fā)明數(shù)字感知器的架構(gòu)圖。圖3顯示本發(fā)明互補式非易失性存儲器裝置對的架構(gòu)圖。圖4顯示圖3中互補式非易失性存儲器裝置對的非易失性存儲器數(shù)據(jù)的規(guī)劃(configuration)定義。圖5列出多個輸入數(shù)字?jǐn)?shù)據(jù)的對應(yīng)施加電壓偏壓，以匹配定義于圖4的已規(guī)劃非易失性存儲器數(shù)據(jù)。圖6是根據(jù)本發(fā)明一實施例，顯示該數(shù)字感知器的n位×m行的nand-型內(nèi)容存儲器陣列的架構(gòu)圖。圖7是根據(jù)本發(fā)明一實施例，顯示該數(shù)字感知器的n位輸入緩沖器及驅(qū)動單元的架構(gòu)圖。圖8是根據(jù)本發(fā)明一實施例，顯示該數(shù)字感知器的匹配檢測器的架構(gòu)圖。圖9是根據(jù)本發(fā)明一實施例，顯示該數(shù)字感知器的匹配邏輯電路的架構(gòu)圖。圖10是根據(jù)本發(fā)明一實施例，顯示該數(shù)字感知器的q位×m行非易失性ceeprom陣列的架構(gòu)圖。圖11是根據(jù)本發(fā)明一實施例，顯示該數(shù)字感知器的q位輸出緩沖器及驅(qū)動單元的架構(gòu)圖。10cpu11主存儲器12算術(shù)與邏輯單元13輸出/輸入裝置14程式控制單元100ceeprom陣列101、102位線105ceeprom陣列的字線106ceeprom陣列的輸出位線120ceeprom元件110q位輸出緩沖器及驅(qū)動單元130存取nmosfet裝置150輸出緩沖器及驅(qū)動元件151、152傳輸門153交叉反向器緩沖器154三態(tài)輸出驅(qū)動器155輸出緩沖器及驅(qū)動元件的輸入節(jié)點200數(shù)字感知器203m行匹配線204m條切換線2052n條輸入線206q條輸出線208、210、211節(jié)點209及門252使能節(jié)點253禁止節(jié)點250n位輸入?yún)R流排線251q位輸出匯流排線300互補式非易失性存儲器裝置對310、320nvm裝置315互補式非易失性存儲器裝置對的輸出節(jié)點311、321互補式非易失性存儲器裝置對的輸入節(jié)點600非易失性內(nèi)容存儲器陣列610共源極線611匹配線的輸出節(jié)點612匹配線的末端節(jié)點613、614非易失性內(nèi)容存儲器陣列的位線615匹配線630切換n型mosfet裝置631切換n型mosfet裝置的源極電極633切換n型mosfet裝置的漏極電極700n位輸入緩沖器及驅(qū)動單元710交叉反向器緩沖器711輸入節(jié)點712、713傳輸門720一對位數(shù)據(jù)驅(qū)動器730、731節(jié)點750輸入緩沖器及驅(qū)動元件800匹配檢測器810匹配線預(yù)充電pmosfet裝置811、821、871節(jié)點815、913vdd820“命中”pmosfet裝置830轉(zhuǎn)換緩沖器831轉(zhuǎn)換緩沖器的輸出線840、841傳輸門850匹配檢測器元件860匹配值緩沖器870字線驅(qū)動器900匹配邏輯電路910pmosfet911、912節(jié)點920、930nmosfet940半閂鎖器具體實施方式以下詳細(xì)說明僅為示例，而非限制。應(yīng)了解的是，可使用其他實施例，且對結(jié)構(gòu)可進(jìn)行各種變形或變更，均應(yīng)落入本發(fā)明請求項的范圍。而且，應(yīng)了解的是，本說明書使用的語法及術(shù)語僅為進(jìn)行說明，而不應(yīng)被視為限制。熟悉本領(lǐng)域者應(yīng)可理解，本說明書中方法及示意圖的實施例僅為示例，而非限制。因本說明書的揭露而了解本發(fā)明精神的熟悉本領(lǐng)域者，可使用其他實施例，均應(yīng)落入本發(fā)明請求項的范圍。在生物的神經(jīng)系統(tǒng)(biologicnervesystem)中，由連接至該神經(jīng)系統(tǒng)的多個感知器官場(field)接收如光、聲音、觸摸、味覺、嗅覺等等的外在刺激(stimuli)。神經(jīng)信號以電氣脈波(electricalpulse)的型式和感受體(receptor)場內(nèi)產(chǎn)生的神經(jīng)傳導(dǎo)素(neuraltransmitter)(分子(molecules))的型式傳送，以觸發(fā)該神經(jīng)系統(tǒng)中的神經(jīng)網(wǎng)路的下一個連接層的活化(activation)。透過該神經(jīng)系統(tǒng)的神經(jīng)網(wǎng)路硬件的多重階層，由該連接層產(chǎn)生的神經(jīng)信號場持續(xù)向前處理。根據(jù)其神經(jīng)形態(tài)(neuromorphic)架構(gòu)及來自前一層的神經(jīng)信號的接收場(receptivefield)，各神經(jīng)網(wǎng)路層平行處理并擷取資訊。不同于目前的范紐曼型計算架構(gòu)是藉由事先寫好的指令重復(fù)數(shù)字資料的多個邏輯計算，資訊處理的神經(jīng)信號利用其神經(jīng)形態(tài)架構(gòu)，在層與層間以單步驟前饋(feed-forward)方式傳播。因此，就資訊處理效率及能量消耗而言，生物神經(jīng)系統(tǒng)的神經(jīng)網(wǎng)路階層的平行處理與擷取數(shù)據(jù)方式優(yōu)于習(xí)知計算系統(tǒng)中利用多個循序的邏輯計算的處理與擷取數(shù)據(jù)方式。受神經(jīng)網(wǎng)路的資訊平行處理所啟發(fā)，申請人發(fā)明一數(shù)字信號處理器，類似于神經(jīng)網(wǎng)路系統(tǒng)的資訊處理，在一個前饋步驟內(nèi)，直接藉由該處理器的存儲器硬件以平行處理數(shù)字信號。數(shù)字資訊處理的數(shù)字符號(symbol)通常以一連串混合0與1的位(bit)(二進(jìn)位數(shù)字)來表示，其中在數(shù)字電路中透過分別施加正電壓vdd及接地電壓vss來提供0與1的信號。一個具有多個位(以代表特定輸入內(nèi)容資訊)的輸入數(shù)字符號可以被該數(shù)字信號處理器智慧化地處理(intelligentlyprocessed)以輸出代表感知資訊的另一數(shù)字符號，故該數(shù)字信號處理器被給于“數(shù)字感知器”的名稱?！爸腔刍靥幚怼钡暮x是根據(jù)一池子(pool)的已知數(shù)字“內(nèi)容”知識，輸入的數(shù)字“內(nèi)容”能獨立自主地(autonomously)產(chǎn)生該感知資訊。相較于上述的“內(nèi)容”處理，習(xí)知cpu則是利用邏輯操作及指向“地址”的位置的存儲器來處理資訊，而現(xiàn)場可程式化邏輯門陣列(fieldprogrammablegatearray)中的查找表(look-uptable)也是利用規(guī)劃其“地址”多工器來擷取出其邏輯內(nèi)容以進(jìn)行數(shù)字處理。本發(fā)明數(shù)字感知器可被規(guī)劃為儲存一群數(shù)字符號及其對應(yīng)的輸出數(shù)字符號于非易失性存儲器單元，類似于內(nèi)建(built-in)神經(jīng)網(wǎng)路硬件。該群數(shù)字符號代表現(xiàn)實世界的不同情境，如同上述的數(shù)字內(nèi)容。該對應(yīng)的輸出數(shù)字符號可以是數(shù)字命令(command)以驅(qū)動一模擬裝置，或是其他數(shù)字感知器的輸入數(shù)字符號。例如，一群數(shù)字符號可以代表一群人的數(shù)字id，而其對應(yīng)的輸出數(shù)字符號是二個數(shù)字命令，分別代表“同意”或“拒絕”使用一設(shè)備(facility)。當(dāng)一個人試圖要使用該設(shè)備時，代表此人的數(shù)字id數(shù)字符號信號被讀取且被傳播進(jìn)入一非易失性存儲器數(shù)據(jù)庫，其中，代表一群人的數(shù)字id的數(shù)字符號已被預(yù)先規(guī)劃(儲存)于該數(shù)據(jù)庫。當(dāng)該輸入數(shù)字符號有匹配到該已規(guī)劃的數(shù)字符號之一時，即馬上送出對應(yīng)的已規(guī)劃的數(shù)字命令信號以“同意”或“拒絕”此人使用該設(shè)備。也就是，該數(shù)字感知器透過該數(shù)字id，立即識別此人，并決定是否允許此人使用該設(shè)備。以目前的計算架構(gòu)使用于相同的場景時，此人數(shù)字id的輸入數(shù)字符號被饋入非易失性存儲器數(shù)據(jù)庫儲存器(storage)以進(jìn)行二進(jìn)位搜尋，其中，該群人的數(shù)字符號及其對應(yīng)的數(shù)字命令已儲存于該非易失性存儲器數(shù)據(jù)庫儲存器且只能由時脈驅(qū)動的存儲器地址所存取。之后，cpu的二進(jìn)位搜尋操作利用邏輯門xor來進(jìn)行位比對，若二個輸入位是“相同邏輯值”即產(chǎn)生邏輯值0，反之，若是“不同邏輯值”即產(chǎn)生邏輯值1。因此，為進(jìn)行多位的數(shù)字符號的二進(jìn)位搜尋，需在cpu的邏輯門xor單元與存儲器之間進(jìn)行多次的位數(shù)據(jù)傳輸與比較，以及在cpu輸出輸入裝置及該非易失性存儲器數(shù)據(jù)庫儲存器之間進(jìn)行多次的數(shù)據(jù)傳輸。在一大型非易失性存儲器數(shù)據(jù)庫儲存器中，以地址搜尋一數(shù)字符號所消耗的能量與時間會變得非常沒有效率，如同習(xí)知的計算架構(gòu)中普遍執(zhí)行的程式軟件演算法(algorithm)需在cpu及該非易失性存儲器數(shù)據(jù)庫儲存器之間進(jìn)行多次的存儲器存取與數(shù)據(jù)比對。根據(jù)本發(fā)明另一實施例，該數(shù)字感知器中非易失性存儲器的多次可規(guī)劃性提供即時(realtime)更新數(shù)字內(nèi)容與輸出符號的能力，而根據(jù)編碼效率與現(xiàn)實世界情境的學(xué)習(xí)演算法，可隨時更新該數(shù)字內(nèi)容與輸出符號?；谝陨习l(fā)展，本發(fā)明該數(shù)字感知器可逐步進(jìn)化成一處理器并具有較佳處理效率與更令人滿意的功能(由學(xué)習(xí)演算法所設(shè)定，當(dāng)作訓(xùn)練該處理器)。為完成本發(fā)明數(shù)字感知器的上述功能，申請人應(yīng)用可規(guī)劃非易失性內(nèi)容存儲器陣列(configurablenonvolatilecontentmemoryarray)(揭露于中華人民共和國專利申請?zhí)朿n20151022656.8，上述專利的內(nèi)容在此被整體引用作為本說明書內(nèi)容的一部份)以儲存多個非易失性數(shù)字內(nèi)容符號、以及應(yīng)用互補式電子可擦寫可編程只讀存儲器(complementaryelectricalerasableprogrammablereadonlymemory，ceeprom)(揭露于中華人民共和國專利公告號cn103377706b，上述專利的內(nèi)容在此被整體引用作為本說明書內(nèi)容的一部份)以儲存多個非易失性數(shù)字感知符號，以組成本發(fā)明數(shù)字感知器的主要部分。本發(fā)明數(shù)字感知器200的架構(gòu)如圖2所示。在該數(shù)字感知器200中，一個n位×m行(row)的非易失性內(nèi)容存儲器陣列600透過2n條輸入線205，連接至n位輸入緩沖器及驅(qū)動(buffer&driver)單元700，該n位輸入緩沖器及驅(qū)動單元700再連接至外部的n位輸入?yún)R流排(bus)線250。當(dāng)“使能高態(tài)(enabledhigh)”信號vdd啟動(activate)節(jié)點210時，該輸入緩沖器及驅(qū)動單元700接收來自該外部n位輸入?yún)R流排線250的數(shù)字符號信號，并將該n位數(shù)字信號傳播至該n位×m行的非易失性內(nèi)容存儲器陣列600。該非易失性內(nèi)容存儲器陣列600中m行的匹配線(matchline)203連接至一匹配檢測器800，而該匹配檢測器800則透過m條的切換線(switchingline)204連接至q位×m行的ceeprom陣列100的對應(yīng)的m行字線(wordline)。當(dāng)m行的匹配檢測器800被節(jié)點210上的“使能高態(tài)”信號啟動時，由匹配檢測器800中m個匹配檢測器元件(cell)850的一輸出的匹配信號可接通(switchon)ceeprom陣列100的對應(yīng)的字線。之后，q條輸出線206送出q位輸出信號至q位輸出緩沖器及驅(qū)動單元110。同時，上述匹配檢測器800中m個匹配檢測器元件850的一輸出的匹配信號也被饋入至匹配邏輯電路900以在節(jié)點208產(chǎn)生一“發(fā)送高態(tài)(sendhigh)”信號vdd，用以將該n位輸出緩沖器及驅(qū)動單元110連接至外部q位輸出匯流排線251以輸出q位輸出信號。另一方面，若該n位輸入數(shù)據(jù)與該非易失性內(nèi)容存儲器陣列600中任一行已規(guī)劃非易失性數(shù)據(jù)都不匹配時，該輸出緩沖器及驅(qū)動單元110就不會連接至外部的輸出匯流排線251。然后，數(shù)字感知器200不會送出數(shù)字信號給外部的輸出匯流排線251。此功能是模仿生物神經(jīng)系統(tǒng)的資訊處理以回應(yīng)來自周遭環(huán)境的無關(guān)資訊輸入。在生物神經(jīng)系統(tǒng)中常看到“抑制/禁止(inhibition)”功能。一典型的例子是膝反射(kneejerk)，其中刺激的(excitatory)與抑制的突觸(synaptic)連結(jié)的接合解決了四頭肌(quadriceps)肌肉的拉長反射。為模仿上述功能，申請人利用具有二個輸入節(jié)點的及門(andgate)209、一使能節(jié)點252以及一禁止節(jié)點253，以接通(turnon)及關(guān)閉(turnoff)該數(shù)字感知器200。若且唯若(ifandonlyif)施加一高邏輯位準(zhǔn)信號vdd于該使能節(jié)點252以及一低邏輯位準(zhǔn)信號vss于該禁止節(jié)點253，可藉由產(chǎn)生于節(jié)點210的“使能高態(tài)”信號vdd接通該數(shù)字感知器200。一實施例中，如圖3所示，一互補式非易失性存儲器(nvm)裝置對(devicepair)300是利用二個nvm裝置310及320來儲存一非易失性二進(jìn)位數(shù)字(位)。二個nvm裝置310及320的二端相連以形成該互補式nvm裝置對300的輸出節(jié)點o315，而二個nvm裝置310及320的另二端311及321則分別形成該互補式nvm裝置對300的二個輸入節(jié)點b311及/b321。該二個nvm裝置310及320的其一被規(guī)劃成一導(dǎo)通(conducting)狀態(tài)，另一個則被規(guī)劃成一非導(dǎo)通狀態(tài)。如圖4所示，本發(fā)明將規(guī)劃成“導(dǎo)通狀態(tài)”的nvm裝置310及規(guī)劃成“非導(dǎo)通狀態(tài)”的nvm裝置320定義為儲存非易失性數(shù)據(jù)“1”，而將規(guī)劃成“非導(dǎo)通狀態(tài)”的nvm裝置310及規(guī)劃成”導(dǎo)通狀態(tài)”的nvm裝置320定義為儲存非易失性數(shù)據(jù)“0”。當(dāng)施加偏壓信號vdd及vss至輸入節(jié)點b311及/b321時，儲存非易失性數(shù)據(jù)1及0的該互補式nvm裝置對300的輸出節(jié)點o315上分別產(chǎn)生信號vdd及vss。為使輸入數(shù)字?jǐn)?shù)據(jù)與儲存于該互補式nvm裝置對300的非易失性數(shù)據(jù)相匹配，施加信號vdd及vss至輸入節(jié)點b311及/b321以代表輸入搜尋數(shù)據(jù)1，以及施加信號vss及vdd至輸入節(jié)點b311及/b321以代表輸入搜尋數(shù)據(jù)0。因此，輸出節(jié)點o315上分別產(chǎn)生信號vdd及vss以代表輸入搜尋數(shù)字?jǐn)?shù)據(jù)“匹配”及“不匹配”該非易失性數(shù)據(jù)。圖5總結(jié)了用以匹配輸入數(shù)字?jǐn)?shù)據(jù)及非易失性數(shù)據(jù)的數(shù)字信號。一實施例中，如圖6所示，本發(fā)明利用該互補式nvm裝置對300及一切換n型金氧半場效晶體管(mosfet)裝置630組成一非易失性內(nèi)容存儲器元件(cell)650。在各非易失性內(nèi)容存儲器單元650中，該互補式nvm裝置對300的輸出節(jié)點315連接至n型mosfet裝置630的柵極(gate)。在圖6的n位×m行的nand-型內(nèi)容存儲器陣列600中，每一列(column)的該互補式nvm裝置對300的輸入節(jié)點311及321相連接以形成位線bl(i)613及/bl(i)614，其中i＝1,2,….n列。每一行(row)的n型mosfet裝置630相串聯(lián)以形成匹配線ml(j)615，其中j代表nand-型內(nèi)容存儲器陣列600的1,2,….m行。多條匹配線615的多個末端節(jié)點612相連以形成連接至接地電壓的共源極線(commonsourceline，csl)610。當(dāng)施加輸入數(shù)字?jǐn)?shù)據(jù)至位線bl(i)及/bl(i)(施加信號vdd及vss至位線bl(i)及/bl(i)代表輸入搜尋數(shù)據(jù)1；施加信號vss及vdd至位線bl(i)及/bl(i)代表輸入搜尋數(shù)據(jù)0)以搜尋n列的非易失性數(shù)據(jù)時，該非易失性內(nèi)容存儲器單元650的輸出節(jié)點315上的匹配信號vdd接通該n型mosfet裝置630以電氣連接其源極電極(electrode)631和漏極(drain)電極633；而該非易失性內(nèi)容存儲器單元650的輸出節(jié)點315上的“不匹配”信號vss關(guān)閉該n型mosfet裝置630以電氣斷接其源極電極631和漏極電極633。因此，若且唯若輸入的n位數(shù)字信號和整行的n位非易失性數(shù)據(jù)相匹配以接通整行的n型mosfet裝置630，該匹配線ml(jm)615的輸出節(jié)點611即電氣連接至接地的共源極csl線610。一實施例中，如圖7所示，一整行的n個輸入緩沖器及驅(qū)動元件750組成一個n位輸入緩沖器及驅(qū)動單元700。各輸入緩沖器及驅(qū)動元件i750(i＝1,2,….n)包含二個傳輸門(transmissiongate)712,713、一個交叉反向器(cross-inverter)緩沖器710以及一對位數(shù)據(jù)驅(qū)動器720。當(dāng)“使能高態(tài)”節(jié)點210被施加一信號vdd時，該傳輸門712被接通以將來自輸入節(jié)點d(i)711的數(shù)字信號傳送給該交叉反向器緩沖器710。同時，利用該位數(shù)據(jù)驅(qū)動器720放大來自該交叉反向器緩沖器710的位數(shù)據(jù)信號及其互補信號，并透過節(jié)點730,731驅(qū)動該nand-型內(nèi)容存儲器陣列600的二條位線bl(i)及/bl(i)。當(dāng)”使能高態(tài)”節(jié)點210被施加一信號vss時，該傳輸門712被關(guān)閉以斷接該輸入節(jié)點d(i)711，同時該傳輸門713被接通以保存該交叉反向器緩沖器710的數(shù)據(jù)。節(jié)點210上的“使能高態(tài)”信號同步控制一整行的n個輸入緩沖器及驅(qū)動元件750，用以接收來自n位輸入?yún)R流排線250及保存該交叉反向器緩沖器710的n位數(shù)據(jù)。一實施例中，如圖8所示，一整列的m個匹配檢測器元件850組成該匹配檢測器800。各匹配檢測器元件850包含一匹配線預(yù)充電(pre-charging)pmosfet裝置810、一“命中(hit)”pmosfet裝置820、一轉(zhuǎn)換緩沖器830、二個傳輸門840、841、一匹配值緩沖器860以及一字線驅(qū)動器870。當(dāng)節(jié)點210被施加一“使能高態(tài)”信號vdd時，該匹配線預(yù)充電pmosfet裝置810被關(guān)閉以將匹配線ml(j)的節(jié)點811與vdd斷接(j＝1,2,…,m)，而且傳輸門840被接通以接收來自該轉(zhuǎn)換緩沖器830的輸出線831的電壓信號。若且唯若輸入的n位數(shù)字信號和整行的n位非易失性數(shù)據(jù)相匹配以連接該行的匹配線與該nand-型內(nèi)容存儲器陣列600的接地電位，匹配線ml(j)的節(jié)點811的電壓電位將由起始電壓vdd快速放電至接地電壓vss。之后，匹配行的匹配值緩沖器860擷取到節(jié)點831的數(shù)據(jù)匹配信號vdd，而字線驅(qū)動線870于節(jié)點871放大該匹配值緩沖器860儲存的數(shù)據(jù)匹配信號vdd，以接通該非易失性ceeprom陣列100中對應(yīng)的字線w(jm)。否則，在“使能高態(tài)”期間，“不匹配”行的匹配線ml(j)的節(jié)點811的電壓電位維持在接近vdd，j≠jm。不匹配行的匹配值緩沖器860儲存數(shù)據(jù)不匹配信號vss，以關(guān)閉該非易失性ceeprom陣列100的對應(yīng)的字線。同時，對該匹配行中，將這些匹配線之一放電至接地電壓vss的節(jié)點811，可接通該匹配檢測器元件850的命中pmosfet裝置820，以將h節(jié)點211的電壓充電至vdd。否則，如果該nand-型內(nèi)容存儲器陣列600中沒有任何一行匹配而將任一匹配行放電，由于各匹配檢測器元件850的命中pmosfet裝置820都被關(guān)閉的緣故，在h節(jié)點211的輸出信號將無法被充電至vdd。在h節(jié)點211的vdd信號用來啟動匹配邏輯電路900以連接q位輸出緩沖器及驅(qū)動單元110與輸出匯流排線251，用以送出該輸出數(shù)字信號。一實施例中，匹配邏輯電路900如圖9所示。當(dāng)施加信號vss至“使能高態(tài)”節(jié)點210時，pmosfet910和nmosfet920都被接通，導(dǎo)致節(jié)點911具有電壓電位vdd，致使半閂鎖器(halflatch)940的“發(fā)送高態(tài)”節(jié)點208具有vss電壓電位。當(dāng)該“使能高態(tài)”節(jié)點210被電壓vdd啟動以關(guān)閉pmosfet910和nmosfet920時，只有在h節(jié)點211具有電壓vdd時，nmosfet930才會被接通以將節(jié)點911的電壓電位拉低至接地電壓，致使半閂鎖器940的“發(fā)送高態(tài)”節(jié)點208具有vdd電壓電位。因此，只有在h節(jié)點211具有vdd信號時，施加vdd信號至半閂鎖器940的“發(fā)送高態(tài)”節(jié)點208以連接該q位輸出緩沖器及驅(qū)動單元110與該q位輸出匯流排線251。否則，在“不匹配”內(nèi)容存儲器陣列(該nand-型內(nèi)容存儲器陣列600中沒有任何一行匹配)的情況下，該q位輸出緩沖器及驅(qū)動單元110不會連接至該q位輸出匯流排線251。一實施例中，q位×m行非易失性ceeprom陣列100如圖10所示。本發(fā)明利用該互補式nvm裝置對300及一存取(access)nmosfet裝置130組成一ceeprom元件120。各列的該互補式nvm裝置對300的輸入節(jié)點311及321相連，以形成位線bl(k)101與/bl(k)102，其中k＝1,2,…,q行。該互補式nvm裝置對300的輸出節(jié)點315連接至該存取nmosfet裝置130的源極，而該存取nmosfet裝置130的漏極連接至輸出位線bc(k)106。第j行(j＝1,2,…,m)的該存取nmosfet裝置130的柵極相連接以形成該非易失性ceeprom陣列100的字線w(j)105。當(dāng)分別施加vdd與vss于位線bl(k)與/bl(k)時(k＝1,2,…,q)，若該互補式nvm裝置對300儲存非易失性數(shù)據(jù)1，則其輸出節(jié)點315產(chǎn)生vdd信號，若該互補式nvm裝置對300儲存非易失性數(shù)據(jù)0，則其輸出節(jié)點315產(chǎn)生vss信號。若該匹配檢測器800回應(yīng)該nand-型內(nèi)容存儲器陣列600的一匹配行而送出一匹配信號vdd以接通對應(yīng)的字線w(j)，儲存于該行的該ceeprom元件120的q位數(shù)據(jù)被傳送至該輸出位線bc(k)106，其中k＝1,2,…,q。否則，該匹配檢測器800回應(yīng)該nand-型內(nèi)容存儲器陣列600的不匹配行而送出不匹配信號vss以關(guān)閉對應(yīng)的字線w(j)，且沒有任何數(shù)據(jù)被傳送至該輸出位線bc(k)106，其中k＝1,2,…,q。一實施例中，如圖11所示，一行的q個輸出緩沖器及驅(qū)動元件150組成該q位輸出緩沖器及驅(qū)動單元110。該輸出緩沖器及驅(qū)動元件150的輸入節(jié)點155連接至該非易失性ceeprom陣列100的輸出位線bc(k)，其中k＝1,2,…,q。各輸出緩沖器及驅(qū)動元件150包含二個傳輸門151與152、一交叉反向器緩沖器153以及三態(tài)(tri-state)輸出驅(qū)動器154。當(dāng)該“使能高態(tài)”節(jié)點210被電壓vdd啟動時，該行的傳輸門151被接通以從輸出位線bc(k)傳送信號至該交叉反向器緩沖器153，其中k＝1,2,…,q。當(dāng)一行的三態(tài)輸出驅(qū)動器154被節(jié)點208上的“發(fā)送高態(tài)”信號vdd啟動時，q位數(shù)據(jù)被三態(tài)輸出驅(qū)動器154放大以驅(qū)動q位輸出匯流排線251而送出感知器200的感知數(shù)字?jǐn)?shù)據(jù)。以上提供的較佳實施例僅用以說明本發(fā)明，而非要限定本發(fā)明至一明確的類型或示范的實施例。因此，本說明書應(yīng)視為說明性，而非限制性。顯然地，非易失性存儲器的各種變形或變更，包含不同類型的非易失性存儲器裝置，例如具有浮動門(floatinggate)、電荷捕捉介電層(chargetrapdielectrics)、或納米晶體(nano-crystals)等電荷儲存物質(zhì)(storagematerial)的習(xí)知mosfet裝置，并且該非易失性存儲器裝置具有導(dǎo)通與非導(dǎo)通狀態(tài)以形成一互補式存儲器裝置對(pair)，例如唯讀存儲器(readonlymemory)、相位改變存儲器(phasechangememory)、可編程金屬化元件(programmablemetallizationcell)、磁阻式隨機存取存儲器(magneto-resistiverandomaccessmemories)、電阻式隨機存取存儲器(resistiverandomaccessmemory)、碳納米管存儲器(carbonnano-tubememory)、以及納米隨機存取存儲器(nano-randomaccessmemory)，對熟悉本領(lǐng)域者是顯而易見的。以上提供的較佳實施例是為了有效說明本發(fā)明的要旨及其最佳模式可實施應(yīng)用，藉以讓熟悉本領(lǐng)域者了解本發(fā)明的各實施例及各種變更，以適應(yīng)于特定使用或?qū)嵤┠康摹１景l(fā)明的范圍由權(quán)利要求及其相等物(equivalent)來定義，其中所有的名稱(term)皆意指最廣泛合理的涵義，除非另有特別指明。因此，「本發(fā)明」等類似的用語，并未限縮權(quán)利要求的范圍至一特定實施例，而且，本發(fā)明特定較佳實施例的任何參考文獻(xiàn)并不意味著限制本發(fā)明，以及沒有如此的限制會被推定。本發(fā)明僅被權(quán)利要求的范圍及精神來定義。依據(jù)法規(guī)的要求而提供本發(fā)明的摘要，以便搜尋者能從本說明書核準(zhǔn)的任何專利快速確認(rèn)此技術(shù)揭露書的主題(subjectmatter)，并非用來詮釋或限制請求項的范圍及涵義。任何優(yōu)點及益處可能無法適用于本發(fā)明所有的實施例。應(yīng)了解的是，該行業(yè)者可進(jìn)行各種變形或變更，均應(yīng)落入后附請求項所定義的本發(fā)明的范圍。再者，本說明書中的所有元件及構(gòu)件(component)都沒有獻(xiàn)給大眾的意圖，無論權(quán)利要求是否列舉該元件及構(gòu)件。本發(fā)明中應(yīng)用了具體實施例對本發(fā)明的原理及實施方式進(jìn)行了闡述，以上實施例的說明只是用于幫助理解本發(fā)明的方法及其核心思想；同時，對于本領(lǐng)域的一般技術(shù)人員，依據(jù)本發(fā)明的思想，在具體實施方式及應(yīng)用范圍上均會有改變之處，綜上所述，本說明書內(nèi)容不應(yīng)理解為對本發(fā)明的限制。當(dāng)前第1頁12當(dāng)前第1頁12