專利名稱：非易失性存儲器件、其編程方法以及包括其的存儲系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本公開內(nèi)容涉及半導(dǎo)體存儲器，更具體地，涉及三維(3D)非易失性存儲器件、其編程方法以及包括該非易失性存儲器件的存儲系統(tǒng)。
背景技術(shù)：
半導(dǎo)體存儲器件是利用諸如硅(Si)、鍺(Ge)、砷化鎵(GaAs)和磷化銦(InP)的半導(dǎo)體材料實現(xiàn)的存儲器件。半導(dǎo)體存儲器件大致分為易失性存儲器件和非易失性存儲器件。易失性存儲器件是其中存儲的數(shù)據(jù)在電源切斷時被擦除的存儲器件。作為易失性存儲器件，有靜態(tài)隨機(jī)存取存儲器(SRAM)、動態(tài)隨機(jī)存取存儲器(DRAM)和同步動態(tài)隨機(jī)存取存儲器(SDRAM)。易失性存儲器件是即使電源切斷也保持存儲的數(shù)據(jù)的存儲器件。作為非易失性存儲器件，有只讀存儲器(ROM)、可編程只讀存儲器(PR0M)、可擦除可編程只讀存儲器(EPROM)、電可擦除可編程只讀存儲器(EEPROM)、閃速存儲器件、相變隨機(jī)存取存儲器 (PRAM)、磁阻隨機(jī)存取存儲器(MRAM)、電阻性隨機(jī)存取存儲器(RRAM)和鐵電隨機(jī)存取存儲器(FRAM)。閃速存儲器件大致分類為N0R(或非)型和NAND(與非)型。

發(fā)明內(nèi)容
本公開內(nèi)容提供可靠性提高的非易失性存儲器件、其編程方法以及包括該非易失性存儲器件的存儲系統(tǒng)。本發(fā)明構(gòu)思的實施例提供一種非易失性存儲器件的編程方法，該非易失性存儲器件包括襯底以及在與襯底交叉的方向上堆疊的多個存儲單元，所述方法包括向被選位線施加第一電壓；向未選位線施加第二電壓；向被選串選擇線施加第三電壓；向未選串選擇線施加第四電壓；以及向多個字線施加編程操作電壓，其中，所述第一到第三電壓是正電壓。在一些實施例中，所述第一電壓可以具有比所述第二電壓低的電平，所述第三電壓可以具有比所述第四電壓低的電平，并且所述第四電壓可以具有比所述第一電壓低的電平。在其他實施例中，所述第二電壓可以是電源電壓。在其他實施例中，所述被選位線可以對應(yīng)于將被編程的存儲單元。在其他實施例中，所述未選位線可以對應(yīng)于禁止編程的存儲單元。在其他實施例中，多個存儲單元的組可以分別構(gòu)成(Configure)NAND串，并且施加編程操作電壓可以包括向共用被選位線的多個NAND串以及共用未選位線的多個NAND串施加編程操作電壓。在其他實施例中，所述第三電壓可以是電源電壓。在其他實施例中，所述多個字線中連接到設(shè)置在距襯底相同高度的存儲單元的部分線可以共同連接，并且所述編程操作電壓可以施加到所述共同連接的部分線。
在其他實施例中，所述第四電壓可以是正電壓。在其他實施例中，所述第四電壓可以具有比所述第三電壓低的電平。在其他實施例中，所述第一電壓可以具有比所述第二電壓低的電平。在其他實施例中，所述第一電壓可以具有與所述第四電壓的電平相同的電平。在其他實施例中，所述編程方法還可以包括向未選串選擇線施加第四電壓，以及向未選串選擇線施加地電壓。在其他實施例中，所述地電壓可以被施加到未選串選擇線，并且所述編程操作電壓可以被施加到所述字線。在其他實施例中，所述第四電壓可以具有與所述第三電壓的電平相同的電平。在其他實施例中，所述編程方法還可以包括，當(dāng)所述第四電壓被施加到所述未選串選擇線時，向所述被選位線施加具有低于所述第一電壓的電平的第五電壓。 在其他實施例中，所述第五電壓可以具有正電平。在其他實施例中，所述第一正電壓可以具有與所述第二正電壓的電平相同的電平。在其他實施例中，所述第一正電壓可以具有比所述第三正電壓的電平低的電平。在其他實施例中，在施加編程操作電壓的同時，被選存儲單元的溝道電壓可以被形成為正電壓。在本發(fā)明構(gòu)思的其他實施例中，一種非易失性存儲器件包括存儲單元陣列，其包括襯底和在與襯底交叉的方向上堆疊的多個存儲單元；以及讀寫電路，其通過位線連接到存儲單元陣列，其中，在編程操作中，所述讀寫電路向與將被編程的存儲單元對應(yīng)的位線施加正電壓。在一些實施例中，在編程操作中，所述讀寫電路可以向?qū)?yīng)于禁止編程的存儲單元的位線施加第二正電壓。在其他實施例中，所述正電壓可以具有比所述第二正電壓低的電平。在其他實施例中，所述多個存儲單元的組可以分別構(gòu)成NAND串，所述位線可以分別連接到所述NAND串中的至少兩個NAND串，并且所述非易失性存儲器件還可以包括譯碼器，其在編程操作中向連接到至少兩個NAND串的字線傳送編程操作電壓。在其他實施例中，所述編程操作電壓可以包括傳送到被選字線的編程電壓，以及傳送到未選字線的通過電壓。在其他實施例中，所述NAND串中的每一個可以在與襯底交叉的方向上擴(kuò)展，并且連接到所述位線當(dāng)中的相應(yīng)位線。在其他實施例中，所述讀寫電路可以包括分別對應(yīng)于所述位線的多個頁緩沖區(qū)， 其中，所述頁緩沖區(qū)中的每一個可以包括鎖存器(latch)，用于在編程操作中接收和存儲寫入數(shù)據(jù)；偏置電路，用于當(dāng)存儲在所述鎖存器中的寫入數(shù)據(jù)是程序數(shù)據(jù)時，為相應(yīng)的位線建立正電壓。在其他實施例中，所述偏置電路可以包括第一晶體管和第二晶體管，其中所述第一晶體管的柵極節(jié)點可以連接到所述鎖存器，所述第一晶體管的第一節(jié)點可以接收參考電壓，所述第一晶體管的第二節(jié)點可以連接到所述第二晶體管的柵極節(jié)點，所述第二晶體管的第一節(jié)點可以接收電源電壓，并且所述第二晶體管的第二節(jié)點可以連接到相應(yīng)的位線。
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在其他實施例中，所述偏置電路還可以包括第三晶體管，其連接在所述第二晶體管的第二節(jié)點與所述相應(yīng)的位線之間，其中，所述第三晶體管可以響應(yīng)于編程操作信號電連接所述第二晶體管的第二節(jié)點和所述相應(yīng)的位線。在其他實施例中，所述非易失性存儲器件還可以包括譯碼器，其通過字線和選擇線連接到所述存儲單元陣列，其中，在編程操作中，所述讀寫電路可以向被選位線施加第一正電壓，并向未選位線施加第二正電壓，并且在編程操作中，所述譯碼器可以向所述選擇線當(dāng)中的被選選擇線施加第三正電壓，向未選選擇線施加第四正電壓，并向所述字線施加編程操作電壓。在其他實施例中，所述譯碼器可以在編程操作中向所述未選選擇線施加第四正電壓，并向所述未選選擇線施加地電壓。在本發(fā)明構(gòu)思的其他實施例中，一種存儲系統(tǒng)包括非易失性存儲器件；以及控制器，其控制該非易失性存儲器件，其中，所述非易失性存儲器件包括存儲單元陣列，其包括襯底和在與襯底交叉的方向上堆疊的多個存儲單元；以及讀寫電路，其通過位線連接到存儲單元陣列，其中，在編程操作中，所述讀寫電路向?qū)?yīng)于將被編程的存儲單元的位線施加正電壓。在一些實施例中，所述控制器和所述非易失性存儲器件可以構(gòu)成半導(dǎo)體驅(qū)動器 (固態(tài)驅(qū)動器(SSD))。在其他實施例中，所述控制器和所述非易失性存儲器件可以構(gòu)成存儲卡。


包括附圖是為了提供對本發(fā)明構(gòu)思更進(jìn)一步的理解，并且附圖并入本說明書構(gòu)成本說明書的一部分。附圖示出了本發(fā)明構(gòu)思的示范性實施例，并且與說明書一起用來解釋本發(fā)明構(gòu)思的原理。附圖中圖1是示出根據(jù)發(fā)明構(gòu)思的實施例的非易失性存儲器件的框圖；圖2是示出圖1的存儲單元陣列110的框圖。圖3是示出根據(jù)發(fā)明構(gòu)思的實施例的圖2的存儲塊中的任何一個的透視圖；圖4是沿圖3的Ι-Γ線截取的橫截面圖；圖5是示出圖4的晶體管結(jié)構(gòu)的橫截面圖；圖6是示出以下將參照圖3到圖5描述的存儲塊的等效電路的電路圖；圖7和圖8是示出根據(jù)發(fā)明構(gòu)思的實施例的圖6的存儲塊的編程電壓條件的表；圖9是示出圖1的非易失性存儲器件的編程方法的流程圖；圖10是示出基于圖9的編程方法的電壓變換(shift)的時序圖；圖11和12是示出基于圖10的電壓變換的編程電壓條件的表；圖13是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、圖1的非易失性存儲器件100的編程方法的流程圖；圖14是示出基于圖13的編程方法的電壓變換的時序圖；圖15和圖16是示出基于圖14的電壓變換的編程電壓條件的表；圖17是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的基于圖13的編程方法的電壓變換的時序圖18和圖19是示出基于圖17的電壓變換的編程電壓條件的表；圖20是示出圖1的讀寫電路的框圖；圖21是示出根據(jù)發(fā)明構(gòu)思的實施例的、圖20的頁緩沖區(qū)之一的電路圖；圖22是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、圖20的頁緩沖區(qū)之一的電路圖；圖23是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、圖20的頁緩沖區(qū)之一的電路圖；圖M是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、圖20的頁緩沖區(qū)之一的電路圖；圖25是示出根據(jù)發(fā)明構(gòu)思的實施例的、以下將參照圖3到圖5描述的存儲塊的等效電路的第一應(yīng)用示例的電路圖；圖沈是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、以下將參照圖3到圖5描述的存儲塊的等效電路的第二應(yīng)用示例的電路圖；圖27是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、以下將參照圖3到圖5描述的存儲塊的等效電路的第三應(yīng)用示例的電路圖；圖觀是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、以下將參照圖3到圖5描述的存儲塊的等效電路的第四應(yīng)用示例的電路圖；圖四是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、以下將參照圖3到圖5描述的存儲塊的等效電路的第五應(yīng)用示例的電路圖；圖30是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、以下將參照圖3到圖5描述的存儲塊的等效電路的第六應(yīng)用示例的電路圖；圖31是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、以下將參照圖3到圖5描述的存儲塊的等效電路的第七應(yīng)用示例的電路圖；圖32是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的圖3的存儲塊的透視圖；圖33是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、圖2的存儲塊的透視圖；圖34是沿圖33的存儲塊的ΙΙ-ΙΓ線截取的橫截面圖；圖35是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、圖2的存儲塊的透視圖；圖36是沿圖35的存儲塊的ΙΙΙ-ΙΙΓ線截取的橫截面圖；圖37是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、圖2的存儲塊的透視圖；圖38是沿圖37的存儲塊的IV-IV'線截取的橫截面圖；圖39是根據(jù)發(fā)明構(gòu)思的實施例的、包括圖1的非易失性存儲器件的存儲系統(tǒng)的框圖；圖40是示出圖39的存儲系統(tǒng)的應(yīng)用示例的框圖；以及圖41是示出下面將參照圖40描述的包括存儲系統(tǒng)的計算系統(tǒng)的框圖。
具體實施例方式下面將參照附圖更詳細(xì)地描述本發(fā)明構(gòu)思的示范性實施例。但是，本發(fā)明構(gòu)思可以以不同的形式實現(xiàn)，并且不應(yīng)理解為局限于此處闡述的實施例。相反地，提供這些實施例是為了使本公開更加全面和完整，并且充分地向本領(lǐng)域技術(shù)人員傳達(dá)本發(fā)明構(gòu)思的范圍。 相同的參考數(shù)字自始至終指代相同的元件。類似的參考數(shù)字自始至終指代類似的元件。圖1是示出根據(jù)發(fā)明構(gòu)思的實施例的非易失性存儲器件100的框圖。參照圖1，根據(jù)發(fā)明構(gòu)思的實施例的非易失性存儲器件100包括存儲單元陣列110、地址譯碼器120、讀寫電路130、數(shù)據(jù)輸入/輸出(I/O)電路140以及控制邏輯150。存儲單元陣列110通過字線WL連接到地址譯碼器120，并且通過位線BL連接到讀寫電路140。存儲單元陣列110包括多個存儲單元。例如，存儲單元陣列110由多個存儲單元構(gòu)成，并且所述多個存儲單元可以在每個單元中存儲一個或多個比特。地址譯碼器120通過字線WL連接到存儲單元陣列110。地址譯碼器120根據(jù)控制邏輯150的控制而操作。地址譯碼器120從外部接收地址ADDR。地址譯碼器120譯碼所接收的地址ADDR中的行地址以選擇與所述字線WL相對應(yīng)的字線。并且，所述地址譯碼器120譯碼所接收的地址ADDR中的列地址，并將譯碼的列地址傳送到讀寫電路130。例如，地址譯碼器120包括諸如行譯碼器、列譯碼器和地址緩沖器的元件。讀寫電路130通過位線BL連接到存儲單元陣列110，并且通過數(shù)據(jù)線DL連接到數(shù)據(jù)輸入/輸出電路140。讀寫電路130從地址譯碼器120接收譯碼的列地址。讀寫電路 130利用譯碼的列地址選擇位線BL。例如，讀寫電路130從數(shù)據(jù)輸入/輸出電路140接收數(shù)據(jù)，并且將接收的數(shù)據(jù)寫入存儲單元陣列110。讀寫電路130從存儲單元陣列110讀取數(shù)據(jù)，并將讀取的數(shù)據(jù)輸出到數(shù)據(jù)輸入/輸出電路140。讀寫電路130從存儲單元陣列110的第一存儲區(qū)讀取數(shù)據(jù)，并且將讀取的數(shù)據(jù)寫入存儲單元陣列110的第二存儲區(qū)。例如，讀寫電路130執(zhí)行回寫操作。例如，讀寫電路130包括諸如頁緩沖區(qū)(或頁寄存器)和列選擇電路的元件。再例如，讀寫電路130包括諸如感測放大器、寫驅(qū)動器和列選擇電路的元件。數(shù)據(jù)輸入/輸出電路140通過數(shù)據(jù)線DL連接到讀寫電路130。數(shù)據(jù)輸入/輸出電路140根據(jù)控制邏輯150的控制而操作。數(shù)據(jù)輸入/輸出電路140與外部交換數(shù)據(jù)DATA。 數(shù)據(jù)輸入/輸出電路140通過數(shù)據(jù)線DL將從外部接收的數(shù)據(jù)DATA傳送到讀寫電路130。 數(shù)據(jù)輸入/輸出電路140將通過數(shù)據(jù)線DL從讀寫電路130傳送的數(shù)據(jù)DATA傳送到外部。 例如，數(shù)據(jù)輸入/輸出電路140包括諸如數(shù)據(jù)緩沖區(qū)的元件?？刂七壿?50連接到地址譯碼器120、讀寫電路130和數(shù)據(jù)輸入/輸出電路140。 控制邏輯150控制非易失性存儲器件100(例如，閃速存儲器件)的總體操作?？刂七壿?150響應(yīng)于來自外部的控制信號CTRL而操作。圖2是示出圖1的存儲單元陣列110的框圖。參照圖2，存儲單元陣列110包括多個存儲塊BLKl到BLKh。每個存儲塊BLK具有三維(3D)結(jié)構(gòu)(或垂直結(jié)構(gòu))。每個存儲塊BLK包括沿第一方向到第三方向擴(kuò)展的結(jié)構(gòu)。 例如，每個存儲塊BLK包括在第二方向上擴(kuò)展的多個NAND串NS。例如，在第一到第三方向上提供多個NAND串NS。每個NAND串NS連接到位線BL、串選擇線SSL、地選擇線GSL、字線札和共源線 CSL。也就是說，每個存儲塊連接到多個位線BL、多個串選擇線SSL、多個地選擇線GSL、多個字線WL和共源線CSL。下面將參照圖3更詳細(xì)地描述存儲塊BLKl到BLKh。圖3是示出根據(jù)發(fā)明構(gòu)思的實施例的圖2中的存儲塊BLKl到BLKh中的存儲塊 BLKi的透視圖。圖4是沿圖3的I-I'線截取的橫截面圖。參照圖3和圖4，存儲塊BLKi包括在第一方向到第三方向上擴(kuò)展的結(jié)構(gòu)。首先，提供襯底111。舉例來說，襯底111可以是第一類型的阱。例如，襯底111可以是通過注入諸如硼(B)的V族元素形成的P阱。舉例來說，襯底111可以是向N阱提供的袋型P阱。在下文中，假定襯底111是P阱。然而，襯底111不局限于此。在襯底111上提供在第一方向上擴(kuò)展的多個摻雜區(qū)311到314。例如，多個摻雜區(qū) 311到314具有不同于襯底111的第二類型。例如，摻雜區(qū)311到314可以具有N型。在下文中，假定第一到第四摻雜區(qū)311到314具有N型。然而，第一到第四摻雜區(qū)311到314不局限于此。在第一摻雜區(qū)311和第二摻雜區(qū)312之間的、襯底111上的區(qū)域中，在第二方向上順序地提供在第一方向上擴(kuò)展的多個絕緣材料112。例如，提供在第二方向上間隔預(yù)定距離的多個絕緣材料112。例如，可以提供在第二方向上間隔預(yù)定距離的絕緣材料112。舉例來說，絕緣材料112可以包括諸如硅氧化物的絕緣材料。在第一摻雜區(qū)311與第二摻雜區(qū)312之間的、襯底111上的區(qū)域中，提供在第一方向上順序地設(shè)置、并且在第二方向上穿過絕緣材料112的多個柱113。舉例來說，多個柱113 中的每一個通過絕緣材料112與襯底111接觸。舉例來說，每個柱113可以由多種材料形成。例如，每個柱113的表層114可以包括具有第一類型的硅材料。例如，每個柱113的表層114可以包括具有與所述襯底111相同類型的硅材料。在下文中，假定每個柱113的表層114包括P型硅。然而，每個柱113的表層114不局限于此。每個柱113的內(nèi)層115由絕緣材料形成。例如，每個柱113的內(nèi)層115可以包括諸如硅氧化物的絕緣材料。舉例來說，每個柱113的內(nèi)層115可以包括空氣隙(air gap)。在第一摻雜區(qū)311與第二摻雜區(qū)312之間的區(qū)域中，沿著襯底111的暴露表面、絕緣材料112和柱113提供絕緣層116。例如，可以去除向在第二方向上提供的最后的絕緣材料112的第二方向的暴露表面提供的絕緣層116。例如，絕緣層116的厚度可以小于絕緣材料112之間的距離的一半。也就是說，在向絕緣材料112當(dāng)中的第一絕緣材料的底面提供的絕緣層116、與向在該第一絕緣材料的較低部分中的第二絕緣材料的頂面提供的絕緣層116之間，提供可以設(shè)置除絕緣材料112 和絕緣層116之外的任何材料的區(qū)域。在第一摻雜區(qū)311和第二摻雜區(qū)312之間的區(qū)域中，在絕緣層116的暴露表面上提供導(dǎo)電材料211到四1。例如，在鄰近襯底111的絕緣材料112與襯底111之間提供在第一方向上擴(kuò)展的導(dǎo)電材料211。更具體地說，在鄰近襯底111的絕緣材料112的底面的絕緣層116與襯底111之間，提供在第一方向上擴(kuò)展的導(dǎo)電材料211。在絕緣材料112當(dāng)中的特定絕緣材料的頂面的絕緣層116、與設(shè)置在該特定絕緣材料的較低部分的絕緣材料的底面的絕緣層116之間，提供在第一方向上擴(kuò)展的第一導(dǎo)電材料。舉例來說，在絕緣材料112之間提供在第一方向上擴(kuò)展的第一導(dǎo)電材料221到觀1。 舉例來說，第一導(dǎo)電材料211到291可以是金屬材料。舉例來說，第一導(dǎo)電材料211到291 可以是諸如多晶硅的導(dǎo)電材料。在第二摻雜區(qū)312與第三摻雜區(qū)313之間提供與第一摻雜區(qū)311和第二摻雜區(qū) 312上的結(jié)構(gòu)相同的結(jié)構(gòu)。舉例來說，在第二摻雜區(qū)312與第三摻雜區(qū)313之間，提供在第一方向上擴(kuò)展的絕緣材料112、在第一方向上順序地設(shè)置的并且在第三方向上穿過絕緣材料112的柱113、提供到絕緣材料112和柱113的暴露表面的絕緣層116、以及在第一方向上擴(kuò)展的第一導(dǎo)電材料212到四2。在第三摻雜區(qū)313與第四摻雜區(qū)314之間提供與第一摻雜區(qū)311和第二摻雜區(qū) 312上的結(jié)構(gòu)相同的結(jié)構(gòu)。舉例來說，在第三摻雜區(qū)313與第四摻雜區(qū)314之間，提供在第一方向上擴(kuò)展的絕緣材料112、在第一方向上順序地設(shè)置的并且在第三方向上穿過絕緣材料112的柱113、提供到絕緣材料112和柱113的暴露表面的絕緣層116、以及在第一方向上擴(kuò)展的第一導(dǎo)電材料213到四3。在下文中，限定第一導(dǎo)電材料211到291、212到四2以及213到四3的高度。第一導(dǎo)電材料211到291,212到292和213到293被限定為從襯底111起順序地具有第一到第九高度。也就是說，鄰近襯底111的第一導(dǎo)電材料211到213具有第一高度。鄰近第二導(dǎo)電材料331到333的第一導(dǎo)電材料到293具有第九高度。當(dāng)?shù)谝粚?dǎo)電材料與襯底111 之間的距離增加時，第一導(dǎo)電材料的高度也隨之增加。分別向柱113上提供漏極320。舉例來說，漏極320可以是以第二類型摻雜的硅材料。例如，漏極320可以是以N型摻雜的硅材料。在下文中，假定漏極320包括N型硅。然而，漏極320不局限于此。舉例來說，漏極320中的每一個的寬度可以大于相應(yīng)的柱113的寬度。例如，每個漏極320可以以扁塊(pat)的形狀提供到相應(yīng)柱113的頂面。向漏極320上提供在第三方向上擴(kuò)展的第二導(dǎo)電材料331到333。在第一方向上順序地設(shè)置第二導(dǎo)電材料331到333。第二導(dǎo)電材料331到333分別連接到相應(yīng)區(qū)域的漏極320。舉例來說，漏極320和在第三方向上擴(kuò)展的導(dǎo)電材料可以通過接觸插塞連接。舉例來說，第二導(dǎo)電材料331到333可以是金屬材料。舉例來說，第二導(dǎo)電材料331到333可以是諸如多晶硅的導(dǎo)電材料。在圖3和圖4中，每個柱113與鄰近絕緣層116的區(qū)域以及導(dǎo)線211到291、212 到292和213到四3中的相鄰區(qū)一起形成串。例如，每個柱113與鄰近絕緣層116的區(qū)域以及導(dǎo)線211到291,212到292禾口 213到293中的相鄰區(qū)一起形成NAND串NS。NAND串NS 包括多個晶體管結(jié)構(gòu)TS。晶體管結(jié)構(gòu)TS將在下面參照圖5更詳細(xì)地描述。圖5是示出圖4的晶體管結(jié)構(gòu)TS的橫截面圖。參照圖3到圖5，絕緣層116包括第一到第三子絕緣層117到119。柱113的包括 P型硅的表層用作主體。鄰近柱113的第一子絕緣層117用作隧道絕緣層。例如，鄰近柱 113的第一子絕緣層117可以包括熱氧化物層。第二子絕緣層118用作電荷存儲層。例如，第二子絕緣層118用作電荷俘獲層。 例如，第二子絕緣層118可以包括氮化物層或金屬氧化物層(例如，鋁氧化物層或鉿氧化物層)。鄰近第一導(dǎo)電材料233的第三子絕緣層119用作阻擋絕緣層。舉例來說，鄰近在第一方向上擴(kuò)展的導(dǎo)電材料233的第三子絕緣層119可以被形成為單層或多層。第三子絕緣層119可以是介電常數(shù)高于第一子絕緣層117和第二子絕緣層118的高電介質(zhì)層(high dielectric layer)(例如，鋁氧化物層或鉿氧化物層)。第一導(dǎo)電材料233用作柵極(或控制柵極)。也就是說，用作柵極(或控制柵極) 的第一導(dǎo)電材料233、用作阻擋絕緣層的第三子絕緣層119、用作電荷存儲層的第二子絕緣層118、用作隧道絕緣層的第一子絕緣層117、以及包括P型硅并且用作主體的表層114形成晶體管(或存儲單元晶體管結(jié)構(gòu))。舉例來說，第一到第三子絕緣層117到119可以形成氧化物-氮化物-氧化物(0N0)。在下文中，柱113的包括P型硅的表層114被稱為第二方向主體。存儲塊BLKi包括多個柱113。也就是說，存儲塊BLKi包括多個NAND串NS。更詳細(xì)地，存儲塊BLKi包括在第二方向(或垂直于襯底的方向)上擴(kuò)展的多個NAND串NS。每個NAND串NS包括在第二方向上設(shè)置的多個晶體管結(jié)構(gòu)TS。每個NAND串NS的晶體管結(jié)構(gòu) TS中的至少一個用作串選擇晶體管SST。每個NAND串NS的晶體管結(jié)構(gòu)TS中的至少一個用作地選擇晶體管GST。柵極(或控制柵極)對應(yīng)于在第一方向上擴(kuò)展的第一導(dǎo)電材料211到291、212到 292和213到四3。也就是說，柵極(或控制柵極)在第一方向上擴(kuò)展，并且形成字線和至少兩個選擇線(例如，至少一個串選擇線SSL和至少一個地選擇線GSL)。在第三方向上擴(kuò)展的第二導(dǎo)電材料331到333連接到每個NAND串NS的一端。舉例來說，在第三方向上擴(kuò)展的第二導(dǎo)電材料331到333用作位線BL。也就是說，在一個存儲塊BLKi中，多個NAND串連接到一個位線BL。向每個NAND串的另一端提供在第一方向上擴(kuò)展的第二類型摻雜區(qū)311到314。在第一方向上擴(kuò)展的第二類型摻雜區(qū)311到314用作共源線CSL。綜上所述，存儲塊BLKi包括在垂直于襯底111的方向(即，第二方向)上擴(kuò)展的多個NAND串，并且當(dāng)多個NAND串NS連接到一個位線BL時存儲塊BLKi用作NAND閃速存儲塊(例如，電荷俘獲類型)。在圖3到圖5中，上面已經(jīng)描述了第一導(dǎo)線211到四1、212到292和213到293 被提供到九層。然而，第一導(dǎo)線211到四1、212到四2以及213到293不局限于此。例如， 第一導(dǎo)線可以被提供到形成存儲單元的至少八層以及形成選擇晶體管的至少兩層。第一導(dǎo)線可以被提供到形成存儲單元的至少十六層以及形成選擇晶體管的至少兩層。并且，第一導(dǎo)線可以被提供到形成存儲單元的多層以及形成選擇晶體管的至少兩層。例如，第一導(dǎo)線可以被提供到形成偽存儲單元的層。在圖3到圖5中，已經(jīng)在上面描述了三個NAND串NS連接到一個位線BL，但是本發(fā)明構(gòu)思的實施例不局限于此。舉例來說，在存儲塊BLKi中，m個NAND串NS可以連接到一個位線BL。在這種情況下，在第一方向上擴(kuò)展的導(dǎo)電材料211到四1、212到292和213到 293的數(shù)目以及用作共源線CSL的摻雜區(qū)311到314的數(shù)目也可以被控制為與連接到一個位線BL的NAND串NS的數(shù)目成比例。在圖3到圖5中，已經(jīng)在上面描述了三個NAND串NS連接到在第一方向上擴(kuò)展的一個第一導(dǎo)電材料，但是本發(fā)明構(gòu)思的實施例不局限于此。例如，η個NAND串NS可以連接到一個第一導(dǎo)電材料。在這種情況下，位線331到333的數(shù)目可以被控制為與連接到一個第一導(dǎo)電材料的NAND串NS的數(shù)目成比例。例如，隨著越靠近襯底111，柱113基于第一方向和第三方向的橫截面積可能減小。例如，由于處理特性或錯誤，柱113基于第一方向和第三方向的橫截面積可能有所變化。舉例來說，柱113是通過向通過蝕刻形成的洞內(nèi)提供諸如硅材料和絕緣材料的材料而形成的。隨著刻蝕深度增加，通過蝕刻形成的洞基于第一方向和第三方向的橫截面積可能減小。也就是說，隨著越靠近襯底111，柱113基于第一方向和第三方向的橫截面積可能減小。圖6是示出已參照圖3到圖5描述的存儲塊BLKi的等效電路的電路圖。參照圖6，在第一位線BLl與共源線CSL之間提供NAND串NS11、NS21和NS31。在第二位線BL2與共源線CSL之間提供NAND串NS12、NS22和NS32。在第三位線BL3與共源線CSL之間提供NAND串NS13、NS23和NS33。第一到第三位線BLl到BL3對應(yīng)于在第三方向上擴(kuò)展的第二導(dǎo)電材料331到333。每個NAND串NS的串選擇晶體管SST連接到相應(yīng)的位線BL。每個NAND串NS的地選擇晶體管GST連接到共源線CSL。在每個NAND串NS的串選擇晶體管SST和共源線CSL 之間提供存儲單元MC。在下文中，以行和列為基礎(chǔ)定義NAND串NS。共同連接到一個位線的NAND串NS 形成一列。例如，連接到第一位線BLl的NAND串NSll到NS31可以對應(yīng)于第一列。連接到第二位線BL2的NAND串NS12到NS32可以對應(yīng)于第二列。連接到第三位線BL3的NAND 串NS13到NS33可以對應(yīng)于第三列。連接到一個串選擇線SSL的NAND串形成一行。例如， 連接到第一串選擇線SSLl的NAND串NSll到NS31可以形成第一行。連接到第二串選擇線 SSL2的NAND串NS21到NS23可以形成第二行。連接到第三串選擇線SSL3的NAND串NS31 到NS33可以形成第三行。在每個NAND串NS中限定高度。舉例來說，在每個NAND串NS中，地選擇晶體管 GST的高度被限定為1。鄰近地選擇晶體管GST的存儲單元MCl的高度被限定為2。串選擇晶體管SST的高度被限定為9。鄰近串選擇晶體管SST的存儲單元MC7的高度被限定為8。 當(dāng)存儲單元MC與地選擇晶體管GST之間的距離增加時，存儲單元MC的高度也隨之增加。也就是說，第一到第七存儲單元MCl到MC7分別被限定為具有第二到第八高度。同一行的NAND串NS共用地選擇線GSL。不同行的NAND串NS共用地選擇線GSL。 具有第一高度的第一導(dǎo)線211到213連接從而形成地選擇線GSL。在同一行的NAND串NS中具有相同高度的存儲單元MC共用字線WL。具有相同高度并對應(yīng)于不同行的NAND串NS的字線WL公共連接。也就是說，具有相同高度的存儲單元共用字線WL。具有第二高度的第一導(dǎo)線221到223公共連接，從而形成第一字線WLl。具有第三高度的第一導(dǎo)線231到233公共連接，從而形成第二字線WL2。具有第四高度的第一導(dǎo)線 241到243公共連接，從而形成第三字線WL3。具有第五高度的第一導(dǎo)線251到253公共連接，從而形成第四字線WL4。具有第六高度的第一導(dǎo)線261到263公共連接，從而形成第五字線WL5。具有第七高度的第一導(dǎo)線271到273公共連接，從而形成第六字線札6。具有第八高度的第一導(dǎo)線到觀3公共連接，從而形成第七字線WL7。同一行的NAND串NS共用串選擇線SSL。不同行的NAND串NS分別連接到串選擇線SSLl到SSL3。第一到第三串選擇線SSLl到SSL3分別對應(yīng)于具有第九高度的第一導(dǎo)線 291 到 293。在下文中，第一串選擇晶體管SSTl被定義為連接到第一串選擇線SSLl的串選擇晶體管SST。第二串選擇晶體管SST2被定義為連接到第二串選擇線SSL2的串選擇晶體管 SST0第三串選擇晶體管SST3被定義為連接到第三串選擇線SSL3的串選擇晶體管SST。共源線CSL公共地連接到NAND串NS。例如，在襯底111上的有源區(qū)中，第一到第
13四摻雜區(qū)311到314可以連接從而形成共源線CSL。如圖6所示，具有相同深度的字線WL公共連接。因此，當(dāng)選擇了特定字線WL時， 連接到該特定字線札的所有NAND串NS都被選擇。不同行的NAND串NS連接到不同串選擇線SSL。因此，通過選擇和不選擇串選擇線SSLl到SSL3，可以將連接到相同字線WL的 NAND串NS當(dāng)中的未選行的NAND串NS從相應(yīng)的位線分離，并且未選行的NAND串可以連接相應(yīng)的位線。也就是說，通過選擇和不選擇串選擇線SSLl到SSL3，可以選擇NAND串NS的行。 此外，通過選擇位線BLl到BL3，可以以列為單位選擇被選行的NAND串NS。舉例來說，在編程和讀操作中可以選擇串選擇線SSLl和SSL2之一。也就是說，以 NAND串NSll到NS13、NS21到NS23和NS31到NS33的行為單位執(zhí)行編程操作和讀操作。舉例來說，在編程操作和讀操作中，可以向被選行的被選字線施加選擇電壓，并且可以向未選字線施加未選擇電壓。例如，選擇電壓可以是編程電壓Vpgm或讀取電壓Vr。舉例來說，未選擇電壓可以是通過電壓Vpass或未選擇讀取電壓Vread。也就是說，可以以被選擇的NAND串NSll到NS13、NS21到NS23和NS31到NS33的行的字線為單位執(zhí)行編程操作和讀操作。舉例來說，可以將第一電壓施加到與將被編程的存儲單元相對應(yīng)的位線。此外，可以將第二電壓施加到與將被禁止編程的存儲單元相對應(yīng)的位線。在下文中，與將被編程的存儲單元相對應(yīng)的位線被稱作被選位線。與將被禁止編程的存儲單元相對應(yīng)的位線被稱作未選位線。在下文中，假定在編程操作中選擇NAND串NSll到NS13、NS21到NS23和NS31到 NS33的第一行。此外，假定第二位線BL2被選擇。并且，假定第一到第三位線BLl到BL3被選擇。圖7和圖8是示出根據(jù)本發(fā)明構(gòu)思的實施例的圖6的存儲塊的編程電壓條件的表。舉例來說，在圖7中列出了第一行的NAND串NSll到NS13的電壓條件。在圖8中列出了第二行的NAND串NS21到NS23的電壓條件。例如，第三行的NAND串NS31到NS33的電壓條件與第二行的NAND串NS21到NS23的電壓條件相同。因此，第三行的NAND串NS31到 NS33的電壓條件將省略。參照圖6和圖7，向被選位線BL2施加地電壓Vss，并且向未選位線BLl和BL3施加電源電壓Vcc。向被選行的串選擇線SSLl施加串選擇線電壓VSSL。例如，串選擇線電壓VSSL可以具有高于NAND串NSll到NS13的串選擇晶體管SST的閾值電壓的電平。向字線^fLl到札7施加編程電壓Vpgm和通過電壓Vpass。例如，向被選字線施加通過電壓Vpass，之后施加編程電壓Vpgm。向未選字線施加通過電壓Vpass。舉例來說，編程電壓Vpgm和通過電壓Vpass構(gòu)成向字線到札7施加的編程操作電壓。向地選擇線GSL施加地電壓Vss。由于地電壓Vss被施加到地選擇線GSL，因此 NAND串NSll到NS13的存儲單元MCl到MC7與共源線CSL電斷開。當(dāng)向字線WJ到札7施加通過電壓Vpass時，在NAND串NSll到NS13的存儲單元MCl到MC7中形成溝道。NAND串NSll到NS13的串選擇晶體管SST導(dǎo)通，因而根據(jù)在位線BLl到BL3中建立的電壓，建立NAND串NSll到NS13的存儲單元MCl到MC7的溝道。例如，可以向NAND串NS12的存儲單元MCl到MC7的溝道施加地電壓Vss?？梢苑謩e向NAND 串NSll和NS13的存儲單元MCl到MC7的溝道提供電源電壓Vcc。舉例來說，可以將NAND 串NSll和NS13的存儲單元MCl到MC7的溝道電壓建立為比電源電壓Vcc低串選擇晶體管 SST的閾值電壓Vth的電壓。在下文中，連接到被選位線(例如，BL2)的被選行的NAND串(例如，NS12)的存儲單元MCl到MC7的溝道被稱為被選溝道。連接到未選位線(例如，BLl和BL3)的被選行的 NAND串(例如，NSll和NS13)的存儲單元MCl到MC7的溝道被稱為第一未選溝道。舉例來說，在編程操作中，可以將通過電壓Vpass施加到字線WLl到WL7。通過電壓Vpass可以是高電壓。當(dāng)通過電壓Vpass被施加到字線到札7時，被選溝道的電壓被保持為地電壓。當(dāng)通過電壓Vpass被施加到字線WLl到WL7時，第一未選溝道的電壓由于通過電壓Vpass、通過耦合而增大。例如，第一未選溝道的電壓從自未選位線BLl和BL3傳送的電壓增大。當(dāng)?shù)谝晃催x溝道的電壓達(dá)到特定電平(例如，串選擇線電壓VSSL與串選擇晶體管 SST的閾值電壓之間的差)時，與第一未選溝道相對應(yīng)的串選擇晶體管SST被截止。也就是說，第一未選溝道被浮置。隨后，第一未選溝道的電壓由于通過電壓Vpass、通過耦合進(jìn)一步增大。通過電壓Vpass被施加到字線到札7，之后編程電壓Vpgm被施加到被選字線。 舉例來說，編程電壓Vpgm可以是高電壓。編程電壓Vpgm可以具有比通過電壓Vpass高的電平。當(dāng)編程電壓Vpgm被施加到被選字線時，被選溝道的電壓保持在地電壓Vss。也就是說，編程電壓Vpgm被施加到被選存儲單元的控制柵極，并且地電壓Vss被施加到被選存儲單元的溝道。由于編程電壓Vpgm與地電壓Vss之間的電壓差，在被選存儲單元中產(chǎn)生 Fowler-Nordheim(F-N)隧道。由于F-N隧道，被選存儲單元被編程。當(dāng)編程電壓Vpgm被施加到被選字線時，第一未選溝道的電壓由于編程電壓Vpgm、 通過耦合增大。例如，第一未選溝道的電壓可以達(dá)到第一升壓(boosting)電壓Vboostl。 編程電壓Vpgm與第一升壓電壓Vboostl之間的差不會導(dǎo)致F-N隧道。也就是說，在被選行中，與未選位線BLl和BL3相對應(yīng)的存儲單元被禁止編程。參照圖6到圖8，未選行的NAND串NS21到NS23與被選行的NAND串NS11到NS13 共用位線BLl到BL3。因此，提供到未選行的NAND串NS21到NS23的位線電壓與提供到被選行的NAND串NSll到NS13的位線電壓相同。地電壓Vss被施加到被選行的串選擇線SSL2。未選行的NAND串NS21到NS23與被選行的NAND串NSll到NS13共用字線到札7。因此，未選行的字線WLl到札7的電壓與被選行的字線WLl到WL7的電壓相同。未選行的NAND串NS21到NS23與被選行的NAND串NSll到NS13共用地選擇線 GSL0因此，未選行的地選擇線GSL的電壓與被選行的地選擇線GSL的電壓相同。由于地電壓Vss被施加到未選行的串選擇線SSL，因此未選行的NAND串NS21到 NS23與位線BLl到BL3電斷開。地電壓Vss被施加到未選行的地選擇線GSL，因此未選行的NAND串NS21到NS23與共源線CSL電斷開。也就是說，未選行的NAND串NS21到NS23 的存儲單元MCl到MC7被浮置。
在編程操作中，通過電壓Vpass被施加到字線到札7。當(dāng)通過電壓Vpass被施加到字線WLl到WL7時，在未選行的NAND串NS21到NS23中分別形成溝道(以下稱為第二未選溝道)。未選行的NAND串NS21到NS23的存儲單元MCl到MC7已經(jīng)被浮置，因而第二未選溝道也處于浮置狀態(tài)。因此，第二未選溝道的電壓由于通過電壓Vpass、通過耦合增大。通過電壓Vpass被施加到被選字線，之后編程電壓Vpgm被施加到被選字線。第二未選溝道的電壓由于通過電壓Vpass、通過耦合增大。例如，第二未選溝道的電壓增加到第二升壓電壓Vboost2。編程電壓Vpgm與第二升壓電壓Vboost2之間的差不會導(dǎo)致F-N隧道。因此，在未選行的NAND串NS21到NS23中禁止編程。編程電壓Vpgm和通過電壓Vpass是高電壓。因此，由于編程電壓Vpgm和通過電壓Vpass、通過耦合產(chǎn)生的第二升壓電壓Vboost2是高電壓。在未選行的NAND串NS21到 NS23中，在串選擇晶體管SST的兩端中形成由第二升壓電壓Vboost2產(chǎn)生的電場。當(dāng)在每個NAND串的串選擇晶體管SST的兩端中形成的電場的大小增加時，通過串選擇晶體管SST從NAND串的溝道向位線發(fā)生泄漏的概率也隨之增加。當(dāng)通過串選擇晶體管SST從NAND串的溝道向位線發(fā)生泄漏時，NAND串的溝道電壓降低。當(dāng)NAND串的溝道電壓降低時，禁止編程的NAND串的存儲單元可能被軟編程。也就是說，當(dāng)在每個NAND串的串選擇晶體管SST的兩端中形成的電場的大小增加時，編程干擾的可能性增加。舉例來說，電源電壓Vcc被施加到第一位線BLl。連接到第一位線BLl的NAND串 NS21的溝道電壓是第二升壓電壓Vboost2。因此，在NAND串NS21的串選擇晶體管SST的兩端中形成與第二升壓電壓Vboost2和電源電壓Vcc之間的差相對應(yīng)的電場。同樣地，在 NAND串NS23的串選擇晶體管SST的兩端中形成與第二升壓電壓Vboost2和電源電壓Vcc 之間的差相對應(yīng)的電場。向第二位線BL2施加地電壓Vss。連接到第二位線BL2的NAND串NS22的溝道電壓是第二升壓電壓Vboost2。因此，在NAND串NS22的串選擇晶體管SST的兩端中形成與第二升壓電壓Vboost2和地電壓Vss之間的差相對應(yīng)的電場。在下文中，在每個NAND串的串選擇晶體管SST的兩端中形成的電場被稱為串電場。也就是說，連接到被選位線(例如，BL2)的未選行的NAND串(例如，NS22)的串電場大于連接到未選位線(例如，BLl或BL3)的未選行的NAND串(例如，NS21或NS23)的串電場。因此，在連接到被選位線BL2的未選行的NAND串NS22中可能產(chǎn)生編程干擾的概率高于在連接到未選位線BLl或BL3的未選行的NAND串NS21或NS23中可能產(chǎn)生編程干擾的概率。為了避免這些局限性，根據(jù)發(fā)明構(gòu)思的實施例的非易失性存儲器件向被選位線施加第一正電壓，并且向未選位線施加第二正電壓。圖9是示出圖1的非易失性存儲器件100的編程方法的流程圖。參照圖1和圖9，在操作S110，第一正電壓被施加到被選位線。例如，第一位線電壓VBLl可以被施加到被選位線。舉例來說，該第一位線電壓VBLl可以具有比電源電壓Vcc 低的電平。例如，讀寫電路130可以在被選位線中設(shè)置第一位線電壓VBL1。在操作S120，第二正電壓被施加到未選位線。例如，第二位線電壓VBL2可以被施加到未選位線。舉例來說，第二位線電壓VBL2可以是電源電壓Vcc。例如，讀寫電路130可以在被選位線中設(shè)置第二位線電壓VBL2。在操作S130中，編程操作電壓被施加到字線。例如，編程電壓Vpgm被施加到被選字線，并且通過電壓Vpass被施加到未選字線。舉例來說，地址譯碼器120可以將編程操作電壓傳送到字線。在上述本發(fā)明構(gòu)思的實施例中，已經(jīng)描述了向被選位線施加第一正電壓的操作 SllO不同于向未選位線施加第二正電壓的操作S120。然而，向被選位線施加第一正電壓的操作與向未選位線施加第二正電壓的操作可以同時執(zhí)行，或者可以順序地執(zhí)行。當(dāng)向被選位線施加第一正電壓的操作與向未選位線施加第二正電壓的操作順序執(zhí)行時，執(zhí)行所述操作的順序不受限制。圖10是示出基于圖9的編程方法的電壓轉(zhuǎn)換的時序圖。參照圖9和圖10，在第一時間tl到第二時間t2內(nèi)執(zhí)行位線設(shè)置(setup)。例如， 可以像操作Slio和操作S120那樣執(zhí)行位線設(shè)置。舉例來說，第一位線電壓VBLl可以被施加到位線BL中的被選位線，并且第二位線電壓VBL2可以被施加到位線BL中的未選位線。舉例來說，第一位線電壓VBLl可以具有比電源電壓Vcc低的電平。例如，第一位線電壓VBLl可以具有大約0. IV到0. 5V范圍內(nèi)的電平。舉例來說，第一位線電壓VBLl可以為大約0. 3V。例如，第二位線電壓VBL2可以是電源電壓Vcc。在第二時間t2到第三時間t3，執(zhí)行溝道升壓。例如，串選擇線電壓VSSL被施加到與被選行的NAND串相對應(yīng)的串選擇線SSL。串選擇線電壓VSSL可以具有高于串選擇晶體管SST的閾值電壓的電平。例如，串選擇線電壓VSSL可以是電源電壓Vcc。也就是說，被選行的NAND串電連接到位線BL。地電壓Vss被施加到與未選行的NAND串相對應(yīng)的串選擇線SSL。也就是說，未選行的NAND串從位線BL電斷開。通過電壓Vpass被施加到被選字線和未選字線。也就是說，分別在NAND串的存儲單元中形成溝道。在第三時間t3執(zhí)行編程。例如，編程電壓Vpgm被施加到被選字線。在位線設(shè)置部分、溝道升壓部分和編程部分中，地電壓Vss被施加到地選擇線 GSL0也就是說，NAND串從共源線CSL電斷開。舉例來說，正電壓可以被施加到共源線CSL， 以避免由于在NAND串NS的升壓的溝道電壓與共源線CSL的電壓之間的電壓差所致的泄漏。在圖10中，已經(jīng)在上面描述了在第二時間t2施加串選擇線電壓VSSL和通過電壓 Vpass0然而，串選擇線電壓VSSL和通過電壓Vpass不局限于在第二時間t2施加。例如，串選擇線電壓VSSL被施加到與被選行的NAND串相對應(yīng)的串選擇線SSL，之后通過電壓Vpass 可以被施加到被選字線和未選字線。圖11和圖12是示出基于圖10的電壓變換的編程電壓條件的表。舉例來說，如上面參照圖7所述，被選行的NAND串NSll到NS13的電壓條件在圖11中列出。此外，如上面參照圖8所述，未選行的NAND串NS21到NS23的電壓條件在圖12中列出。參照圖10和圖11，向被選位線BL2施加第一位線電壓VBL1，并且向未選位線BLl 和BL3施加第二位線電壓VBL2。串選擇線電壓VSSL被施加到第一串選擇線SSLl。通過電壓Vpass和編程電壓Vpgm被施加到字線札。地電壓Vss被施加到地選擇線GSL。
如上面參照圖7所述的，與未選位線BLl和BL3相對應(yīng)的NAND串NSll和NS13的溝道被升壓到第一升壓電壓Vboostl。因此，與未選位線BLl和BL3相對應(yīng)的NAND串NSll 和NS13被禁止編程。與被選位線BL2相對應(yīng)的NAND串NS12的溝道電壓是第一位線電壓VBLl。第一位線電壓VBLl具有比電源電壓Vcc低的電平。因此，通過編程電壓Vpgm與第一位線電壓 VBLl之間的電壓差在與被選位線BL2相對應(yīng)的NAND串NS12中執(zhí)行編程。參照圖10至圖12，第一位線電壓VBLl被施加到被選位線BL2，并且第二位線電壓 VBL2被施加到未選位線BLl和BL3。地電壓Vss被施加到第二串選擇線SSL2。通過電壓 Vpass和編程電壓Vpgm被施加到字線札。地電壓Vss被施加到地選擇線GSL。如上面參照圖8所描述的，未選行的NAND串NS21到NS23的溝道電壓被升壓到第二升壓電壓Vboost2。第一位線電壓VBLl已經(jīng)被施加到被選位線BL2。因此，基于第二升壓電壓Vboost2與第一位線電壓VBLl之間的差形成連接到被選位線BL2的未選行的NAND 串NS22的串電場。比較以上參照圖7和圖8描述的電壓條件，連接到被選位線BL2的未選行的NAND串NS22的串電場被減小。因此，避免了編程干擾，并且提高了非易失性存儲器件 100的可靠性。圖13是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、圖1的非易失性存儲器件100的編程方法的流程圖。參照圖1到圖13，在操作S210設(shè)置位線。例如，如上面參照圖9到圖12所描述的，第一正電壓，即第一位線電壓VBLl可以被施加到被選位線。第二正電壓，即第二位線電壓VBL2可以被施加到未選位線。在操作S220建立溝道。例如，將被編程的NAND串的溝道和將被禁止編程的NAND串的溝道可以被建立為高于地電壓Vss的正電壓。在操作S230中，編程操作電壓被施加到字線。例如，編程電壓Vpgm被施加到被選字線，并且通過電壓Vpass被施加到未選字線。圖14是示出基于圖13的編程方法的電壓變換的時序圖。參照圖13和圖14，在第一時間tl到第二時間t2內(nèi)執(zhí)行位線設(shè)置。例如，可以像操作S210中描述的那樣執(zhí)行位線設(shè)置。舉例來說，第三位線電壓VBL3可以被施加到位線 BL中的被選位線，并且第二位線電壓VBL2可以被施加到位線BL中的未選位線。舉例來說，第三位線電壓VBL3可以具有比電源電壓Vcc低的電平。例如，第二位線電壓VBL2可以是電源電壓Vcc。在第二時間t2到第三時間t3，執(zhí)行溝道建立。例如，第一串選擇線電壓VSSLl被施加到被選串選擇線SSL，即連接到被選行的NAND串的串選擇線SSL。第二串選擇線電壓 VSSL2被施加到未選串選擇線SSL，即，連接到未選行的NAND串的串選擇線SSL。舉例來說，第一串選擇線電壓VSSLl和第二串選擇線電壓VSSL2是正電壓。例如， 第二串選擇線電壓VSSL2可以具有比第一串選擇線電壓VSSLl低的電平。舉例來說，第一串選擇線電壓VSSLl可以是電源電壓Vcc。例如，第二串選擇線電壓VSSL2可以是導(dǎo)通串選擇晶體管SST的電壓。在這種情況下，通過第三位線電壓VBL3和第一串選擇線電壓VSSLl建立被選行的 NAND串當(dāng)中連接到被選位線的NAND串的溝道。通過第二位線電壓VBL2和第一串選擇線電壓VSSLl建立被選行的NAND串當(dāng)中連接到未選位線的NAND串的溝道。通過第三位線電壓VBL3和第二串選擇線電壓VSSL2建立未選行的NAND串當(dāng)中連接到被選位線的NAND串的溝道。通過第二位線電壓VBL2和第二串選擇線電壓VSSL2建立未選行的NAND串當(dāng)中連接到未選位線的NAND串的溝道。在第三時間t3到第四時間t4，執(zhí)行溝道升壓。例如，通過電壓Vpass可以被施加到被選字線和未選字線WL。通過第二位線電壓VBL2和第三位線電壓VBL3以及第一串選擇線電壓VSSLl和第二串選擇線電壓VSSL2將NAND串的溝道建立為正電壓。當(dāng)通過電壓Vpass被施加到字線 WL時，將被禁止編程的NAND串的溝道電壓被從該正電壓升壓。在第四時間t4執(zhí)行編程。例如，編程電壓Vpgm被施加到被選字線。在位線設(shè)置部分、溝道建立部分、溝道升壓部分和編程部分中，地電壓Vss被施加到地選擇線GSL。也就是說，NAND串從共源線CSL電斷開。圖15和圖16是示出基于圖14的電壓變換的編程電壓條件的表。舉例來說，如上面參照圖11所描述的，被選行的NAND串NSll到NS13的電壓條件在圖15中列出。此外， 如上面參照圖12所描述的，未選行的NAND串NS21到NS23的電壓條件在圖16中列出。參照圖14和圖15，第三位線電壓VBL3被施加到被選位線BL2，并且第二位線電壓 VBL2被施加到未選位線BLl和BL3。第一串選擇線電壓VSSLl被施加到第一串選擇線SSLl。 第二串選擇線電壓VSSL2被施加到第二串選擇線SSL2。通過電壓Vpass和編程電壓Vpgm 被施加到字線WL。地電壓Vss被施加到地選擇線GSL。如上面參照圖10所描述的，與未選位線BLl和BL3相對應(yīng)的NAND串NSll和NS13 的溝道被升壓到第一升壓電壓Vboostl。例如，NAND串NSll和NS13的溝道電壓從通過第二位線電壓VBL2和第一串選擇線電壓VSSLl建立的電平升壓。因此，與未選位線BLl和BL3 相對應(yīng)的NAND串NSll和NS13被禁止編程。與被選位線BL2相對應(yīng)的NAND串NS12的溝道電壓是第三位線電壓VBL3。第三位線電壓VBL3具有比電源電壓Vcc低的電平。并且，設(shè)置第三位線電壓VBL3的電平以便不會通過第三位線電壓VBL3和第一串選擇線電壓VSSLl升壓。因此，通過編程電壓Vpgm與第三位線電壓VBL3之間的電壓差在與被選位線BL2相對應(yīng)的NAND串NS12中執(zhí)行編程。參照圖14到圖16，第三位線電壓VBL3被施加到被選位線BL2，并且第二位線電壓 VBL2被施加到未選位線BLl和BL3。第二串選擇線電壓VSSL2被施加到第二串選擇線SSL2。 通過電壓Vpass和編程電壓Vpgm被施加到字線札。地電壓Vss被施加到地選擇線GSL。未選行的NAND串NS21到NS23的溝道電壓被升壓到第三升壓電壓Vboost3。例如，NAND串NS21和NS23的溝道電壓從通過第二位線電壓VBL2和第二串選擇線電壓VSSL2 建立的電平升壓。NAND串NS22的溝道電壓從通過第三位線電壓VBL3和第二串選擇線電壓VSSL2建立的電平升壓。例如，可以設(shè)置第三位線電壓VBL3的電平，以便使得通過第三位線電壓VBL3和第二串選擇線電壓VSSL2升壓。舉例來說，第三位線電壓VBL3可以具有與第二串選擇線電壓VSSL2相同的電平。第三位線電壓VBL3已經(jīng)被施加到被選位線BL2。因此，基于第三升壓電壓Vboost3 與第三位線電壓VBL3之間的差形成連接到被選位線BL2的未選行的NAND串NS22的串電場。比較以上已參照圖7和圖8描述的電壓條件，連接到被選位線BL2的未選行的NAND串NS22的串電場被減小。因此，避免了編程干擾，并且提高了非易失性存儲器件100 的可靠性。而且，連接到被選位線BL2的未選行的NAND串NS22的溝道電壓從通過第三位線電壓VBL3和第二串選擇線電壓VSSL2建立的電平升壓。因此，穩(wěn)定地執(zhí)行了 NAND串NS22 的升壓，并且避免了連接到NAND串NS22的存儲單元的編程干擾。圖17是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的基于圖13的編程方法的電壓變換的時序圖。參照圖13和圖17，在第一時間tl到第二時間t2內(nèi)執(zhí)行位線設(shè)置。舉例來說，第四位線電壓VBL4可以被施加到位線BL中的被選位線，并且第二位線電壓VBL2可以被施加到位線BL中的未選位線。舉例來說，第四位線電壓VBL4可以是電源電壓Vcc。例如，第二位線電壓VBL2可以是電源電壓Vcc。在第二時間t2到第三時間t3，執(zhí)行溝道建立。例如，第一串選擇線電壓VSSLl被施加到被選串選擇線SSL，即連接到被選行的NAND串的串選擇線SSL。第三串選擇線電壓 VSSL3被施加到未選串選擇線SSL，即連接到未選行的NAND串的串選擇線SSL。舉例來說，第一串選擇線電壓VSSLl和第三串選擇線電壓VSSL3是正電壓。例如， 第三串選擇線電壓VSSL3可以具有比第一串選擇線電壓VSSLl低的電平。舉例來說，第一串選擇線電壓VSSLl可以是電源電壓Vcc。例如，第三串選擇線電壓VSSL3可以是電源電壓 Vcc0在這種情況下，通過第三位線電壓VBL3和第一串選擇線電壓VSSLl建立了被選行的NAND串當(dāng)中連接到被選位線的NAND串的溝道。通過第二位線電壓VBL2和第一串選擇線電壓VSSLl建立了被選行的NAND串當(dāng)中連接到未選位線的NAND串的溝道。通過第三位線電壓VBL3和第三串選擇線電壓VSSL3建立了未選行的NAND串當(dāng)中連接到被選位線的NAND 串的溝道。通過第二位線電壓VBL2和第三串選擇線電壓VSSL3建立了未選行的NAND串當(dāng)中連接到未選位線的NAND串的溝道。在第三時間t3和第四時間t4，未選串選擇線的電壓被放電到地電壓Vss。被選位線的電壓從第四位線電壓VBL4降低到第五位線電壓VBL5。在第四時間t4到第五時間t5，執(zhí)行溝道升壓。例如，通過電壓Vpass可以被施加到被選字線和未選字線WL。通過第二位線電壓VBL2和第三位線電壓VBL3以及第一串選擇線電壓VSSLl和第三串選擇線電壓VSSL3將NAND串的溝道建立為正電壓。當(dāng)通過電壓Vpass被施加到字線 WL時，將被禁止編程的NAND串的溝道電壓被從該正電壓升壓。在第五時間t5執(zhí)行編程。例如，編程電壓Vpgm被施加到被選字線。在位線設(shè)置部分、溝道建立部分、溝道升壓部分和編程部分中，地電壓Vss被施加到地選擇線GSL。也就是說，NAND串從共源線CSL電斷開。圖18和圖19是示出基于圖17的電壓變換的編程電壓條件的表。舉例來說，如上面參照圖11所描述的，被選行的NAND串NSll到NS13的電壓條件在圖18中列出。此外， 如上面參照圖12所描述的，未選行的NAND串NS21到NS23的電壓條件在圖19中列出。參照圖18和圖19，第四位線電壓VBL4被施加到被選位線BL2，然后第五位線電壓VBL5被施加到被選位線BL2，并且第二位線電壓VBL2被施加到未選位線BLl和BL3。第一串選擇線電壓VSSLl被施加到第一串選擇線SSLl。第三串選擇線電壓VSSL3被施加到第二串選擇線SSL2，之后地電壓Vss被施加到第二串選擇線SSL2。通過電壓Vpass和編程電壓 Vpgm被施加到字線札。地電壓Vss被施加到地選擇線GSL。如上面參照圖10所描述的，與未選位線BLl和BL3相對應(yīng)的NAND串NSll和NS13 的溝道被升壓到第一升壓電壓Vboostl。例如，NAND串NSll和NS13的溝道電壓被從通過第二位線電壓VBL2和第一串選擇線電壓VSSLl建立的電平升壓。因此，與未選位線BLl和 BL3相對應(yīng)的NAND串NSll和NS13被禁止編程。與被選位線BL2相對應(yīng)的NAND串NS12的溝道電壓是第五位線電壓VBL5。第五位線電壓VBL5具有比電源電壓Vcc低的電平。并且，設(shè)置第五位線電壓VBL5的電平，以便不會通過第五位線電壓VBL5和第一串選擇線電壓VSSLl升壓。因此，通過編程電壓Vpgm與第五位線電壓VBL5之間的電壓差在與被選位線BL2相對應(yīng)的NAND串NS12中執(zhí)行編程。參照圖17到圖19，第四位線電壓VBL4被施加到被選位線BL2，然后第五位線電壓 VBL5被施加到被選位線BL2，并且第二位線電壓VBL2被施加到未選位線BLl和BL3。第三串選擇線電壓VSSL3被施加到第二串選擇線SSL2，之后地電壓Vss被施加到第二串選擇線 SSL2。通過電壓Vpass和編程電壓Vpgm被施加到字線札。地電壓Vss被施加到地選擇線 GSL。未選行的NAND串NS21到NS23的溝道電壓被升壓到第四升壓電壓Vboost4。例如，NAND串NS21和NS23的溝道電壓可以從通過第二位線電壓VBL2和第三串選擇線電壓 VSSL3設(shè)置的電平升壓。NAND串NS22的溝道電壓從通過第四位線電壓VBL4和第三串選擇線電壓VSSL3建立的電平升壓。當(dāng)施加通過電壓Vpass和編程電壓Vpgm時，第五位線電壓VBL5被施加到被選位線BL2。因此，基于第四升壓電壓Vboost4與第五位線電壓VBL5之間的差形成連接到被選位線BL2的未選行的NAND串NS22的串電場。比較以上已經(jīng)參照圖7和圖8描述的電壓條件，連接到被選位線BL2的未選行的 NAND串NS22的串電場被減小。因此，避免了編程干擾，并且提高了非易失性存儲器件100 的可靠性。地電壓Vss已經(jīng)被施加到未選串選擇線SSL2。因此，能夠減少在被選位線BL2與未選行的NAND串NS22之間的泄漏。連接到被選位線BL2的未選行的NAND串NS22的溝道電壓從通過第四位線電壓VBL4和第三串選擇線電壓VSSL3建立的電平升壓。因此，能夠穩(wěn)定地執(zhí)行NAND串NS22的升壓，并且能夠避免連接到NAND串NS22的存儲單元的編程干擾。圖20是示出圖1的讀寫電路130的框圖。參照圖20，讀寫電路130包括多個頁緩沖區(qū)131到13m。頁緩沖區(qū)131到13m分別連接在位線BL與數(shù)據(jù)線DL之間。在寫操作中，每個頁緩沖區(qū)從相應(yīng)的數(shù)據(jù)線接收寫數(shù)據(jù)。每個頁緩沖區(qū)存儲所接收的寫數(shù)據(jù)?；谒鎯Φ膶憯?shù)據(jù)，每個頁緩沖區(qū)設(shè)置相應(yīng)的位線。例如，當(dāng)接收的寫數(shù)據(jù)是編程數(shù)據(jù)時，每個頁緩沖區(qū)將相應(yīng)的位線設(shè)置到第一位線電壓VBL1、第三位線電壓 VBL3、或第四位線電壓VBL4和第五位線電壓VBL5。舉例來說，每個頁緩沖區(qū)將相應(yīng)的位線設(shè)置為第二位線電壓VBL2。
圖21是示出根據(jù)發(fā)明構(gòu)思的實施例的、圖20的頁緩沖區(qū)131到1 !之一的電路圖。參照圖21，頁緩沖區(qū)400包括鎖存器410、選擇電路420、加載電路430、感測電路 440、Y選通電路450和偏置電路460。鎖存器410連接到選擇電路420、感測電路440、Y選通電路450和偏置電路460。 舉例來說，鎖存器410的第一節(jié)點m連接到選擇電路420、Υ選通電路450和偏置電路460。 在寫操作中，鎖存器410存儲寫數(shù)據(jù)。在讀操作中，鎖存器410存儲讀取的數(shù)據(jù)。選擇電路420連接到位線BL、鎖存器410、加載電路430、感測電路440、Y選通電路450和偏置電路460。在寫操作中，例如，選擇電路420響應(yīng)于選擇信號BLSLT電連接鎖存器410和位線BL。舉例來說，選擇電路420包括開關(guān)。例如，選擇電路420包括晶體管。 選擇電路420響應(yīng)于選擇信號BLSLT而操作。加載電路430連接到位線BL、選擇電路420和感測電路440。例如，在讀操作中， 加載電路430用電源電壓Vcc充電感測節(jié)點SO。舉例來說，加載電路430包括開關(guān)。例如， 加載電路430包括晶體管。加載電路430響應(yīng)于預(yù)充電信號PRE向位線BL提供電源電壓 Vcc0感測電路440連接到位線BL、鎖存器410、選擇電路420、加載電路430和偏置電路 460。例如，在讀操作中，感測電路440響應(yīng)于鎖存信號LAT將感測節(jié)點SO的電壓傳送到鎖存器410。舉例來說，鎖存信號LAT在讀操作中被激活。此時，響應(yīng)于感測節(jié)點SO的電壓電平驅(qū)動第一晶體管Tl。也就是說，當(dāng)感測節(jié)點SO的電壓電平為高時，感測電路440將地電壓Vss傳送到鎖存器410。當(dāng)感測節(jié)點SO的電壓電平為低時，感測電路440不將地電壓 Vss傳送到鎖存器410。也就是說，在讀操作中，鎖存器410的狀態(tài)根據(jù)感測節(jié)點SO的電壓電平而變化。例如，感測電路440包括至少兩個開關(guān)。舉例來說，感測電路440包括第一晶體管Tl和第二晶體管T2。第一晶體管Tl連接到位線BL、鎖存器410、選擇電路420、加載電路430和偏置電路460。第二晶體管T2響應(yīng)于鎖存信號LAT向第一晶體管Tl提供地電壓 Vss0Y選通電路450連接到鎖存器410、選擇電路420和偏置電路460。例如，在讀操作和寫操作中，Y選通電路450連接數(shù)據(jù)線DL和鎖存器410。舉例來說，在讀操作中，Y選通電路450將存儲在鎖存器410中的讀取的數(shù)據(jù)傳送到數(shù)據(jù)線DL。例如，在寫操作中，Y選通電路450將通過數(shù)據(jù)線DL接收的數(shù)據(jù)傳送到鎖存器410。例如，Y選通電路450包括開關(guān)。舉例來說，Y選通電路450包括晶體管。例如，Y 選通電路450響應(yīng)于列地址YA而操作。偏置電路460連接到鎖存器410、選擇電路420、加載電路430、感測電路440和Y 選通電路450。例如，在寫操作中，偏置電路460將存儲在鎖存器410中的寫數(shù)據(jù)提供給位線BL。舉例來說，偏置電路460將第一位線電壓VBLl、第三位線電壓VBL3、或第四位線電壓 VBL4和第五位線電壓VBL5提供給位線BL。例如，當(dāng)存儲在鎖存器410中的寫數(shù)據(jù)是編程數(shù)據(jù)時，偏置電路460將第一位線電壓VBLl、第三位線電壓VBL3、或第四位線電壓VBL4和第五位線電壓VBL5提供給位線BL。例如，偏置電路460包括至少三個開關(guān)。舉例來說，偏置電路460包括第三到第五晶體管T3到T5。第三晶體管T3響應(yīng)于鎖存器410的第二節(jié)點N2的電壓電平將參考電壓 Vref傳送到第四晶體管T4。第四晶體管T4響應(yīng)于從第三晶體管T3傳送的電壓將電源電壓Vcc傳送到第五晶體管T5。第五晶體管T5響應(yīng)于編程信號PGM_S將第四晶體管T4的輸出傳送到鎖存器410的第一節(jié)點m。在寫操作中，接收地址ADDR和寫數(shù)據(jù)。響應(yīng)于地址ADDR中的列地址，Y選通電路 450被導(dǎo)通。當(dāng)Y選通電路450被導(dǎo)通時，寫數(shù)據(jù)被傳送到鎖存器410。隨后，選擇信號BLSLT被激活。當(dāng)選擇信號BLSLT被激活時，選擇電路420電連接鎖存器410的第一節(jié)點m和位線BL。當(dāng)寫數(shù)據(jù)是編程數(shù)據(jù)時，鎖存器410的第一節(jié)點m的電壓具有低電平，并且鎖存器410的第二節(jié)點N2的電壓具有高電平。當(dāng)鎖存器410的第二節(jié)點N2的電壓具有高電平時，第三晶體管T3導(dǎo)通。因此，參考電壓Vref被傳送到第四晶體管T4的柵極。第四晶體管T4連接在電源電壓(Vcc)節(jié)點與第五晶體管T5之間。響應(yīng)于從第三晶體管T3接收的參考電壓Vref，第四晶體管T4將電源電壓Vcc傳送到第五晶體管T5。舉例來說，通過第四晶體管T4傳送到第五晶體管T5的電壓的電平可以低于第四晶體管T4的柵極電壓，即參考電壓Vref。例如，可以設(shè)置參考電壓Vref的電平，以便將通過第四晶體管T4傳送到第五晶體管T5的電壓的電平控制為第一位線電壓VBLl、第三位線電壓VBL3、 或第四位線電壓VBL4和第五位線電壓VBL5。也就是說，響應(yīng)于通過第三晶體管T3傳送的參考電壓Vref，第四晶體管T4控制從電源電壓Vcc的電平變?yōu)榈谝晃痪€電壓VBLl的電平、 第三位線電壓VBL3的電平、或第四位線電壓VBL4和第五位線電壓VBL5的電平，并將所控制的電壓傳送到第五晶體管T5。在寫操作中，編程信號？611_5被激活。因此，在寫操作中，偏置電路460的輸出被傳送到位線BL。也就是說，當(dāng)寫數(shù)據(jù)是編程數(shù)據(jù)時，位線BL被設(shè)置為第一位線電壓VBL1、 第三位線電壓VBL3、或第四位線電壓VBL4和第五位線電壓VBL5。當(dāng)寫數(shù)據(jù)是禁止編程數(shù)據(jù)時，鎖存器410的第一節(jié)點m的電壓具有高電平，并且鎖存器410的第二節(jié)點N2的電壓具有低電平。當(dāng)鎖存器410的第二節(jié)點N2的電壓具有低電平時，偏置電路460的第三晶體管T3截止。因而，第四晶體管T4也截止，并且偏置電路460和位線BL被電斷開。由于鎖存器410的第一節(jié)點m的電壓具有高電平，因此位線BL被設(shè)置為高電平。例如，位線BL 被設(shè)置為第二位線電壓VBL2。如上所述，頁緩沖區(qū)400將與編程數(shù)據(jù)相對應(yīng)的位線驅(qū)動為第一位線電壓VBL1、 第三位線電壓VBL3、或第四位線電壓VBL4和第五位線電壓VBL5，并且將與禁止編程數(shù)據(jù)相對應(yīng)的位線驅(qū)動為第二位線電壓VBL2。因此，提高了非易失性存儲器件100的可靠性。圖22是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、圖20的頁緩沖區(qū)131到1 !之一的電路圖。參照圖22，頁緩沖區(qū)400，包括鎖存器410、選擇電路420、加載電路430、感測電路 440、Y選通電路450和偏置電路470。鎖存器410、選擇電路420、加載電路430、感測電路 440和Y選通電路450與圖21中的配置相同。因此，將省略對鎖存器410、選擇電路420、加載電路430、感測電路440和Y選通電路450的詳細(xì)描述。除了第四晶體管T4被去除之外，偏置電路470與上面已參照圖21描述的偏置電路460配置相同。例如，響應(yīng)于鎖存器410的第二節(jié)點N2的電壓電平，第三晶體管T3傳送參考電壓Vref。參考電壓Vref被傳送到第五晶體管T5。第五晶體管T5響應(yīng)于編程信號PGM_S導(dǎo)通。也就是說，響應(yīng)于編程信號PGM_S，第五晶體管T5將第三晶體管T3的輸出傳送到位線BL。舉例來說，當(dāng)寫數(shù)據(jù)是編程數(shù)據(jù)時，第三晶體管T3導(dǎo)通。也就是說，當(dāng)寫數(shù)據(jù)是編程數(shù)據(jù)時，位線BL被設(shè)置到參考電壓Vref。舉例來說，參考電壓Vref的電平被設(shè)置為第一位線電壓VBLl的電平、第三位線電壓VBL3的電平、或第四位線電壓VBL4和第五位線電壓VBL5的電平。圖23是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、圖20的頁緩沖區(qū)131到1 !之一的電路圖。參照圖23，頁緩沖區(qū)500包括第一鎖存器510、第一選擇電路520、加載電路530、 感測電路Mo、Y選通電路550、偏置電路560、第二鎖存器610、數(shù)據(jù)傳送電路620和轉(zhuǎn)存電路(dump circuit)630o第一鎖存器510、第一選擇電路520、加載電路530、感測電路MO、 Y選通電路550和偏置電路560與上面已參照圖21描述的鎖存器410、選擇電路420、加載電路430、感測電路440、Y選通電路450和偏置電路460配置相同。因此，將省略對第一鎖存器510、第一選擇電路520、加載電路530、感測電路MO、Y選通電路550和偏置電路560 的詳細(xì)描述。第二鎖存器610連接到數(shù)據(jù)傳送電路620和轉(zhuǎn)存電路630。第二鎖存器610存儲寫數(shù)據(jù)或讀取的數(shù)據(jù)。數(shù)據(jù)傳送電路620連接到第二鎖存器610、Y選通電路550和第二選擇電路640。 數(shù)據(jù)傳送電路620將通過Y選通電路550接收的數(shù)據(jù)傳送到鎖存器610。舉例來說，數(shù)據(jù)傳送電路620包括至少兩個開關(guān)。例如，數(shù)據(jù)傳送電路620包括第六晶體管Τ6和第七晶體管 Τ7。第六晶體管Τ6響應(yīng)于數(shù)據(jù)信號Dl而操作。第七晶體管Τ7響應(yīng)于數(shù)據(jù)反轉(zhuǎn)信號(data inversion signaDnDI而操作。第六晶體管T6和第七晶體管T7分別連接到第二鎖存器 610和Y選通電路550的兩端。轉(zhuǎn)存電路630連接到第二鎖存器610、第一選擇電路520、加載電路530和感測電路M0。轉(zhuǎn)存電路630將存儲在第二鎖存器610中的數(shù)據(jù)傳送到第一鎖存器510。例如，轉(zhuǎn)存電路630包括至少一個開關(guān)。例如，轉(zhuǎn)存電路630包括至少一個晶體管。例如，轉(zhuǎn)存電路 630響應(yīng)于轉(zhuǎn)存信號(dump signal)DUMP而操作。當(dāng)轉(zhuǎn)存信號DUMP被激活時，第二鎖存器610的數(shù)據(jù)被傳送到感測節(jié)點SO。此時， 如果鎖存信號LAT被激活，則第一鎖存器510的數(shù)據(jù)根據(jù)感測節(jié)點SO的電壓電平被移位。 也就是說，第二鎖存器610的數(shù)據(jù)被傳送到第一鎖存器510。第二選擇電路640連接到第一鎖存器510、第一選擇電路520、偏置電路560和Y 選通電路550。例如，在讀操作中，第二選擇電路640將存儲在第一鎖存器510中的讀取的數(shù)據(jù)通過Y選通電路550傳送到數(shù)據(jù)線DL。舉例來說，第二選擇電路640包括至少一個開關(guān)。例如，第二選擇電路640包括至少一個晶體管。例如，第二選擇電路640響應(yīng)于第二選擇電路PBDO而操作。圖M是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、圖20的頁緩沖區(qū)131到1 !之一的電路圖。參照圖M，頁緩沖區(qū)500，包括第一鎖存器510、第一選擇電路520、加載電路530、 感測電路Mo、Y選通電路550、偏置電路570、第二鎖存器610、數(shù)據(jù)傳送電路620和轉(zhuǎn)存電
24路630。第一鎖存器510、第一選擇電路520、加載電路530、感測電路MO、Y選通電路550、 第二鎖存器610、數(shù)據(jù)傳送電路620和轉(zhuǎn)存電路630與圖21中的配置相同。偏置電路570 與上面已參照圖22描述的偏置電路470配置相同。在圖21到M中，已經(jīng)描述了頁緩沖區(qū)的元件。然而，頁緩沖區(qū)的元件不局限于以上參照圖21到M描述的元件。舉例來說，頁緩沖區(qū)500或500’執(zhí)行高速緩存編程。例如，第一寫數(shù)據(jù)被加載到第一鎖存器510中。當(dāng)?shù)谝粚憯?shù)據(jù)正在編程時，第二寫數(shù)據(jù)被加載到第二鎖存器610中。 當(dāng)?shù)谝粚憯?shù)據(jù)的編程完成時，第二寫數(shù)據(jù)被轉(zhuǎn)存到第一鎖存器610。隨后，第二寫數(shù)據(jù)被編程。同樣地，當(dāng)?shù)诙憯?shù)據(jù)正被編程的同時，第三寫數(shù)據(jù)被加載到第二鎖存器610中。如果執(zhí)行高速緩存編程，則能夠提高非易失性存儲器件100的操作速度。舉例來說，頁緩沖區(qū)500或500’執(zhí)行多電平編程。例如，假定最低有效位(LSB) 數(shù)據(jù)存儲在存儲單元中。頁緩沖區(qū)500或500’讀取存儲在存儲單元中的LSB數(shù)據(jù)，并將該 LSB數(shù)據(jù)存儲在第二鎖存器610中。頁緩沖區(qū)500或500’接收最高有效位(MSB)數(shù)據(jù)。例如，MSB數(shù)據(jù)可以是寫數(shù)據(jù)。頁緩沖區(qū)500或500’在第一鎖存器510中存儲接收的MSB數(shù)據(jù)。基于存儲在第一鎖存器510和第二鎖存器610中的LSB數(shù)據(jù)和寫數(shù)據(jù)(或MSB數(shù)據(jù))， 頁緩沖區(qū)500或500’執(zhí)行多電平編程。圖25是示出根據(jù)發(fā)明構(gòu)思的實施例的、已經(jīng)在上面參照圖3到圖5描述的存儲塊 BLKi的等效電路的第一應(yīng)用示例的電路圖。與上面已參照圖6描述的等效電路相比，向存儲塊BLKi_l的每個NAND串NS附加地提供橫向晶體管LTR。橫向晶體管LTR連接到地選擇晶體管GST和共源線CSL。橫向晶體管LTR的柵極(或控制柵極)與地選擇晶體管GST的柵極(或控制柵極)一起連接到地選擇線GSL。如圖3到圖6中所示，鄰近襯底111的導(dǎo)線211到213分別對應(yīng)于地選擇線GSL。 當(dāng)預(yù)定電壓被施加到導(dǎo)線211到213時，在第二方向主體114中與導(dǎo)線211到213相對應(yīng)的區(qū)域中形成溝道。并且，當(dāng)預(yù)定電壓被施加到導(dǎo)線211到213時，在襯底111中鄰近導(dǎo)線 211到213的區(qū)域中形成溝道。在襯底111中形成的溝道連接與共源線CSL相對應(yīng)的摻雜區(qū)311到314以及在第二方向主體114中形成的溝道。存儲單元MCl到MC3的溝道以及共源線CSL通過由地選擇線GSL的電壓形成的、平行于襯底的溝道以及由地選擇線GSL的電壓形成的、垂直于襯底的溝道電連接。也就是說， 在共源線CSL與存儲單元MCl到MC3之間，垂直于襯底并且通過地選擇線GSL驅(qū)動的晶體管以及平行于襯底并且通過地選擇線GSL驅(qū)動的晶體管可以工作。垂直于襯底的晶體管可以是圖25的地選擇晶體管GST，并且平行于襯底的晶體管可以是圖25的橫向晶體管LTR。圖沈是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、已經(jīng)在上面參照圖3到圖5描述的存儲塊BLKi的等效電路的第二應(yīng)用示例BLKi_2的電路圖。與圖6的存儲塊BLKi相比，在每個NAND串NS中，在存儲單元MCl到MC6與共源線CSL之間提供第一地選擇晶體管GSTl 和第二地選擇晶體管GST2。并且，與具有相同高度的地選擇晶體管GSTl或GST2相對應(yīng)的地選擇線GSLl和GSL2可以公共連接。與同一 NAND串NS相對應(yīng)的地選擇線GSLl和GSL2 可以公共連接。圖27是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、已經(jīng)在上面參照圖3到圖5描述的存儲塊BLKi的等效電路的第三應(yīng)用示例BLKi_3的電路圖。
與圖沈的存儲塊BLKi_2相比，在每個NAND串NS中，在存儲單元MCl到MC5與位線BL之間提供兩個串選擇晶體管SSTl和SST2。圖觀是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、已經(jīng)在上面參照圖3到圖5描述的存儲塊BLKi的等效電路的第四應(yīng)用示例BLKi_4的電路圖。與圖27的存儲塊BLKi_3相比， 與存儲塊BLKi_4的同一 NAND串NS相對應(yīng)的串選擇線SSL公共連接。圖四是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、已經(jīng)在上面參照圖3到圖5描述的存儲塊BLKi的等效電路的第五應(yīng)用示例BLKi_5的電路圖。與圖6的存儲塊BLKi相比，在每個NAND串NS中，在串選擇晶體管SST與存儲單元MCl到MC6之間提供偽存儲單元DMC。 偽存儲單元DMC共同連接到偽字線DWL。也就是說，在串選擇線SSLl到SSL3與字線WLl到 WL6之間提供偽字線而L。圖30是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、已經(jīng)在上面參照圖3到圖5描述的存儲塊BLKi的等效電路的第六應(yīng)用示例BLKi_6的電路圖。與圖6的存儲塊BLKi相比，在每個NAND串NS中，在地選擇晶體管GST與存儲單元MCl到MC6之間提供偽存儲單元DMC。 偽存儲單元DMC共同連接到偽字線DWL。也就是說，在地選擇線GSL與字線WLl到WL6之間提供偽字線DWL。圖31是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、已經(jīng)在上面參照圖3到圖5描述的存儲塊BLKi的等效電路的第七應(yīng)用示例BLKi_7的電路圖。與圖6的存儲塊BLKi相比，在每個NAND串NS中，在串選擇晶體管SST與存儲單元MCl到MC5之間提供偽存儲單元DMC。 偽存儲單元DMC連接到第一偽字線DWL1。也就是說，在串選擇線SSLl到SSL3與字線WLl 到WL6之間提供第一偽字線DWLl。在每個NAND串中，在地選擇晶體管GST與存儲單元MCl到MC5之間提供偽存儲單元DMC。偽存儲單元DMC連接到第二偽字線DWL2。也就是說，在地選擇線GSL與字線WLl 到WL5之間提供第二偽字線DWL2。圖32是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、圖3的存儲塊BLKi的透視圖。與圖3的存儲塊BLKi相比，在存儲塊BLKi’中，柱113’可以以四邊形柱的形狀提供。并且， 在設(shè)置在第一方向上的柱113’之間提供絕緣材料120。舉例來說，絕緣材料120在第二方向擴(kuò)展并且連接到襯底111。并且，絕緣材料120 在除了提供有柱113’的區(qū)域之外的區(qū)域中、在第一方向上擴(kuò)展。也就是說，上面已參照圖 3描述的導(dǎo)電材料211到四1、212到292和213到293可以分別被絕緣材料101分成第一部分 211a 到 291a,212a 到 292a 和 213a 到 293a 以及第二部分 211b 到 291b,212b 到 292b 和213b到293bο也就是說，導(dǎo)電材料的被分隔的部分211a到291a,211b到291b,212a到 292a,212b 到 292b,213a 到 293a 以及 213b 到 293b 可以電絕緣。在第一摻雜區(qū)311和第二摻雜區(qū)312上的區(qū)域中，每個柱113’、第一導(dǎo)電材料的第一部分211a到^la以及絕緣層116可以形成一個NAND串NS，并且每個柱113’、第一導(dǎo)電材料的第二部分211b到^lb以及絕緣層116可以形成另一個NAND串NS。在第二摻雜區(qū)312和第三摻雜區(qū)313上的區(qū)域中，每個柱113’、第一導(dǎo)電材料的第一部分21 到四加以及絕緣層116可以形成一個NAND串NS，并且每個柱113，、第一導(dǎo)電材料的第二部分21 到四沘以及絕緣層116可以形成另一個NAND串NS。在第三摻雜區(qū)313和第四摻雜區(qū)314上的區(qū)域中，每個柱113’、第一導(dǎo)電材料的第一部分213a到以及絕緣層116可以形成一個NAND串NS，并且每個柱113，、第一導(dǎo)電材料的第二部分21 到四北以及絕緣層116可以形成另一個NAND串NS。也就是說，通過使用絕緣材料101分隔提供到每個柱113'的兩側(cè)面的第一導(dǎo)電材料的第一部分211a到^la和第二部分211b到^lb,可以使每個柱113，形成兩個NAND 串NS。圖33是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、圖2的存儲塊的透視圖。圖34是沿圖33的存儲塊BLKj的11-11’線截取的橫截面圖。參照圖33和圖34，如上面參照圖3到圖31所描述的那樣配置存儲塊BLKj，除了襯底111上的第二類型摻雜區(qū)315被以板式形狀提供到柱113的下部之外。因此，存儲塊 BLKj的等效電路也如上面參照圖3到圖31所描述的那樣實現(xiàn)。圖35是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、圖2的存儲塊的透視圖。圖36是沿圖35的存儲塊BLKp的線III-III’截取的橫截面圖。參照圖35和圖36，在襯底111上提供具有板式形狀的第二類型摻雜區(qū)315。以板式形狀提供第一導(dǎo)電材料221，到觀1，。柱113’的表層116’包括絕緣層。柱113’的表層116’被形成為像已經(jīng)在上面參照圖1到圖34描述的絕緣層116那樣存儲數(shù)據(jù)。例如，表層116’可以包括隧道絕緣層、電荷存儲層和阻擋絕緣層。柱113’的中間層114’包括P型硅。柱113’的中間層114’用作第二方向主體。柱113’的內(nèi)層115’包括絕緣材料。圖37是示出根據(jù)本發(fā)明構(gòu)思的另一實施例的、圖2的存儲塊的透視圖。圖38是沿圖37的存儲塊BLKq的線IV-IV'截取的橫截面圖。參照圖37和38，在襯底111上順序地在第二方向上提供在第一方向上擴(kuò)展的第一到第四上字線UWl到UW4。所述第一到第四上字線UWl到UW4被提供為在第二方向上間隔預(yù)定距離。提供在第一方向上順序地設(shè)置的、并且在第二方向上穿過第一到第四上字線 Uffl到UW4的第一上柱UPl。在襯底111上、在第二方向上順序地提供第一到第四下字線DWl到DW4，該第一到第四下字線DWl到DW4在第一方向上擴(kuò)展，并且在第三方向上與第一到第四上字線UWl到 UW4分隔。所述第一到第四下字線DWl到DW4被提供為在第二方向上間隔預(yù)定距離。提供在第一方向上順序地設(shè)置的、并且在第二方向上穿過第一到第四下字線DWl到DW4的第一下柱DPI。此外，提供在第一方向上順序地設(shè)置的、并且在第二方向上穿過第一到第四下字線DWl到DW4的第二下柱DPI。例如，可以在第二方向上平行設(shè)置第一下柱DPI和第二下柱 DP2。在襯底111上、在第二方向上順序地提供第五到第八上字線UW5到UW8，該第五到第八上字線UW5到UW8在第一方向上擴(kuò)展，并且在第三方向上與第一到第四下字線DWl到 DW4分隔。所述第五到第八上字線UW5到UW8被提供為在第二方向上間隔預(yù)定距離。提供在第一方向上順序地設(shè)置的、并且在第二方向上穿過第五到第八上字線UW5到UW8的第二上柱UP2。在第一下柱DPl和第二下柱DP2的上部上提供在第一方向擴(kuò)展的共源線CSL。舉例來說，共源線CSL可以是N型硅。舉例來說，當(dāng)用沒有極性的導(dǎo)電材料，例如金屬或多晶硅，形成共源線CSL時，可以在第一下柱DPl與第二下柱DP2之間附加地提供N型源極。舉例來說，共源線CSL與第一下柱DPl和第二下柱DP2可以分別通過接觸插塞連接。
分別在第上柱UPl和第二上柱UP2的上部上提供漏極320。舉例來說，漏極320可以是N型硅。在漏極320的部分上，在第一方向上順序地提供在第三方向上擴(kuò)展的多個位線BLl到BL3。舉例來說，位線BLl到BL3可以由金屬形成。舉例來說，位線BLl到BL3與漏極320可以通過接觸插塞連接。第一上柱UPl和第二上柱UP2中的每一個包括表層116” 和內(nèi)層114”。第一下柱DPl和第二下柱DP2中的每一個包括表層116”和內(nèi)層114”。第一和第二上柱UPl和UP2以及第一和第二下柱DPl和DP2的表層116”包括阻擋絕緣層、電荷存儲層和隧道絕緣層。 隧道絕緣層可以包括熱氧化物層。電荷存儲層可以包括氮化物層或金屬氧化物層 (例如，鋁氧化物層或鉿氧化物層)。阻擋絕緣層119可以由單層或多層形成。阻擋絕緣層 119可以是介電常數(shù)高于電荷存儲層和隧道絕緣層的高電介質(zhì)層(例如，鋁氧化物層或鉿氧化物層)。舉例來說，阻擋絕緣層、電荷存儲層和隧道絕緣層可以形成0N0。第一和第二上柱UPl和UP2以及第一和第二下柱DPl和DP2的內(nèi)層114”可以是P 型硅。第一和第二上柱UPl和UP2以及第一和第二下柱DPl和DP2的內(nèi)層114”可以用作主體。第一上柱UPl和第一下柱DPl通過第一管道接觸件PCl連接。舉例來說，第一上柱 UPl和第一下柱DPl的表層116"通過第一管道接觸件PCl的表層連接。第一管道接觸件 PCl的表層可以由與第一上柱UPl和第一下柱DPl的表層116”相同的材料形成。舉例來說，第一上柱UPl和第一下柱DPl的內(nèi)層114"通過第一管道接觸件PCl的內(nèi)層連接。第一管道接觸件PCl的內(nèi)層可以由與第一上柱UPl和第一下柱DPl的內(nèi)層114” 相同的材料形成。也就是說，第一上柱UPl與第一到第四上字線UWl到UW4形成第一上串，并且第一下柱DPl與第一到第四下字線DWl到DW4形成第一下串。第一上串和第一下串中分別通過第一管道接觸件PCl連接。漏極320和位線BLl到BL3連接到第一上串的一端。共源線 CSL連接到第一下串的一端。也就是說，第一上串和第一下串形成連接在位線BLl到BL3與共源線CSL之間的多個串。同樣地，第二上柱UP2與第五到第八上字線UW5到UW8形成第二上串，并且第二下柱DP2和第一到第四下字線DWl到DW4形成第二下串。第二上串和第二下串分別通過第二管道接觸件PC2連接。漏極320和位線BLl到BL3連接到第二上串的一端。共源線CSL連接到第二下串的一端。也就是說，第二上串和第二下串形成連接在位線BLl到BL3與共源線CSL之間的多個串。除了在一個串中提供八個晶體管以及兩個串分別連接到第一到第三位線BLl到 BL3之外，存儲塊BLKi_7的等效電路像圖3那樣配置。然而，存儲塊BLKi_7的字線、位線和串的數(shù)目不受限制。舉例來說，為了在第一管道接觸件PCl和第二管道接觸件PC2中的主體114”中形成溝道，可以提供第一管道接觸件柵極和第二管道接觸件柵極(未示出)。舉例來說，可以在第一管道接觸件PCl和第二管道接觸件PC2的表面上提供第一管道接觸件柵極和第二管道接觸件柵極(未示出)。舉例來說，已經(jīng)在上面描述了相鄰的下柱DPl和DP2共用下字線DWl到DW4。然而，當(dāng)添加鄰近上柱UPl或UP2的上柱時，相鄰的上柱可以共用上字線UWl到UW4或UW5到UW8。圖39是根據(jù)發(fā)明構(gòu)思的實施例的、包括圖1的非易失性存儲器件100的存儲系統(tǒng) 1000的框圖。參照圖39，根據(jù)發(fā)明構(gòu)思的實施例的存儲系統(tǒng)1000包括非易失性存儲器件1100 和控制器1200。非易失性存儲器件1100可以如上面參照圖1到圖38所描述的那樣配置和操作?？刂破?200連接到主機(jī)和非易失性存儲器件1100。響應(yīng)于來自主機(jī)的請求，控制器1200存取非易失性存儲器件1100。例如，控制器1200控制非易失性存儲器件1100的讀操作、寫操作、擦除操作和后臺操作?？刂破?200提供在非易失性存儲器件1100與主機(jī)之間的接口。控制器1200驅(qū)動用于控制非易失性存儲器件1100的固件。舉例來說，如上面參照圖1所描述的，控制器1200向非易失性存儲器件1100提供控制信號CTRL和地址ADDR。此外，控制器1200與非易失性存儲器件1100交換數(shù)據(jù)DATA。舉例來說，控制器1200還可以包括RAM、處理單元、主機(jī)接口和存儲器接口。RAM 被用作處理單元的工作存儲器、非易失性存儲器件1100與主機(jī)之間的高速緩沖存儲器、以及非易失性存儲器件1100與主機(jī)之間的緩沖存儲器中的至少一個。處理單元控制控制器 1200的總體操作。主機(jī)接口包括用于主機(jī)與控制器1200之間的數(shù)據(jù)交換的協(xié)議。舉例來說，控制器1200通過多種接口協(xié)議中的至少一種與外部設(shè)備(例如，主機(jī))通信，所述多種接口協(xié)議諸如通用串行總線(USB)協(xié)議、多媒體卡(MMC)協(xié)議、外圍組件互聯(lián)(PCI)協(xié)議、高速 PCI (PCI-E)協(xié)議、高級技術(shù)附件(ATA)協(xié)議、串行ATA (SATA)協(xié)議、并行ATA(PATA)協(xié)議、小型組件小型接口(SCSI)協(xié)議、增強(qiáng)型小磁盤接口(ESDI)協(xié)議和集成驅(qū)動器電子電路(IDE) 協(xié)議。存儲器接口與非易失性存儲器件1100接口。例如，存儲器接口包括NAND (與非)或 NOR(或非)接口。存儲系統(tǒng)1000還可以包括糾錯塊。糾錯塊利用糾錯碼(ECC)檢測和糾正從非易失性存儲器件1100讀取的數(shù)據(jù)的錯誤。舉例來說，糾錯塊可以作為控制器1200的元件提供。糾錯塊可以作為非易失性存儲器件1100的元件提供?？刂破?200和非易失性存儲器件1100可以集成為一個半導(dǎo)體器件。舉例來說， 控制器1200和非易失性存儲器件1100集成為一個半導(dǎo)體器件，以構(gòu)成存儲卡。例如，控制器1200和非易失性存儲器件1100可以集成為一個半導(dǎo)體器件，以構(gòu)成存儲卡，諸如 PC 卡(個人計算機(jī)存儲卡國際協(xié)會(Personal Computer Memory Card International Association)，PCMCIA)、緊湊型閃存卡(compact flash card, CF)，智能媒體卡(SM、SMC)、 記憶棒、多媒體卡(MMC、RS-MMC、MMCmicro)、SD 卡(SD、miniSD、microSD、SDHC)和通用閃速存儲器件(UFS)?？刂破?200和非易失性存儲器件1100集成為一個半導(dǎo)體器件，以構(gòu)成半導(dǎo)體驅(qū)動器(固態(tài)驅(qū)動器(Solid State Drive, SSD))。半導(dǎo)體驅(qū)動器(SSD)包括用于在半導(dǎo)體存儲器中存儲數(shù)據(jù)的存儲單元。當(dāng)存儲系統(tǒng)1000被用作半導(dǎo)體驅(qū)動器(SSD)時，可以顯著提高連接到該存儲系統(tǒng)1000的主機(jī)的操作速度。再例如，存儲系統(tǒng)1000被提供作為電子設(shè)備的各種元件之一，所述電子設(shè)備諸如計算機(jī)、超移動PC (Ultra Mobile PC, UMPC)、工作站、上網(wǎng)本、個人數(shù)字助理(PDA)、便攜式計算機(jī)、上網(wǎng)桌、無線電話、移動電話、智能電話、電子書、便攜式多媒體播放器(PMP)、便攜式游戲機(jī)、導(dǎo)航設(shè)備、黑匣子、數(shù)碼相機(jī)、數(shù)字多媒體廣播(DMB)播放器、數(shù)字音頻記錄器、 數(shù)字音頻播放器、數(shù)字圖片記錄器、數(shù)字圖片播放器、數(shù)字視頻記錄器、數(shù)字視頻播放器、用于在無線環(huán)境下發(fā)送/接收信息的設(shè)備、配置家庭網(wǎng)絡(luò)的各種電子設(shè)備之一、配置計算機(jī)網(wǎng)絡(luò)的各種電子設(shè)備之一、配置車聯(lián)網(wǎng)(telematicsnetwork)的各種電子設(shè)備之一、RFID 器件以及配置計算系統(tǒng)的各種元件之一。舉例來說，非易失性存儲器件1100或存儲系統(tǒng)1000可以以各種類型的封裝來安裝。例如，非易失性存儲器件1100或存儲系統(tǒng)1000可以以如下封裝類型來封裝，從而被安裝，所述封裝類型例如層疊封裝(P0P)、球柵陣列(BGA)、芯片尺寸封裝(CSP)、塑料引線芯片載體(PLCC)、塑料雙列直插式封裝(PDIP)、晶片中華夫封裝(Die in Waffle Pack, DIWP)、晶圓中管芯形式(Die in Wafer R)rm，DIWF)、板上芯片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外型封裝(Small Outline Package, SOP)、收縮型小外形封裝(SSOP)、薄型小外形封裝(TSOP)、系統(tǒng)級封裝 (SIP)、多芯片封裝(MCP)、晶圓級堆疊封裝(Wafer Level Stack lockage，WLSP)、晶片上華夫封裝(Die On WaffIeI^ackage，D0WP)、晶圓級制作封裝(WFP)和晶圓級堆疊封裝(WSP)。圖40是示出圖39的存儲系統(tǒng)1000的應(yīng)用示例的框圖。參照圖40，存儲系統(tǒng)2000包括非易失性存儲器件2100和控制器2200。非易失性存儲器件2100包括多個非易失性存儲器芯片。多個非易失性存儲器芯片可以被分成多個組。每組非易失性存儲器芯片通過公共通道與控制器2200通信。在圖40中，示出了多個非易失性存儲器芯片通過第一通道CHl到第k通道CHk與控制器2200通信。每個非易失性存儲器芯片可以與已參照1到圖38描述的非易失性存儲器件100類似地配置。在圖40，已經(jīng)如上描述了多個非易失性存儲器芯片連接到一個通道。然而，也可以修改存儲系統(tǒng)2000以使一個非易失性存儲器芯片可以連接到一個通道。圖41是示出上面包括已經(jīng)參照圖40描述的存儲系統(tǒng)2000的計算系統(tǒng)3000的框圖。參照圖41，計算系統(tǒng)3000包括中央處理單元(CPU)3100、RAM 3200、用戶接口 3300、電源；3400和存儲系統(tǒng)2000。存儲系統(tǒng)2000通過系統(tǒng)總線3500電連接到CPU 3100、RAM 3200、用戶接口 3300 和電源3400。通過用戶接口 3300提供的或由CPU 3100處理的數(shù)據(jù)可以存儲在存儲系統(tǒng) 2000 中。在圖41中，示出了非易失性存儲器件2100通過控制器2200連接到系統(tǒng)總線 3500。然而，非易失性存儲器件2100可以直接連接到系統(tǒng)總線3500。在圖41中，示出提供了上面已經(jīng)參照圖40描述的存儲系統(tǒng)2000。然而，也可以將存儲系統(tǒng)2000替代為上面已經(jīng)參照圖39描述的存儲系統(tǒng)1000。舉例來說，計算系統(tǒng)3000可以包括所有在上面分別參照圖39和圖40描述的存儲系統(tǒng)1000和2000。根據(jù)本發(fā)明構(gòu)思的實施例，在編程操作中，正電壓被施加到選擇位線。因此，減少了由于溝道電壓與位線電壓之間的差所致的泄漏，并提高了非易失性存儲器件的可靠性。以上公開的主題應(yīng)被看作是說明性的，而不是限制性的，并且權(quán)利要求旨在覆蓋落入本發(fā)明的真實精神和范圍內(nèi)的所有修改、改進(jìn)以及其他實施例。因而，在法律允許的最大程度內(nèi)，本發(fā)明的范圍的范圍由對于權(quán)利要求及其等效物的最寬泛的可允許解釋來確定，而不應(yīng)受限于或局限于前述具體描述。
權(quán)利要求
1.一種非易失性存儲器件的編程方法，該非易失性存儲器件包括襯底和在與襯底交叉的方向上堆疊的多個存儲單元，所述編程方法包括向被選位線施加第一電壓； 向未選位線施加第二電壓； 向被選串選擇線施加第三電壓； 向未選串選擇線施加第四電壓；以及向多個字線施加編程操作電壓， 其中，第一到第三電壓是正電壓。
2.如權(quán)利要求1所述的編程方法，其中所述第一電壓具有比所述第二電壓低的電平， 所述第三電壓具有比所述第四電壓低的電平，并且所述第四電壓具有比所述第一電壓低的電平。
3.如權(quán)利要求1所述的編程方法，其中，所述第二電壓是電源電壓。
4.如權(quán)利要求1所述的編程方法，其中，所述被選位線對應(yīng)于將被編程的存儲單元。
5.如權(quán)利要求1所述的編程方法，其中，所述未選位線對應(yīng)于禁止編程的存儲單元。
6.如權(quán)利要求1所述的編程方法，其中 所述多個存儲單元的組分別構(gòu)成NAND串，并且所述施加編程操作電壓包括向共用被選位線的多個NAND串和共用未選位線的多個 NAND串施加編程操作電壓。
7.如權(quán)利要求1所述的編程方法，其中，所述第三電壓是電源電壓。
8.如權(quán)利要求1所述的編程方法，其中所述多個字線中的、連接到設(shè)置在距襯底相同高度的存儲單元的部分線公共連接，并且編程操作電壓被施加到所述公共連接的部分線。
9.如權(quán)利要求1所述的編程方法，其中，所述第四電壓是正電壓。
10.如權(quán)利要求9所述的編程方法，其中，所述第四電壓具有比所述第三電壓低的電平。
11.如權(quán)利要求9所述的編程方法，其中，所述第一電壓具有比所述第二電壓低的電平。
12.如權(quán)利要求9所述的編程方法，其中，所述第一電壓具有與所述第四電壓的電平相同的電平。
13.如權(quán)利要求9所述的編程方法，還包括向未選串選擇線施加第四電壓，以及向未選串選擇線施加地電壓。
14.如權(quán)利要求13所述的編程方法，其中，所述地電壓被施加到未選串選擇線，并且所述編程操作電壓被施加到字線。
15.如權(quán)利要求13所述的編程方法，其中，所述第四電壓具有與所述第三電壓的電平相同的電平。
16.如權(quán)利要求13所述的編程方法，還包括當(dāng)所述第四電壓被施加到未選串選擇線時，向所述被選位線施加第五電壓，該第五電壓具有比所述第一電壓低的電平。
17.如權(quán)利要求16所述的編程方法，其中，所述第五電壓具有正電平。
18.如權(quán)利要求16所述的編程方法，其中，所述第一正電壓具有與所述第二正電壓的電平相同的電平。
19.如權(quán)利要求13所述的編程方法，其中，所述第一正電壓具有比所述第三正電壓的電平低的電平。
20.如權(quán)利要求1所述的編程方法，其中，在施加所述編程操作電壓時，所述被選存儲單元的溝道電壓被形成為正電壓。
21.一種非易失性存儲器件，包括存儲單元陣列，其包括襯底以及在與襯底交叉的方向上堆疊的多個存儲單元；以及讀寫電路，其通過位線連接到該存儲單元陣列，其中，在編程操作中，所述讀寫電路向與將被編程的存儲單元相對應(yīng)的位線施加正電壓。
22.如權(quán)利要求21所述的非易失性存儲器件，其中，在編程操作中，所述讀寫電路向與禁止編程的存儲單元相對應(yīng)的位線施加第二正電壓。
23.如權(quán)利要求22所述的非易失性存儲器件，其中，所述正電壓具有比所述第二正電壓低的電平。
24.如權(quán)利要求21所述的非易失性存儲器件，其中 所述多個存儲單元的組分別構(gòu)成NAND串，所述位線分別連接到所述NAND串中的至少兩個，并且所述非易失性存儲器件還包括譯碼器，其在編程操作中將編程操作電壓傳送到連接到至少兩個NAND串的字線。
25.如權(quán)利要求M所述的非易失性存儲器件，其中，所述編程操作電壓包括被傳送到被選字線的編程電壓，以及被傳送到未選字線的通過電壓。
26.如權(quán)利要求M所述的非易失性存儲器件，其中，所述NAND串中的每一個在與襯底交叉的方向上擴(kuò)展，并且連接到所述位線當(dāng)中的相應(yīng)位線。
27.如權(quán)利要求21所述的非易失性存儲器件，其中，所述讀寫電路包括分別與所述位線相對應(yīng)的多個頁緩沖區(qū)，其中，所述頁緩沖區(qū)中的每一個包括 鎖存器，其在編程操作中接收和存儲寫數(shù)據(jù)；偏置電路，其在存儲在鎖存器中的寫數(shù)據(jù)是編程數(shù)據(jù)時將相應(yīng)位線設(shè)置為正電壓。
28.如權(quán)利要求27所述的非易失性存儲器件，其中，所述偏置電路包括第一晶體管和第二晶體管，其中所述第一晶體管的柵極節(jié)點連接到所述鎖存器， 所述第一晶體管的第一節(jié)點接收參考電壓， 所述第一晶體管的第二節(jié)點連接到所述第二晶體管的柵極節(jié)點， 所述第二晶體管的第一節(jié)點接收電源電壓，并且所述第二晶體管的第二節(jié)點連接到相應(yīng)的位線。
29.如權(quán)利要求觀所述的非易失性存儲器件，其中，所述偏置電路還包括第三晶體管，其連接在所述第二晶體管的第二節(jié)點與相應(yīng)的位線之間，其中，響應(yīng)于編程操作信號，所述第三晶體管電連接所述第二晶體管的第二節(jié)點和相應(yīng)的位線。
30.如權(quán)利要求21所述的非易失性存儲器件，還包括譯碼器，通過字線和選擇線連接到所述存儲單元陣列，其中在編程操作中，所述讀寫電路向被選位線施加第一正電壓，并且向未選位線施加第二正電壓，在編程操作中，所述譯碼器向所述選擇線當(dāng)中的被選選擇線施加第三正電壓，向未選選擇線施加第四正電壓，并且向所述字線施加編程操作電壓。
31.如權(quán)利要求30所述的非易失性存儲器件，其中，在編程操作中，所述譯碼器向未選選擇線施加第四正電壓，并且向未選選擇線施加地電壓。
32.—種存儲系統(tǒng)，包括 非易失性存儲器件；以及控制器，其控制該非易失性存儲器件， 其中，所述非易失性存儲器件包括存儲單元陣列，其包括襯底以及在與襯底交叉的方向上堆疊的多個存儲單元；以及讀寫電路，其通過位線連接到該存儲單元陣列，其中，在編程操作中，所述讀寫電路向與將被編程的存儲單元相對應(yīng)的位線施加正電壓。
33.如權(quán)利要求32所述的存儲系統(tǒng)，其中，所述控制器和所述非易失性存儲器件構(gòu)成半導(dǎo)體驅(qū)動器(固態(tài)驅(qū)動器(SSD))。
34.如權(quán)利要求32所述的存儲系統(tǒng)，其中，所述控制器和所述非易失性存儲器件構(gòu)成存儲卡。
全文摘要
提供了非易失性存儲器件、其編程方法以及包括其的存儲系統(tǒng)。所述非易失性存儲器件包括襯底以及在與襯底相交的方向上堆疊的多個存儲單元。所述編程方法向被選位線施加第一電壓，向未選位線施加第二電壓，向被選串選擇線施加第三電壓，向未選串選擇線施加第四電壓，并且向多個字線施加編程操作電壓，其中，所述第一到第三電壓是正電壓。
文檔編號G11C16/14GK102163457SQ201110040220
公開日2011年8月24日 申請日期2011年2月18日 優(yōu)先權(quán)日2010年2月18日
發(fā)明者尹鐘仁, 李昌炫, 許星會, 金杜坤, 韓真晚 申請人:三星電子株式會社