專利名稱：區(qū)域字元線驅(qū)動器及其閃存數(shù)組裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明系關(guān)于一種半導(dǎo)體內(nèi)存的設(shè)計，更特別的是關(guān)于一種反或型閃存的區(qū)域字符線驅(qū)動器及其閃存數(shù)組裝置。
背景技術(shù)：
半導(dǎo)體內(nèi)存的核心包括用來儲存信息的內(nèi)存數(shù)組，而內(nèi)存數(shù)組則是以半導(dǎo)體、磁性或鐵電性存儲細(xì)胞為基礎(chǔ)。一般而言，所述的內(nèi)存數(shù)組是由許多存儲細(xì)胞構(gòu)成的二維數(shù)組，每一個存儲單元可由一組相互垂直的字符線與位線加以尋址。傳統(tǒng)的 字符線選擇列系用以啟動存儲單元，而位線選擇欄系用以存取(即讀取或?qū)懭?存儲單元。當(dāng)字符線與位線皆被啟動時，則代表選取了電性連接至字符線與位線的存儲單元。隨著半導(dǎo)體制程能力的提升，存儲單元的尺寸越做越小，連帶的總體內(nèi)存數(shù)組的尺寸也越做越小。然而，當(dāng)內(nèi)存數(shù)組的面積縮小時，對于用來控制寫入或是讀取內(nèi)存數(shù)組數(shù)據(jù)的周邊電路，其面積相對于總面積的比例就會大幅提高。例如，用來驅(qū)動字符線的驅(qū)動電路系被安排在存儲數(shù)組的周邊區(qū)域，該驅(qū)動電路位于字符線的尾端以接收電壓。其中，驅(qū)動電路的晶體管排列方式相較于存儲數(shù)組內(nèi)的存儲單元排列方式來說，晶體管的排列方式通常是非常寬松的。因而，隨著內(nèi)存數(shù)組尺寸的微縮，傳統(tǒng)的驅(qū)動電路占用整個內(nèi)存電路的面積比率就大幅提聞。圖I系現(xiàn)有的反或型閃存的一區(qū)域字符線驅(qū)動器的電路圖?，F(xiàn)有的每一區(qū)域字符線驅(qū)動器100包含一 PMOS晶體管QA、一第一 NMOS晶體管QB及一第二 NMOS晶體管QC，該PMOS晶體管QA串聯(lián)耦接于第一 NMOS晶體管QB，而第二 NMOS晶體管QC并聯(lián)耦接于PMOS晶體管QA。PMOS晶體管QA的柵極系耦接至第一 NMOS晶體管QB的柵極，并耦接至一控制端GN。PMOS晶體管QA的漏極系耦接至施加電壓的漏極控制端D，而源極則耦接至第一 NMOS晶體管QB的漏極與第二 NMOS晶體管QC的源極，并耦接至內(nèi)存數(shù)組的一區(qū)域字符線WL。第一 NMOS晶體管QB的漏極端系耦接第二 NMOS晶體管QC的源極，以及耦接該區(qū)域字符線WL。第一 NMOS晶體管QB的源極則耦接至源極控制端S。第二 NMOS晶體管QC的柵極則耦接另一控制端GP。利用此電路系可分別提供讀取、程序化或抹除偏壓至一字符線。因此，現(xiàn)有的利用三顆MOS晶體管來組成一區(qū)域字符線驅(qū)動器的方式會在整體電路中占用過多的面積。隨著存儲晶胞數(shù)組尺寸的微縮化，占用過多面積的字符線驅(qū)動器是不被樂見的。

發(fā)明內(nèi)容
有鑒于現(xiàn)有的技術(shù)的缺點，本發(fā)明的一目的在于提供一種區(qū)域字符線驅(qū)動器及其閃存數(shù)組裝置，其可減少字符線驅(qū)動器于電路上占用的面積。為達(dá)上述目的及其它目的，本發(fā)明提供的區(qū)域字符線驅(qū)動器其系用于驅(qū)動反或型閃存的內(nèi)存數(shù)組中一區(qū)段內(nèi)的一區(qū)域字符線，該區(qū)域字符線驅(qū)動器具有的晶體管數(shù)量系為兩個，系由下列串聯(lián)的二晶體管組成一第一晶體管，系為NMOS晶體管，其柵極端用于接收一全域字符線譯碼器的第一控制信號，其漏極端耦接一漏極控制端用于接收一漏極控制信號，其源極端則耦接該區(qū)域字符線；及一第二晶體管，系為NMOS晶體管，其柵極端用于接收該全域字符線譯碼器的第二控制信號，其漏極端耦接該第一晶體管的源極端以及耦接該區(qū)域字符線，其源極端耦接一源極控制端用于接收一源極控制信號；其中，該反或型閃存的內(nèi)存數(shù)組中，同一行上的每一區(qū)域字符線驅(qū)動器系共享該漏極控制端，亦即，同一行上，每一區(qū)域字符線驅(qū)動器的第一晶體管的漏極端皆耦接至同一漏極控制端。于本發(fā)明的一實施例中，該全域字符線譯碼器具有分別耦接該第一晶體管及該第二晶體管的一第一控制端及一第二控制端。為達(dá)上述目的及其它目的，本發(fā)明的閃存數(shù)組裝置，其包含一內(nèi)存數(shù)組，系包含 多個存儲單元，該等存儲單元區(qū)分為復(fù)數(shù)個區(qū)塊，每一區(qū)塊具有復(fù)數(shù)個區(qū)段，每一區(qū)段具有復(fù)數(shù)條區(qū)域字符線；復(fù)數(shù)個區(qū)域字符線驅(qū)動器，各耦接至對應(yīng)的區(qū)域字符線，每一區(qū)域字符線驅(qū)動器具有的晶體管數(shù)量系為兩個，其系由串聯(lián)的一第一晶體管及一第二晶體管組成，且皆為NMOS晶體管，其中，同一行上，每一區(qū)域字符線驅(qū)動器的第一晶體管的漏極端皆耦接至同一漏極控制端；及復(fù)數(shù)個全域字符線譯碼器，系對應(yīng)于每一區(qū)段并各耦接至對應(yīng)區(qū)段內(nèi)的所有區(qū)域字符線驅(qū)動器。于本發(fā)明的一實施例中，同一區(qū)塊內(nèi)且同一行的相鄰兩區(qū)域字符線驅(qū)動器中，該第一晶體管及該第二晶體管排列的順序系為相反。藉此，本發(fā)明將現(xiàn)有技術(shù)使用的晶體管數(shù)量減少為兩個，并利用電路上的特殊安排以縮小芯片尺寸(die size)并節(jié)省更多的面積來供內(nèi)存單元使用。


圖I為現(xiàn)有的反或型閃存的一區(qū)域字符線驅(qū)動器的電路圖。圖2為本發(fā)明于一實施例中區(qū)域字符線驅(qū)動器的電路圖。圖3A為根據(jù)圖2的區(qū)域字符線驅(qū)動器應(yīng)用于整體字符線驅(qū)動器結(jié)構(gòu)上的左部分平面圖。圖3B為根據(jù)圖2的區(qū)域字符線驅(qū)動器應(yīng)用于整體字符線驅(qū)動器結(jié)構(gòu)上的右部分平面圖。主要組件符號說明100區(qū)域字符線驅(qū)動器102全域字符線譯碼器200區(qū)域字符線驅(qū)動器202a第一驅(qū)動器202b第二驅(qū)動器202j (j G N)全域字符線譯碼器QAPMOS 晶體管QB第一 NMOS 晶體管QC第二 NMOS 晶體管QD第一晶體管QE第二晶體管
Dkn (k, n G N)漏極控制端GN控制端GP控制端Sjk(j, k G N) 源極控制端WLjkn(j, k, n G N)區(qū)域字符線VP外部信號Block I k區(qū)塊Sectorjk(j, k G N)區(qū)段DECj (j G N)譯碼信號
具體實施例方式為充分了解本發(fā)明的目的、特征及功效，茲藉由下述具體的實施例，并配合所附的圖式，對本發(fā)明做一詳細(xì)說明，說明如后本發(fā)明中敘及的“行”于圖式中系指直向的方向，而敘及的“列”于圖式中系指橫向的方向。首先請參閱圖2，系本發(fā)明于一實施例中區(qū)域字符線驅(qū)動器的電路圖。該區(qū)域字符線驅(qū)動器200具有的晶體管數(shù)量系為兩個，即圖2中的第一晶體管QD及第二晶體管QE，該二晶體管皆為NMOS晶體管且系以串聯(lián)的方式相互連接。該第一晶體管QD，其柵極端用于接收一全域字符線譯碼器(圖未式)的控制端GP所傳遞的第一控制信號。其漏極端耦接一漏極控制端D，用于接收一漏極控制信號。其源極端則耦接一區(qū)域字符線WL，用于提供讀取、程序化或抹除偏壓至該區(qū)域字符線WL。同時，本發(fā)明于實施時，在反或型閃存的內(nèi)存數(shù)組中，于每一區(qū)段且同一行的區(qū)域字符線驅(qū)動器共享該漏極控制端D，其將于后續(xù)圖3A及3B有詳細(xì)說明。接下來將以表一說明本發(fā)明實施例中區(qū)域字符線驅(qū)動器在各種條件下的操作條件。
Read(s)~Read(u)~ Read(u) | PGM (s)~~PGM(u) ~PGM(u)ER(s)~ ER(U)~
DVreadVreadVssVppVppVssVssVss
SVssVssVssVssVssVssVngVss
GPVHITsVHVHP~sVHPVni
GNVssVccVssVssVccVssVssVss
WLVreadVssVssVppVssVssVngfloat表一當(dāng)區(qū)域字符線驅(qū)動器被選擇時，S卩(S)狀態(tài)，于讀取模式下Read (S)，控制端GP傳遞具有高電壓位準(zhǔn)的第一控制信號(VH)至第一晶體管QD的柵極端，以打開該第一晶體管QD，使得該漏極控制端D傳遞的漏極控制信號(此時為Vread)可傳遞至該區(qū)域字符線WL，使對應(yīng)的內(nèi)存單元進(jìn)行讀取程序。其中，讀取模式下，控制端GN傳遞至第二晶體管QE的第二控制信號系為低電壓位準(zhǔn)Vss，于串聯(lián)方式下，并不會打開該第二晶體管QE，因此，透過源極控制端S而施加于第二晶體管QE源極端的低電壓位準(zhǔn)Vss就不會傳遞至該區(qū)域字符線WL。同樣地，在區(qū)域字符線驅(qū)動器被選擇時，于編程模式下PGM(S)，控制端GP傳遞的具有高電壓位準(zhǔn)的第一控制信號(VHP)會打開該第一晶體管QD，使得該漏極控制端D傳遞的漏極控制信號(此時為Vpp)可傳遞至該區(qū)域字符線WL，使對應(yīng)的內(nèi)存單元進(jìn)行編程程序。而在抹除模式下ER(s)，控制端GP傳遞具有負(fù)電壓位準(zhǔn)的第一控制信號(Vng)至該第一晶體管QD的柵極端，控制端GN則傳遞具有低電壓位準(zhǔn)的第二控制信號(Vss)至該第二晶體管QE的柵極端，此二晶體管于本發(fā)明的串聯(lián)方式下，即可打開該第二晶體管QE，使得該源極控制端S傳遞的源極控制信號(此時為Vng)可傳遞至該區(qū)域字符線WL，使對應(yīng)的內(nèi)存單元進(jìn)行抹除程序。當(dāng)區(qū)域字符線驅(qū)動器未被選擇時，即(U)狀態(tài)，表中的一讀取模式Read (U)及一編程模式PGM(U)亦對該第一晶體管QD及第二晶體管QE施加相反于選擇模式下的不同位準(zhǔn)的電壓，以控制區(qū)域字符線驅(qū)動器200施加于區(qū)域字符線WL的電壓信號。其中，未被選擇時，表中的第二個讀取模式Read(U)可透過漏極控制端D傳遞的電壓信號來控制區(qū)域字符線驅(qū)動器200的輸出。于區(qū)域字符線驅(qū)動器未被選擇且位于抹除模式ER(U)下時，可使第一及第二晶體管QD、QE皆接收到相同的低電壓位準(zhǔn)信號Vss，使區(qū)域字符線驅(qū)動器200的輸出系為浮動(floating)。表一的操作狀態(tài)僅為一種示例，仍有其它的操作狀態(tài)可應(yīng)用于本發(fā)明的區(qū)域字符線驅(qū)動器中，并可達(dá)到相同的目的。例如未被選擇且位于抹除模式下時，該源極控制端S傳遞的源極控制信號可為浮動(floating)。
接著請同時參閱圖3A及3B，系根據(jù)圖2的區(qū)域字符線驅(qū)動器應(yīng)用于整體字符線驅(qū)動器結(jié)構(gòu)上的左部分及右部分的平面圖，其中整體字符線驅(qū)動器結(jié)構(gòu)于圖式的表示上被分割為左部分及右部分，其拼合在一起即為整體的電路平面圖。整體字符線驅(qū)動器結(jié)構(gòu)包含對應(yīng)內(nèi)存數(shù)組中的內(nèi)存單元的復(fù)數(shù)個區(qū)塊Block I k，每一區(qū)塊具有復(fù)數(shù)個區(qū)段Sector11 jk(j，k G N)，而每一區(qū)段具有復(fù)數(shù)條字符線以及具有驅(qū)動該等字符線的復(fù)數(shù)個區(qū)域字符線驅(qū)動器200。同一行下的所有區(qū)段具有對應(yīng)的全域字符線譯碼器202 j(j SN)，該全域字符線譯碼器202j具有一第一控制端GP與一第二控制端GN，以分別送出第一控制信號及第二控制信號至相耦接的第一晶體管QD及第二晶體管QE (請同時參閱圖2)。同時，參閱圖式可知，同一行(例如行11)上的區(qū)域字符線驅(qū)動器200的第一晶體管QD的漏極端皆耦接至同一漏極控制端D (例如D11)，亦即，該漏極控制端D的控制線會橫跨內(nèi)存數(shù)組并驅(qū)動位于同一行的區(qū)域字符線驅(qū)動器200。于一實施例中，該全域字符線譯碼器202 j系包含一第一驅(qū)動器202a與一第二驅(qū)動器202b，并分別對應(yīng)該第一控制端GP與該第二控制端GN。第一驅(qū)動器202a受一外部信號VP所控制，而第二驅(qū)動器202b系可為一反向器(inverter)。每一全域字符線譯碼器202j系由對應(yīng)的譯碼信號DECj (j G N)所控制，并藉由第一驅(qū)動器202a與第二驅(qū)動器202b輸出特定電壓(請參閱表一)予第一晶體管QD及第二晶體管QE。于圖3A及3B的實施例中，在一區(qū)塊內(nèi)，由于同一行(例如行11)上的區(qū)域字符線驅(qū)動器200的第一晶體管QD的漏極端皆耦接至同一漏極控制端D(例如D11)。因此，同一區(qū)塊內(nèi)且同一行的相鄰兩區(qū)域字符線驅(qū)動器中，第一晶體管QD及第二晶體管QE排列的順序系恰好相反(請參閱第3A及3B圖)，同樣地，對應(yīng)的第一驅(qū)動器202a與第二驅(qū)動器202b亦為如此，如此可減少電路面積。如第3A及3B圖所示，相鄰二區(qū)段(如sectorfl及sector 31)間系分別共享漏極控制端Dll、D12、Din、Dkl、Dk2、Dkn等。此外，在編程模式下，由于區(qū)域字符線需要的電壓接近10伏特，而第一晶體管QD的導(dǎo)通(以將漏極控制端的電壓減去晶體管內(nèi)的臨限電壓值Vth后傳遞至字符線)需要使柵極端接收的電壓(由該外部信號VP的電壓而來)大于漏極控制端的電壓，為了盡量最小化該外部信號VP的電壓，每一局部字源線驅(qū)動器中的第一晶體管會采用具有較低臨限電壓值的晶體管。綜上所述，本發(fā)明于一局部字源線驅(qū)動器中使用的晶體管數(shù)量及種類僅為兩個NMOS晶體管，其可縮小芯片尺寸(die size)以及節(jié)省更多的面積來供內(nèi)存單元使用。本發(fā)明在上文中已以較佳實例揭露，然熟習(xí)本項技術(shù)者應(yīng)理解的是，該實施例僅用于描繪本發(fā)明，而不應(yīng)解讀為限制本發(fā)明的范圍。應(yīng)注意的是，舉凡與該實施例等效的變 化與置換，均應(yīng)設(shè)為涵蓋于本發(fā)明的范疇內(nèi)。因此，本發(fā)明的保護(hù)范圍當(dāng)以本發(fā)明權(quán)利要求范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種區(qū)域字符線驅(qū)動器，其系用于驅(qū)動反或型閃存的內(nèi)存數(shù)組中一區(qū)段內(nèi)的一區(qū)域字符線，所述的區(qū)域字符線驅(qū)動器具有的晶體管數(shù)量系為兩個，其特征在于，所述的區(qū)域字符線驅(qū)動器由下列串聯(lián)的二晶體管組成 一第一晶體管，系為NMOS晶體管，其柵極端用于接收一全域字符線譯碼器的第一控制信號，其漏極端耦接一漏極控制端用于接收一漏極控制信號，其源極端則耦接所述的區(qū)域字符線 '及 一第二晶體管，系為NMOS晶體管，其柵極端用于接收所述的全域字符線譯碼器的第二控制信號，其漏極端耦接所述的第一晶體管的源極端以及耦接所述的區(qū)域字符線，其源極端耦接一源極控制端用于接收一源極控制信號； 其中，所述的反或型閃存的內(nèi)存數(shù)組中，同一行上的每一區(qū)域字符線驅(qū)動器系共享所 述的漏極控制端。
2.如權(quán)利要求I所述的區(qū)域字符線驅(qū)動器，其特征在于，所述的全域字符線譯碼器具有分別耦接所述的第一晶體管及所述的第二晶體管的一第一控制端及一第二控制端。
3.—種閃存數(shù)組裝置，其特征在于，所述的閃存數(shù)組裝置包含 一內(nèi)存數(shù)組，系包含多個存儲單元，所述的等存儲單元區(qū)分為復(fù)數(shù)個區(qū)塊，每一區(qū)塊具有復(fù)數(shù)個區(qū)段，每一區(qū)段具有復(fù)數(shù)條區(qū)域字符線； 復(fù)數(shù)個區(qū)域字符線驅(qū)動器，各耦接至對應(yīng)的區(qū)域字符線，每一區(qū)域字符線驅(qū)動器具有的晶體管數(shù)量系為兩個，其系由串聯(lián)的一第一晶體管及一第二晶體管組成，且皆為NMOS晶體管，其中，同一行上，每一區(qū)域字符線驅(qū)動器的第一晶體管的漏極端皆耦接至同一漏極控制端；及 復(fù)數(shù)個全域字符線譯碼器，系對應(yīng)于每一區(qū)段并各耦接至對應(yīng)區(qū)段內(nèi)的所有區(qū)域字符線驅(qū)動器。
4.如權(quán)利要求3所述的閃存數(shù)組裝置，其特征在于，所述的每一區(qū)域字符線驅(qū)動器中 所述的第一晶體管，其柵極端用于接收對應(yīng)的全域字符線譯碼器的第一控制信號，其漏極端耦接所述的漏極控制端，其源極端則耦接對應(yīng)的區(qū)域字符線；及 所述的第二晶體管，其柵極端用于接收對應(yīng)的全域字符線譯碼器的第二控制信號，其漏極端耦接所述的第一晶體管的源極端以及耦接對應(yīng)的區(qū)域字符線，其源極端耦接一源極控制端。
5.如權(quán)利要求4所述的閃存數(shù)組裝置，其特征在于，同一區(qū)塊內(nèi)且同一行的相鄰兩區(qū)域字符線驅(qū)動器中，所述的第一晶體管及所述的第二晶體管排列的順序系為相反。
全文摘要
本發(fā)明公開了一種反或型閃存的區(qū)域字符線驅(qū)動器及其閃存數(shù)組裝置。該區(qū)域字符線驅(qū)動器系用于驅(qū)動內(nèi)存數(shù)組中一區(qū)段內(nèi)的一區(qū)域字符線，該區(qū)域字符線驅(qū)動器具有的晶體管數(shù)量系為兩個，系由串聯(lián)的一第一晶體管及一第二晶體管組成，該第一及第二晶體管皆為NMOS晶體管。藉此可減少區(qū)域字符線驅(qū)動器于電路上占用的面積、縮小芯片尺寸，或者是節(jié)省更多的面積來供內(nèi)存單元使用。
文檔編號G11C16/24GK102646449SQ201110039640
公開日2012年8月22日 申請日期2011年2月17日 優(yōu)先權(quán)日2011年2月17日
發(fā)明者赤荻隆男 申請人:宜揚科技股份有限公司