專利名稱：半導體裝置和層疊半導體存儲裝置的制作方法
技術領域：
本申請涉及半導體裝置，更具體而言涉及層疊半導體存儲裝置。
背景技術：
層疊有多個存儲芯片的三維布置結(jié)構(gòu)被用來提高半導體存儲器的集成度?？梢詫⑹褂萌S布置結(jié)構(gòu)的半導體存儲裝置稱為層疊半導體存儲裝置。在層疊半導體存儲裝置中，每個存儲芯片可以被稱為分片(slice)，并且可以根據(jù)層疊半導體存儲裝置的層疊機制而以不同的方式將分片彼此耦合。層疊半導體存儲裝置的層疊機制可以包括系統(tǒng)級封裝(system in package，SIP)方法、封裝體級封裝(package on package, POP)方法、穿通硅通孔(through-silicon via, TSV)方法等。根據(jù)封裝機制，可以使用球形物、導線或凸塊將分片彼此電連接。已經(jīng)提出了 TSV方法作為一種層疊方案，其用來克服由于與控制器的距離的緣故而導致的傳輸速度降低、數(shù)據(jù)帶寬的不足、以及由于與封裝相關的各種不定因素而導致的數(shù)據(jù)傳輸特性的惡化。圖1是使用常見的TSV方法的層疊半導體存儲裝置的示意圖。圖1所示的層疊半導體存儲裝置具有主芯片Master控制多個從芯片Slave的配置。圖1所示的常見的層疊半導體存儲裝置的操作如下。當從層疊半導體存儲裝置的主芯片產(chǎn)生讀取或?qū)懭朊顣r，主芯片將第一時序信號AYP傳送到多個從芯片Slave。第一時序信號AYP可以用作由多個從芯片Slave所產(chǎn)生的用于讀取或?qū)懭氩僮鞯母鞣N時序信號的源信號。第一時序信號AYP也可以單獨地存在于多個從芯片Slave的每個從芯片Slave中，而多個從芯片Slave也可以經(jīng)由單個路徑(例如 TSV方法中的TSV)來共用一個第一時序信號AYP。出于布圖和可用面積的考慮，現(xiàn)有的使用TSV方法的層疊半導體存儲裝置中的TSV的數(shù)量已逐漸減少，使得圖1所示的第一時序信號AYP可以由單個信號構(gòu)成，所述單個信號經(jīng)由多個從芯片Slave共用的單個路徑(例如，TSV)來傳送。在接收第一時序信號AYP之后，多個從芯片Slave通過各個時序信號發(fā)生單元100 來產(chǎn)生用于讀取或?qū)懭氩僮鞯母鞣N時序信號。稍后將會參照圖2來描述各種時序信號。多個從芯片Slave中的每個產(chǎn)生用于讀取操作的第二時序信號PIN。第二時序信號PIN包括當多個從芯片Slave將數(shù)據(jù)傳送到主芯片時所需要的同步信息。主芯片與第二時序信號 PIN同步地接收從多個從芯片Slave傳送的數(shù)據(jù)。在圖1所示的層疊半導體存儲裝置中， 多個從芯片Slave可以共用向主芯片傳送的第二時序信號PIN所用的單個路徑。另外，所述多個從芯片Slave可以共用向主芯片傳送的數(shù)據(jù)所用的單個路徑。因此，第二時序信號 PIN應當以準確的定時被激活。更具體地，由于多個從芯片Slave和主芯片共用所傳送的數(shù)據(jù)所用的路徑以及所傳送的第二時序信號PIN所用的路徑，因此對于每個從芯片Slave而言必須在使用路徑的時間內(nèi)準確地傳送數(shù)據(jù)和第二時序信號PIN。在此，第二時序信號PIN 的歪斜(skew)可能存在問題。每個從芯片Slave在從第一時序信號AYP被觸發(fā)的時間點開始經(jīng)過預定的時間之后產(chǎn)生第二時序信號PIN。然而，每個從芯片Slave所產(chǎn)生的第二時序信號PIN可能由于PVT (process，voltage, temperature，工藝、電壓、溫度)偏差而偏離目標時間點。另外，由于每個從芯片Slave可能由不同的晶片制造而成而不是由相同的晶片制造而成，因此第二時序信號PIN顯著地受到工藝偏差的影響。第二時序信號PIN的這種歪斜使時序余量減少，導致例如數(shù)據(jù)眼(data eye)的有效數(shù)據(jù)區(qū)減小。常見的層疊半導體裝置的一個問題是由于歪斜而導致的操作惡化。除第二時序信號PIN外，每個從芯片Slave的內(nèi)部信號的歪斜也使層疊半導體存儲裝置的操作特性惡化。 另外，各個內(nèi)部信號的時序余量正隨著半導體存儲裝置的高速操作逐漸減少。就這點而言， 越來越需要一種能夠校正每個從芯片Slave的內(nèi)部信號的歪斜的層疊半導體存儲裝置。圖2是圖1所示的常見的時序信號發(fā)生單元100的詳細框圖。 如上所述，每個從芯片Slave所包括的時序信號發(fā)生單元100產(chǎn)生該從芯片slave 的讀取和寫入操作所需要的內(nèi)部時序信號。內(nèi)部時序信號可以包括第一應用信號YI、第二應用信號BWEN、第三應用信號IOSTBP和第二時序信號PIN。第一應用信號YI用于在讀取或?qū)懭氩僮髦锌刂品侄屋斎?輸出線與位線和取反位線之間的電連接。第二應用信號BWEN 用于在寫入操作中控制彼此不同的輸入/輸出線之間的電連接。第三應用信號IOSTBP用于在讀取操作中控制彼此不同的線之間的電連接。第二時序信號PIN從時序信號發(fā)生單元 100的最后的端子輸出，并且包括如上所述的當多個從芯片Slave將數(shù)據(jù)傳送到主芯片時所需要的同步信息。時序信號發(fā)生單元100包括多個延遲電路110、120、130和140。如果接收到第一時序信號AYP，則多個延遲電路110、120、130和140的輸出單元分別輸出第一應用信號YI、第二應用信號BWEN、第三應用信號IOSTBP和第二時序信號PIN。如上所述，第二時序信號PIN是從構(gòu)成時序信號發(fā)生單元100的延遲電路的最后的端子輸出的。這意味著，相比于第一應用信號YI、第二應用信號BWEN和第三應用信號IOSTBP的數(shù)量，從第一時序信號AYP的接收到第二時序信號PIN的產(chǎn)生可能存在許多晶體管，因此在第二時序信號 PIN中會產(chǎn)生由于PVT偏差而導致的最大的歪斜。圖1所示的第三時序信號ft~e_AYP從主芯片傳送到多個從芯片Slave，且第三時序信號ft~e_AYP比第一時序信號AYP提前，并且第三時序信號ft~e_AYP包括從主芯片傳送到多個從芯片Slave的地址信號(未圖示)的接收時序信息。

發(fā)明內(nèi)容
因此，需要一種可以克服上述問題的改進的半導體裝置。但應當理解的是，本發(fā)明的一些方面并不一定克服這些問題。在以下的描述中，某些方面和實施例將是清楚的。應當理解的是這些方面和實施例僅僅是示例性的，并且從廣義上來說，本發(fā)明在不具備這些方面和實施例中的一個或更多個特征的情況下也能實施。在一個示例性的實施例中，一種半導體裝置可以包括參考延遲值檢測單元，所述參考延遲值檢測單元被配置為接收源信號并將源信號延遲以產(chǎn)生參考延遲信號；工藝延遲值檢測單元，所述工藝延遲值檢測單元被配置為接收源信號并將源信號延遲以產(chǎn)生工藝延遲信號；以及信號發(fā)生單元，所述信號發(fā)生單元被配置為接收參考延遲信號和工藝延遲信號，接收輸入信號，并且基于參考延遲信號和工藝延遲信號而以可變的方式延遲輸入信號以產(chǎn)生輸出信號。在另一個示例性的實施例中，一種用于延遲半導體裝置的信號的方法可以包括以下步驟將參考延遲值與工藝延遲值進行比較；以及基于將參考延遲值與工藝延遲值進行比較所獲得的比較結(jié)果而以可變的方式將輸入信號延遲從而產(chǎn)生輸出信號。在另一個示例性的實施例中，一種層疊半導體存儲裝置可以包括主芯片；和多個從芯片，其中所述多個從芯片被配置為共同地接收來自所述主芯片的輸入信號并且包括可變延遲單元，所述可變延遲單元被配置為分別接收參考延遲值和工藝延遲值以基于參考延遲值和工藝延遲值而以可變的方式將輸入信號延遲來產(chǎn)生輸出信號。在另一個示例性的實施例中，一種用于產(chǎn)生層疊半導體存儲裝置的信號的方法可以包括以下步驟主芯片將第一時序信號傳送到多個從芯片；每個從芯片將參考延遲值與工藝延遲值進行比較；并且每個從芯片基于由比較參考延遲值與工藝延遲值所獲得的結(jié)果而以可變的方式將第一時序信號延遲來產(chǎn)生延遲時序信號。在另一個示例性的實施例中，一種層疊半導體存儲裝置可以包括主芯片；和多個從芯片，其中所述多個從芯片被配置為接收來自所述主芯片的輸入信號，并且其中每個從芯片包括第一延遲電路，所述第一延遲電路具有與工藝無關的延遲值；第二延遲電路， 所述第二延遲電路具有與工藝有關的延遲值；以及延遲補償電路，所述延遲補償電路被配置為將所述與工藝無關的延遲值和所述與工藝有關的延遲值進行比較，并對輸入信號的延遲值進行補償。


合并在本說明書中且構(gòu)成本說明書的一部分的附圖解釋根據(jù)本發(fā)明的各個實施例，并且與說明書的描述部分一起用來解釋本發(fā)明的原理。圖1是使用TSV方法的典型的層疊半導體存儲裝置的示意圖；圖2是圖1所示的典型的時序信號發(fā)生單元的詳細框圖；圖3是根據(jù)一個示例性實施例的層疊半導體存儲裝置的示意圖；圖4是圖3所示的時序信號發(fā)生單元和可變延遲單元的詳細框圖；以及圖5是圖3和圖4所示的可變延遲單元的電路圖。
具體實施例方式現(xiàn)在將詳細參考根據(jù)本發(fā)明的示例性實施例和附圖中所圖示的實例。只要有可能，在全部附圖中將使用相同的附圖標記來表示相同或相似的部分。一個示例性的層疊半導體存儲裝置基于施加到每個從芯片Slave的PVT偏差而以可變的方式延遲第一時序信號AYP，從而校正可能出現(xiàn)在每個從芯片Slave中的歪斜。圖3是說明根據(jù)本發(fā)明的一個示例性實施例的層疊半導體存儲裝置的示意圖。在圖3所示的層疊半導體存儲裝置中，在從主芯片傳送到多個從芯片Slave的第一時序信號 AYP的接收端子tl與時序信號發(fā)生單元100之間還設置有可變延遲單元200。
可變延遲單元200可以被配置為檢測每個從芯片Slave中的PVT偏差，通過基于 PVT偏差而以可變的方式延遲第一時序信號AYP來產(chǎn)生延遲時序信號AYPl，并將延遲時序信號AYPl提供給時序信號發(fā)生單元100?？勺冄舆t單元200可以在每個從芯片Slave接收第一時序信號AYP之前檢測每個從芯片Slave中的PVT偏差。相應地，可變延遲單元200檢測每個從芯片Slave中的PVT偏差的操作可以是響應于在第一時序信號AYP之前被激活的信號(例如，第三時序信號 AYP)來執(zhí)行的。可變延遲單元200可以將通過基于PVT偏差而以可變的方式延遲第一時序信號 AYP所獲得的延遲時序信號AYPl提供給時序信號發(fā)生單元100，使得每個從芯片Slave所包括的時序信號發(fā)生單元100可以產(chǎn)生在目標定時被激活的第二時序信號PIN。S卩，可以減少包括第二時序信號PIN的內(nèi)部時序信號的歪斜。多個從芯片Slave的內(nèi)部時序信號的歪斜可以通過可變延遲單元200來減少，使得可以增加在傳送層疊半導體存儲裝置的信號的過程中的時序余量，從而在層疊半導體存儲裝置的高速操作中提供優(yōu)勢。此外，能夠減少這種必要性由于因內(nèi)部時序信號的過度的歪斜的緣故而不將多個路徑集成為單個路徑，因此多個從芯片Slave應當使用多個路徑用于傳輸?shù)诙r序信號PIN。在使用TSV方法的層疊半導體存儲裝置中，就布圖、面積和集成度而言，減少對不必要的路徑的需求是有益的。圖4是說明圖3所示的時序信號發(fā)生單元100和可變延遲單元200的詳細框圖。 如圖3所示，可變延遲單元200可以被包括在每個從芯片Slave中，并且被耦接在第一時序信號AYP的接收端子與時序信號發(fā)生單元100的輸入端子之間。如上所述，可變延遲單元 200可以被配置為檢測相應的從芯片Slave中的PVT偏差，并且將通過基于PVT偏差而以可變的方式延遲第一時序信號AYP所獲得的延遲時序信號AYPl提供給時序信號發(fā)生單元 100。時序信號發(fā)生單元100可以具有與圖2所示的時序信號發(fā)生單元100實質(zhì)上相同的結(jié)構(gòu)。由于除了圖2所示的時序信號發(fā)生單元100接收第一時序信號AYP而此處的時序信號發(fā)生單元100從可變延遲單元200接收延遲時序信號AYPl之外，此處的時序信號發(fā)生單元100可以與圖2所示的時序信號發(fā)生單元100相似地操作，因此將省略其詳細描述。圖5是說明圖3和圖4的可變延遲單元200的電路圖?？勺冄舆t單元200被配置為檢測相應的從芯片Slave中的PVT偏差，并通過基于 PVT偏差而以可變的方式延遲輸入信號“in”來產(chǎn)生輸出信號“out”。在圖3和圖4中，輸入信號“ in”對應于第一時序信號AYP，而輸出信號“out”對應于延遲時序信號AYPl?？梢酝ㄟ^對參考延遲值與工藝延遲值進行比較來執(zhí)行對相應的從芯片Slave中的PVT偏差的檢測。更準確地說，可變延遲單元200被配置為通過具有兩種配置的延遲電路來延遲源信號“source”。具有兩種配置的延遲電路可以包括基于PVT偏差而不同地改變延遲值的電路。一般而言，在半導體存儲裝置中，延遲電路一般可以具有兩種配置。一種是利用RC延遲的延遲電路，而另一種是利用多個反相器的延遲電路。利用RC延遲的延遲電路具有與電阻值和電容值的乘積成比例的延遲時間，而利用多個反相器的延遲電路具有基于構(gòu)成反相器的晶體管的電流量以及反相器的數(shù)量的延遲時間。因此，利用多個反相器的延遲電路的延遲時間顯著地受到晶體管的操作特性的影響。相比于利用多個反相器的延遲電路，利用RC延遲的延遲電路的延遲時間可以對PVT偏差相對不敏感(例如，大約30% )。 就這點而言，利用RC延遲的延遲電路和利用多個反相器的延遲電路是適用于可變延遲單元200的具有兩種配置的延遲電路的。將延遲時間變化對PVT偏差相對不敏感的利用RC 延遲的延遲電路的延遲時間稱為參考延遲值(或與工藝無關的延遲值)，而將與利用RC延遲的延遲電路相比延遲時間變化對PVT偏差相對敏感的利用多個反相器的延遲電路的延遲時間稱為工藝延遲值(或與工藝有關的延遲值)。具有兩種配置的延遲電路可以包括基于PVT偏差而具有不同的延遲時間變化的所有延遲電路。但是，應當注意的是，具有兩種配置的延遲電路(參見圖5的附圖標記210和220)包括利用RC延遲的延遲電路和利用多個反相器的延遲電路這一事實并不限定于用于實現(xiàn)本發(fā)明的必要元素。如圖5所示，可變延遲單元200可以包括參考延遲值檢測單元210、工藝延遲值檢測單元220和信號發(fā)生單元230。參考延遲值檢測單元210可以被配置為延遲源信號“source”并產(chǎn)生參考延遲信號dl。如圖5所示，參考延遲值檢測單元210可以包括具有電阻器R和電容器C的延遲電路。工藝延遲值檢測單元220可以被配置為延遲源信號“source”并產(chǎn)生工藝延遲信號d2。如圖5所示，工藝延遲值檢測單元220可以包括具有多個反相器IV的延遲電路。信號發(fā)生單元230可以被配置為基于參考延遲信號dl和工藝延遲信號d2而以可變的方式延遲輸入信號“ in”，并產(chǎn)生輸出信號“out”。源信號“source”可以使用與輸入信號“in”相比而較早地被激活的信號。在圖3 和圖4中，源信號“source”可以對應于第三時序信號Pre_AYP。在圖3和圖4中，應當注意的是，本發(fā)明并不限定為使用第三時序信號ft~e_AYP作為源信號“source”來作為實現(xiàn)本發(fā)明的前提條件。 參考延遲值檢測單元210和工藝延遲值檢測單元220可以用相同的方式接收并延遲源信號“source”。因此，由參考延遲值檢測單元210和工藝延遲值檢測單元220所產(chǎn)生的參考延遲信號dl的延遲時間與工藝延遲信號d2的延遲時間之差，可以是表示相應的從芯片Slave受到PVT偏差的影響的程度的信息。當工藝延遲信號d2的延遲時間比參考延遲信號dl的延遲時間短時，可以意味著相應的從芯片Slave的晶體管以高速操作。然而， 當工藝延遲信號d2的延遲時間比參考延遲信號dl的延遲時間長時，則可以意味著相應的從芯片Slave的晶體管以低速操作。結(jié)果是，雖然可變延遲單元200以可變的方式延遲輸入信號“in”以產(chǎn)生輸出信號“out”，但可變延遲單元200在工藝延遲信號d2的延遲時間比參考延遲信號dl的延遲時間長時可以將輸入信號“in”延遲第一延遲時間以將輸出信號 “out”輸出，而當工藝延遲信號d2的延遲時間比參考延遲信號dl的延遲時間短時可以將輸入信號“ in”延遲比第一延遲時間長的第二延遲時間以將輸出信號“out”輸出。信號發(fā)生單元230可以包括延遲信號發(fā)生部231、選擇信號發(fā)生部232和信號輸出部 233。延遲信號發(fā)生部231可以被配置為將輸入信號“in”延遲第一延遲時間以產(chǎn)生第一延遲信號indl，將輸入信號“in”延遲第二延遲時間以產(chǎn)生第二延遲信號ind2。延遲信號發(fā)生部231可以包括第一延遲電路2311和第二延遲電路2312。第一延遲電路2311將輸入信號“in”延遲第一延遲時間以產(chǎn)生第一延遲信號indl，第二延遲電路2312將輸入信號“in”延遲第二延遲時間以產(chǎn)生第二延遲信號ind2。第一延遲電路2311和第二延遲電路 2312可以分別包括一般的延遲電路。
選擇信號發(fā)生部232可以被配置為將參考延遲信號dl與工藝延遲信號d2進行比較，并產(chǎn)生選擇信號sel。如圖5所示，選擇信號發(fā)生部232可以包括傳輸門2321、反相器 2322、鎖存電路2323和反相器23M。反相器2322將參考延遲信號dl反相。傳輸門2321 響應于參考延遲信號dl和反相器2322的輸出信號而允許工藝延遲信號d2通過。鎖存電路2323鎖存?zhèn)鬏旈T2321的輸出信號。反相器23 將鎖存電路2323的輸出信號反相，并將反相了的輸出信號輸出作為選擇信號sel。如圖5所示來配置的選擇信號發(fā)生部232在參考延遲信號dl從高電平下降為低電平時將工藝延遲信號d2的邏輯值反相，以將工藝延遲值d2鎖存作為選擇信號sel。因此，當工藝延遲信號d2具有比參考延遲信號dl的高電平脈沖寬度長的高電平脈沖寬度時，選擇信號發(fā)生部232將選擇信號sel鎖存為低電平。 然而，當工藝延遲信號d2具有比參考延遲信號dl短的高電平脈沖寬度時，選擇信號發(fā)生部 232將選擇信號sel鎖存為高電平。信號輸出部233可以被配置為響應于選擇信號sel來選擇第一延遲信號indl和第二延遲信號ind2中的一個，并輸出所選擇的信號作為輸出信號“out”。如圖5所示，信號輸出部233可以包括反相器2331、傳輸門2332和傳輸門2333。反相器2331將選擇信號 sel反相并輸出。傳輸門2332響應于反相器2331的輸出信號和選擇信號sel而允許第一延遲信號indl通過，并輸出第一延遲信號indl作為輸出信號“out”。傳輸門2333響應于選擇信號sel和反相器2331的輸出信號而允許第二延遲信號ind2通過，并輸出第二延遲信號ind2作為輸出信號“out”。圖5所示的信號輸出部233在選擇信號sel處于高電平時輸出第二延遲信號ind2作為輸出信號“out”，而在選擇信號sel處于低電平時輸出第一延遲信號indl作為輸出信號“out”。根據(jù)一個示例性實施例的如圖3至圖5所示的層疊半導體存儲裝置的特征在于， 每個從芯片Slave基于PVT偏差而以可變的方式延遲第一時序信號AYP，以校正其內(nèi)部信號的歪斜。這樣的特征不僅僅限于半導體存儲裝置。本發(fā)明能夠應用于層疊半導體裝置。另外，根據(jù)一個實施例的如圖3至圖5所示的層疊半導體存儲裝置的特征在于，可以通過檢測參考延遲值與工藝延遲值來獲知受PVT偏差影響的程度。這樣的特征不僅僅限于層疊半導體存儲裝置。通過檢測參考延遲值與工藝延遲值來補償所受到的PVT偏差的影響可以應用于所有類型的半導體存儲裝置，以及層疊半導體存儲裝置。根據(jù)一個實施例的如圖5所示的可變延遲單元200基于通過比較參考延遲值與工藝延遲值所獲得的結(jié)果而將第一延遲信號indl和第二延遲信號ind2中的一個輸出作為延遲時序信號AYP1。如圖5所示，由于出于簡便的目的而設置為延遲時序信號AYPl具有兩種延遲時間的配置，因此根據(jù)需要可以采用延遲時序信號AYPl具有三種或更多種延遲時間的配置，即，可以更加精確地調(diào)整延遲時間。應當注意的是，延遲時序信號AYPl具有如圖5 所示的兩種延遲時間的配置僅僅是示例性的，本發(fā)明并不限于此。在圖3所示的層疊半導體存儲裝置中，主芯片和多個從芯片Slave利用TSV方法彼此電連接。然而，本發(fā)明并不限于使用TSV方法的層疊半導體存儲裝置。例如，本發(fā)明可以應用于使用SIP方法、POP方法等的各種類型的多芯片半導體存儲裝置。雖然上面已經(jīng)描述了一些實施例，但是本領域技術人員將會理解的是，描述的實施例僅僅是示例性的。因此，本文描述的半導體裝置及其延遲信號的方法、層疊半導體存儲裝置及其產(chǎn)生信號的方法不應當基于所描述的實施例來限定。確切地說，本文描述的半導體裝置及其延遲信號的方法、層疊半導體存儲裝置及其產(chǎn)生信號的方法應當僅僅根據(jù)所附權利要求書并與上面的描述和附圖相結(jié)合來限定。
權利要求
1.一種半導體裝置，包括參考延遲值檢測單元，所述參考延遲值檢測單元被配置為接收源信號并將所述源信號延遲以產(chǎn)生參考延遲信號；工藝延遲值檢測單元，所述工藝延遲值檢測單元被配置為接收所述源信號并將所述源信號延遲以產(chǎn)生工藝延遲信號；以及信號發(fā)生單元，所述信號發(fā)生單元被配置為接收所述參考延遲信號和所述工藝延遲信號，接收輸入信號，并且基于所述參考延遲信號和所述工藝延遲信號而以可變的方式將所述輸入信號延遲以產(chǎn)生輸出信號。
2.如權利要求1所述的半導體裝置，其中，當所述工藝延遲信號的延遲時間比所述參考延遲信號的延遲時間長時，所述輸入信號被延遲第一延遲時間并被輸出作為所述輸出信號；當所述工藝延遲信號的延遲時間比所述參考延遲信號的延遲時間短時，所述輸入信號被延遲第二延遲時間并被輸出作為所述輸出信號，所述第一延遲時間比所述第二延遲時間短。
3.權利要求2所述的半導體裝置，其中，所述信號發(fā)生單元包括延遲信號發(fā)生部，所述延遲信號發(fā)生部被配置為將所述輸入信號以可變的方式延遲所述第一延遲時間以產(chǎn)生第一延遲信號，并且將所述輸入信號以可變的方式延遲所述第二延遲時間以產(chǎn)生第二延遲信號；選擇信號發(fā)生部，所述選擇信號發(fā)生部被配置為將所述工藝延遲信號與所述參考延遲信號進行比較，并且產(chǎn)生選擇信號；以及信號輸出部，所述信號輸出部被配置為響應于所述選擇信號來選擇所述第一延遲信號和所述第二延遲信號中的一個，并將選中的信號輸出作為所述輸出信號。
4.如權利要求2所述的半導體裝置，其中，所述參考延遲值檢測單元包括用于延遲所述源信號的延遲電路，并且所述延遲電路利用RC延遲來執(zhí)行延遲操作。
5.如權利要求2所述的半導體裝置，其中，所述工藝延遲值檢測單元包括用于延遲所述源信號的延遲電路，并且所述延遲電路利用多個反相器來執(zhí)行延遲操作。
6.一種用于延遲半導體裝置的信號的方法，包括以下步驟 將參考延遲值與工藝延遲值進行比較；以及基于通過將所述參考延遲值與所述工藝延遲值進行比較所獲得的比較結(jié)果來以可變的方式將輸入信號延遲，從而產(chǎn)生輸出信號。
7.如權利要求6所述的方法，其中，在產(chǎn)生所述輸出信號的步驟中，當基于所述比較結(jié)果所述工藝延遲值大于所述參考延遲值時，所述輸入信號被延遲第一延遲時間并被產(chǎn)生作為所述輸出信號；而當基于所述比較結(jié)果所述工藝延遲值小于所述參考延遲值時，所述輸入信號被延遲第二延遲時間并被輸出作為所述輸出信號，所述第一延遲時間比所述第二延遲時間短。
8.如權利要求6所述的方法，其中，將參考延遲值與工藝延遲值進行比較的步驟包括以下步驟利用RC延遲將所述輸入信號延遲來產(chǎn)生參考延遲信號； 利用多個反相器將所述輸入信號延遲來產(chǎn)生工藝延遲信號；以及將所述參考延遲信號與所述工藝延遲信號進行比較。
9.如權利要求6所述的方法，其中，產(chǎn)生輸出信號的步驟包括以下步驟將所述輸入信號延遲第一延遲時間來產(chǎn)生第一延遲信號；將所述輸入信號延遲比所述第一延遲時間長的第二延遲時間來產(chǎn)生第二延遲信號；以及基于所述比較結(jié)果而選擇所述第一延遲信號和所述第二延遲信號中的一個，從而產(chǎn)生選中的信號作為所述輸出信號。
10.一種層疊半導體存儲裝置，包括主芯片；禾口多個從芯片，其中，所述多個從芯片被配置為共同地接收來自所述主芯片的輸入信號，并且所述多個從芯片包括可變延遲單元，所述可變延遲單元被配置為分別接收參考延遲值和工藝延遲值以基于所述參考延遲值和所述工藝延遲值而以可變的方式將所述輸入信號延遲來產(chǎn)生輸出信號。
11.如權利要求10所述的層疊半導體存儲裝置，其中，所述可變延遲單元被配置為當所述工藝延遲值大于所述參考延遲值時將所述輸入信號延遲第一延遲時間來輸出所述輸出信號，而當所述工藝延遲值小于所述參考延遲值時將所述輸入信號延遲第二延遲時間來輸出所述輸出信號。
12.如權利要求11所述的層疊半導體存儲裝置，其中，所述第一延遲時間比所述第二延遲時間短。
13.如權利要求11所述的層疊半導體存儲裝置，其中，所述可變延遲單元包括參考延遲值檢測單元，所述參考延遲值檢測單元被配置為將源信號延遲并產(chǎn)生參考延遲信號；工藝延遲值檢測單元，所述工藝延遲值檢測單元被配置為將所述源信號延遲并產(chǎn)生工藝延遲信號；以及信號發(fā)生單元，所述信號發(fā)生單元被配置為基于所述參考延遲信號和所述工藝延遲信號而以可變的方式將所述輸入信號延遲并產(chǎn)生所述輸出信號。
14.如權利要求13所述的層疊半導體存儲裝置，其中，所述信號發(fā)生單元包括延遲信號發(fā)生部，所述延遲信號發(fā)生部被配置為將所述輸入信號延遲所述第一延遲時間以產(chǎn)生第一延遲信號，將所述輸入信號延遲所述第二延遲時間以產(chǎn)生第二延遲信號；選擇信號發(fā)生部，所述選擇信號發(fā)生部被配置為將所述工藝延遲信號與所述參考延遲信號進行比較并產(chǎn)生選擇信號；以及信號輸出部，所述信號輸出部被配置為響應于所述選擇信號而選擇所述第一延遲信號和所述第二延遲信號中的一個，并將選中的信號輸出作為所述輸出信號。
15.如權利要求13所述的層疊半導體存儲裝置，其中，所述參考延遲值檢測單元包括用于延遲所述源信號的延遲電路，并且所述延遲電路利用RC延遲來執(zhí)行延遲操作。
16.如權利要求13所述的層疊半導體存儲裝置，其中，所述工藝延遲值檢測單元包括用于延遲所述源信號的延遲電路，并且所述延遲電路利用多個反相器來執(zhí)行延遲操作。
17.如權利要求10所述的層疊半導體存儲裝置，其中，所述輸出信號是第一時序信號， 并且所述多個從芯片被配置為響應于所述輸出信號而產(chǎn)生第一應用信號、第二應用信號、第三應用信號和第二時序信號中的一個或更多個。
18.如權利要求17所述的層疊半導體存儲裝置，其中，所述第二時序信號被從所述多個從芯片輸出到所述主芯片；以及從所述多個從芯片輸出的多個第二時序信號是經(jīng)由單個路徑傳送的。
19.如權利要求18所述的層疊半導體存儲裝置，其中，所述路徑被設置成穿通硅通孔的形式。
20.一種用于產(chǎn)生層疊半導體存儲裝置的信號的方法，包括以下步驟 主芯片將第一時序信號傳送到多個從芯片；每個從芯片將參考延遲值與工藝延遲值進行比較；以及每個從芯片基于由對所述參考延遲值與所述工藝延遲值進行比較所獲得的結(jié)果而以可變的方式將所述第一時序信號延遲來產(chǎn)生延遲時序信號。
21.如權利要求20所述的方法，其中，所述第一時序信號是由多個所述從芯片中的每個共用的單個信號。
22.如權利要求20所述的方法，其中，將參考延遲值與工藝延遲值進行比較的步驟包括以下步驟利用RC延遲將源信號延遲來產(chǎn)生參考延遲信號；利用多個反相器將所述源信號延遲來產(chǎn)生工藝延遲信號；以及將所述參考延遲信號與所述工藝延遲信號進行比較。
23.如權利要求20所述的方法，其中，在產(chǎn)生延遲時序信號的步驟中，當所述工藝延遲值大于所述參考延遲值時，所述第一時序信號被延遲第一延遲時間并被產(chǎn)生作為所述延遲時序信號；而當所述工藝延遲值小于所述參考延遲值時，所述第一時序信號被延遲第二延遲時間并被產(chǎn)生作為所述延遲時序信號，所述第一延遲時間比所述第二延遲時間短。
24.如權利要求20所述的方法，還包括以下步驟在產(chǎn)生所述第一時序信號之后，每個從芯片順序地產(chǎn)生第一應用信號、第二應用信號、 第三應用信號和第二時序信號中的一個或更多個。
25.如權利要求24所述的方法，還包括以下步驟每個從芯片在經(jīng)過預定的時間之后將所述第二時序信號傳送到所述主芯片。
26.如權利要求25所述的方法，其中，在將所述第二時序信號傳送到所述主芯片的步驟中，所述多個從芯片經(jīng)由共用的單個路徑來傳送所述第二時序信號。
27.如權利要求沈所述的方法，其中，所述路徑被設置成穿通硅通孔的形式。
28.一種層疊半導體存儲裝置，包括 主芯片；禾口多個從芯片，其中，所述多個從芯片被配置為接收來自所述主芯片的輸入信號，并且每個從芯片包括第一延遲電路，所述第一延遲電路具有與工藝無關的延遲值； 第二延遲電路，所述第二延遲電路具有與所述工藝有關的延遲值；以及延遲補償電路，所述延遲補償電路被配置為將所述與工藝無關的延遲值與所述與工藝有關的延遲值進行比較，并對所述輸入信號的延遲值進行補償。
29.如權利要求28所述的層疊半導體存儲裝置，其中，所述延遲補償電路包括選擇信號發(fā)生部，所述選擇信號發(fā)生部被配置為將所述與工藝無關的延遲值和所述與工藝有關的延遲值進行比較，并產(chǎn)生選擇信號；延遲信號發(fā)生部，所述延遲信號發(fā)生部被配置為將所述輸入信號延遲第一延遲時間以產(chǎn)生第一延遲信號，將所述輸入信號延遲第二延遲時間以產(chǎn)生第二延遲信號；以及信號輸出部，所述信號輸出部被配置為響應于所述選擇信號而選擇并輸出所述第一延遲信號和所述第二延遲信號中的一個。
30.如權利要求觀所述的層疊半導體存儲裝置，其中，所述第一延遲電路被配置為利用RC延遲來執(zhí)行延遲操作。
31.如權利要求觀所述的層疊半導體存儲裝置，其中，所述第二延遲電路被配置為利用多個反相器來執(zhí)行延遲操作。
32.如權利要求四所述的層疊半導體存儲裝置，其中，每個從芯片被配置為響應于所述信號輸出部的輸出信號而產(chǎn)生第一應用信號、第二應用信號、第三應用信號和第二時序信號中的一個或更多個。
33.如權利要求32所述的層疊半導體存儲裝置，其中，所述第二時序信號被從所述多個從芯片輸出到所述主芯片，以及從所述多個從芯片輸出的多個第二時序信號經(jīng)由共用的單個路徑而被傳送到所述主-H-· I I心片。
34.如權利要求33所述的層疊半導體存儲裝置，其中，所述路徑被設置成穿通硅通孔的形式。
35.如權利要求32所述的層疊半導體存儲裝置，其中，所述第三應用信號被用來在讀取操作中控制彼此不同的輸入/輸出線的電連接。
全文摘要
本發(fā)明提供一種半導體裝置，包括參考延遲值檢測單元，被配置為接收源信號并將源信號延遲以產(chǎn)生參考延遲信號；工藝延遲值檢測單元，被配置為接收源信號并將源信號延遲以產(chǎn)生工藝延遲信號；以及信號發(fā)生單元，被配置為接收參考延遲信號和工藝延遲信號，接收輸入信號，并且基于參考延遲信號和工藝延遲信號而以可變的方式將輸入信號延遲以產(chǎn)生輸出信號。
文檔編號G11C11/34GK102467955SQ20111003964
公開日2012年5月23日 申請日期2011年2月17日 優(yōu)先權日2010年10月29日
發(fā)明者樸日光, 樸起德 申請人:海力士半導體有限公司