半導(dǎo)體存儲(chǔ)裝置的制造方法
【專(zhuān)利摘要】本發(fā)明的實(shí)施方式提供一種能抑制信號(hào)的品質(zhì)下降的半導(dǎo)體存儲(chǔ)裝置。實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置具有：布線(xiàn)基板，包括第1至第3接合墊、具有電連接于第1接合墊的一端和另一端的第1布線(xiàn)、具有電連接于第2接合墊的一端和電連接于第1布線(xiàn)的另一端的另一端的第2布線(xiàn)、及具有電連接于第3接合墊的一端和電連接于第1布線(xiàn)的另一端與第2布線(xiàn)的另一端的連接部的另一端的第3布線(xiàn)；存儲(chǔ)器，具有包括第1EEPROM芯片的第1存儲(chǔ)器芯片積層部和包括第2EEPROM芯片的第2存儲(chǔ)器芯片積層部；存儲(chǔ)器控制器；及第1接合線(xiàn)至第3接合線(xiàn)。
【專(zhuān)利說(shuō)明】半導(dǎo)體存儲(chǔ)裝置
[0001][交叉申請(qǐng)]
[0002]本申請(qǐng)享受以日本專(zhuān)利申請(qǐng)2015-52380號(hào)(申請(qǐng)日:2015年3月16日)作為基礎(chǔ)申請(qǐng)的優(yōu)先權(quán)。本申請(qǐng)通過(guò)參照此基礎(chǔ)申請(qǐng)而包含該基礎(chǔ)申請(qǐng)的全部?jī)?nèi)容。
技術(shù)領(lǐng)域
[0003]實(shí)施方式的發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置。
【背景技術(shù)】
[0004]在作為半導(dǎo)體存儲(chǔ)裝置之一的、嵌入式多媒體卡(embedded Multi Media Card:eMMC)等控制器并入型存儲(chǔ)器中，例如當(dāng)寫(xiě)入時(shí)或讀出時(shí)要求使存儲(chǔ)器與存儲(chǔ)器控制器之間的信號(hào)傳輸高速化。
[0005]eMMC等控制器并入型存儲(chǔ)器具有存儲(chǔ)器芯片積層體，該存儲(chǔ)器芯片積層體包含設(shè)在布線(xiàn)基板上的多個(gè)存儲(chǔ)器芯片。存儲(chǔ)器芯片積層體是利用接合線(xiàn)等電連接于布線(xiàn)基板。所述半導(dǎo)體存儲(chǔ)裝置中，若存儲(chǔ)器與存儲(chǔ)器控制器之間使用的信號(hào)的傳送速度提高，則有時(shí)會(huì)令信號(hào)品質(zhì)下降。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的實(shí)施方式提供一種能抑制存儲(chǔ)器與存儲(chǔ)器控制器之間使用的信號(hào)的品質(zhì)下降的半導(dǎo)體存儲(chǔ)裝置。
[0007]實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置具備:布線(xiàn)基板，包括第I接合墊、第2接合墊、第3接合墊、具有電連接于第I接合墊的一端和另一端的第I布線(xiàn)、具有電連接于第2接合墊的一端和電連接于第I布線(xiàn)的另一端的另一端的第2布線(xiàn)、及具有電連接于第3接合墊的一端和電連接于第I布線(xiàn)的另一端與第2布線(xiàn)的另一端的連接部的另一端的第3布線(xiàn);存儲(chǔ)器，具有具備2個(gè)以上積層于布線(xiàn)基板上的第1EEPR0M芯片的第I存儲(chǔ)器芯片積層部、和具備2個(gè)以上積層于第I存儲(chǔ)器芯片積層部上的第2EEPR0M芯片的第2存儲(chǔ)器芯片積層部;存儲(chǔ)器控制器，搭載于布線(xiàn)基板上;第I接合線(xiàn)，使第I接合墊與第1EEPR0M芯片之間電連接;第2接合線(xiàn)，使第2接合墊與第2EEPR0M芯片之間電連接;及第3接合線(xiàn)，使第3接合墊與存儲(chǔ)器控制器之間電連接。
【附圖說(shuō)明】
[0008]圖1是表示半導(dǎo)體存儲(chǔ)裝置的構(gòu)造例的截面示意圖。
[0009]圖2是用于說(shuō)明半導(dǎo)體存儲(chǔ)裝置中的各構(gòu)成要素的連接關(guān)系的示意圖。
[0010]圖3是表示布線(xiàn)層的一部分的分布例的平面示意圖。
[0011 ]圖4是表示半導(dǎo)體存儲(chǔ)裝置的等效電路的圖。
[0012]圖5是表示半導(dǎo)體存儲(chǔ)裝置的等效電路的圖。
[0013]圖6是表示數(shù)據(jù)選通信號(hào)的波形的示例的圖。
[0014]圖7是表示數(shù)據(jù)選通信號(hào)的波形的示例的圖。
[0015]圖8是表示讀出時(shí)經(jīng)由輸入輸出端子輸入輸出的信號(hào)的EYE圖案的示例的圖。
[0016]圖9是表示讀出時(shí)經(jīng)由輸入輸出端子輸入輸出的信號(hào)的EYE圖案的示例的圖。
[0017]圖10是表示半導(dǎo)體存儲(chǔ)裝置的另一構(gòu)造例的截面示意圖。
[0018]圖11是表示半導(dǎo)體存儲(chǔ)裝置的另一構(gòu)造例的截面示意圖。
【具體實(shí)施方式】
[0019]以下，參照?qǐng)D式說(shuō)明實(shí)施方式。另外，圖式是示意性的，例如厚度與平面尺寸的關(guān)系、各層的厚度的比率等有時(shí)會(huì)與實(shí)際不同。而且，實(shí)施方式中，對(duì)于實(shí)質(zhì)上相同的構(gòu)成要素標(biāo)注相同符號(hào)且省略說(shuō)明。
[0020]圖1是表示半導(dǎo)體存儲(chǔ)裝置的構(gòu)造例的截面示意圖，圖2是用于說(shuō)明半導(dǎo)體存儲(chǔ)裝置中的各構(gòu)成要素的連接關(guān)系的示意圖。半導(dǎo)體存儲(chǔ)裝置10具備布線(xiàn)基板1、存儲(chǔ)器2、存儲(chǔ)器控制器3、接合線(xiàn)4a至接合線(xiàn)4c、絕緣樹(shù)脂層5及導(dǎo)電體6。
[0021]布線(xiàn)基板I具有第I面(圖1中的布線(xiàn)基板I的上表面)和位于第I面相反側(cè)的第2面(圖1中的布線(xiàn)基板I的下表面)。進(jìn)而，布線(xiàn)基板I包括絕緣層11、布線(xiàn)層12、布線(xiàn)層13、阻焊劑14、阻焊劑15及通孔16。
[0022]絕緣層11設(shè)于布線(xiàn)基板I的第I面與第2面之間。作為絕緣層11，可使用例如半導(dǎo)體基板、玻璃基板、陶瓷基板、或環(huán)氧玻璃等樹(shù)脂基板等。
[0023]布線(xiàn)層12設(shè)于布線(xiàn)基板I的第I面。布線(xiàn)層12包括多個(gè)導(dǎo)電層，該等多個(gè)導(dǎo)電層至少含有接合墊121a至接合墊121c、和布線(xiàn)122a至布線(xiàn)122c。
[0024]接合墊121a至接合墊121c具有例如作為信號(hào)端子的功能。作為信號(hào)端子，可列舉例如輸入輸出端子(1/0)、數(shù)據(jù)選通信號(hào)端子(DQS)等。進(jìn)而，也可另外設(shè)置具有作為電源端子(VCC、VSS)、可讀信號(hào)端子(RE)等端子的功能的墊。而且，也可針對(duì)各種信號(hào)分別設(shè)置接合墊121a至接合墊121c、及布線(xiàn)122a至布線(xiàn)122c。
[0025]電源端子是用于供給電源電壓VCC、電源電壓VSS的端子。輸入輸出端子是用于輸入輸出命令、地址、編程數(shù)據(jù)及讀數(shù)據(jù)中的至少一種的端子。數(shù)據(jù)選通信號(hào)端子是用于輸入輸出數(shù)據(jù)選通信號(hào)的端子，該數(shù)據(jù)選通信號(hào)控制在存儲(chǔ)器與存儲(chǔ)器控制器之間進(jìn)行數(shù)據(jù)收發(fā)的定時(shí)。作為數(shù)據(jù)選通信號(hào)，也可使用差動(dòng)信號(hào)(DQS0、DQSZ0)?？勺x信號(hào)端子是用于指示讀出動(dòng)作等的狀態(tài)引腳。作為可讀信號(hào)，可使用差動(dòng)信號(hào)(RE0、REZ0)。
[0026]如圖2所示，布線(xiàn)122a具有電連接于接合墊121a的一端和另一端。布線(xiàn)122b具有電連接于接合墊121b的一端、和電連接于布線(xiàn)122a的另一端的另一端。布線(xiàn)122c具有電連接于接合墊121c的一端、和電連接于布線(xiàn)122a的另一端與布線(xiàn)122b的另一端的連接部的另一端。另外，將布線(xiàn)122a、布線(xiàn)122b與布線(xiàn)122c的連接處作為分叉點(diǎn)123。布線(xiàn)122b優(yōu)選為具有與布線(xiàn)122a相同的長(zhǎng)度。布線(xiàn)122c也可長(zhǎng)于布線(xiàn)122a及布線(xiàn)122b。
[0027]圖3是表示布線(xiàn)層12的一部分的分布例的平面圖。圖3中，接合墊121a及接合墊121b是以彼此相鄰的方式配置。即，優(yōu)選為，接合墊121a與接合墊121b之間不存在其他接合墊。由此，能抑制后述的因信號(hào)品質(zhì)的下降引起的電容成分的影響。另外，未必限于圖3所示的分布，也可例如使接合墊121a與接合墊121b配置于隔著存儲(chǔ)器2而彼此分離的位置。
[0028]經(jīng)由接合墊121c(未圖示)而電連接于存儲(chǔ)器控制器3的布線(xiàn)122c經(jīng)由分叉點(diǎn)123而分叉為布線(xiàn)122a及布線(xiàn)122b這兩個(gè)布線(xiàn)。此時(shí)，布線(xiàn)122a電連接于接合墊121a，布線(xiàn)122b電連接于接合墊121b。另外，布線(xiàn)122b的寬度優(yōu)選為與布線(xiàn)122a相等。另外，所謂相等也包括例如存在誤差等實(shí)質(zhì)上相等的情況。
[0029]布線(xiàn)層13設(shè)于布線(xiàn)基板I的第2面。布線(xiàn)層13具有包含連接墊的多個(gè)導(dǎo)電層。連接墊具有作為用于形成導(dǎo)電體6的焊盤(pán)的功能。連接墊的表面被導(dǎo)電體6覆蓋。
[0030]布線(xiàn)層12及布線(xiàn)層13包含例如銅、銀、金或鎳等。例如，也可通過(guò)利用電解鍍敷法或無(wú)電解鍍敷法等形成含有所述材料的鍍敷膜，從而形成布線(xiàn)層12及布線(xiàn)層13。而且，也可使用導(dǎo)電膏而形成布線(xiàn)層12及布線(xiàn)層13。
[0031]阻焊劑14設(shè)于布線(xiàn)層12上，且具有使布線(xiàn)層12的一部分露出的開(kāi)口部。阻焊劑15設(shè)于布線(xiàn)層13上，且具有使布線(xiàn)層13的一部分露出的開(kāi)口部。作為阻焊劑14及阻焊劑15，可使用例如絕緣性樹(shù)脂材料，例如可使用紫外線(xiàn)硬化型樹(shù)脂或熱硬化型樹(shù)脂等。而且，例如可利用蝕刻等在阻焊劑14及阻焊劑15的一部分形成開(kāi)口部。
[0032]通孔16貫穿于布線(xiàn)基板I。通孔16具有例如沿貫穿于絕緣層11的開(kāi)口的內(nèi)壁而設(shè)的導(dǎo)體層、和填充于導(dǎo)體層內(nèi)側(cè)的填孔材。開(kāi)口可例如使用激光而形成。導(dǎo)體層包含銅、銀、金或鎳等。例如，也可通過(guò)利用電解鍍敷法或無(wú)電解鍍敷法等形成含有所述材料的鍍敷膜從而形成導(dǎo)體層。而且，也可使用導(dǎo)電膏來(lái)形成導(dǎo)體層。也可使用與導(dǎo)體層相同的步驟形成接合墊121a至接合墊121c、及布線(xiàn)122a至布線(xiàn)122c中的一者或兩者。填孔材可例如使用絕緣性材料或?qū)щ娦圆牧隙纬?。另外，并不限于此，例如也可通過(guò)利用鍍銅等而向開(kāi)口內(nèi)填充導(dǎo)電性材料來(lái)形成通孔16。
[0033]存儲(chǔ)器2搭載于布線(xiàn)基板I的第I面。存儲(chǔ)器2具有例如電可擦除只讀存儲(chǔ)器(Electrically Erasable Programmable Read-Only Memory:EEPR0M)等存儲(chǔ)器芯片。圖1及圖2中，存儲(chǔ)器2具有包括2個(gè)以上積層于布線(xiàn)基板I上的第1EEPR0M芯片21的第I存儲(chǔ)器芯片積層部2a、和包括2個(gè)以上積層于第I存儲(chǔ)器芯片積層部2a上的第2EEPR0M芯片22的第2存儲(chǔ)器芯片積層部2b。
[0034]多個(gè)第1EEPR0M芯片21是以隔著粘片膜等粘接層而使一部分重疊的方式彼此粘接，多個(gè)第2EEPR0M芯片22是以隔著粘片膜等粘接層而使一部分重疊的方式彼此粘接。第2EEPR0M芯片22優(yōu)選為數(shù)量與第1EEPR0M芯片21相同。另外，也可設(shè)置3個(gè)以上存儲(chǔ)器芯片積層部。
[0035]多個(gè)第1EEPR0M芯片21可例如通過(guò)使用線(xiàn)接合而將設(shè)于各個(gè)第1EEPR0M芯片21的第I電極墊連接而實(shí)現(xiàn)電連接。多個(gè)第2EEPR0M芯片22可例如通過(guò)使用線(xiàn)接合而將設(shè)于各個(gè)第2EEPR0M芯片22的第2電極墊連接而實(shí)現(xiàn)電連接。
[0036]存儲(chǔ)器2具有設(shè)于第I存儲(chǔ)器芯片積層部2a與第2存儲(chǔ)器芯片積層部2b之間的粘片膜等粘接層23。第2存儲(chǔ)器芯片積層部2b是以隔著粘接層23而重疊于第I存儲(chǔ)器芯片積層部2a的第I電極墊的方式積層。通過(guò)設(shè)置粘接層23，可防止接合線(xiàn)4a與第2EEPR0M芯片22接觸。
[0037]存儲(chǔ)器控制器3搭載于布線(xiàn)基板I的第I面，且經(jīng)由布線(xiàn)基板I而電連接于存儲(chǔ)器2。存儲(chǔ)器控制器3控制對(duì)于存儲(chǔ)器2的數(shù)據(jù)寫(xiě)入及數(shù)據(jù)讀出等動(dòng)作。存儲(chǔ)器控制器3包含半導(dǎo)體芯片。
[0038]接合線(xiàn)4a使接合墊121a與第1EEPR0M芯片21之間電連接。接合線(xiàn)4b使接合墊121b與第2EEPR0M芯片22之間電連接。另外，圖1中，接合線(xiàn)4b未電連接于接合線(xiàn)4a，且如圖2所示電分離。接合線(xiàn)4c使接合墊121 c與存儲(chǔ)器控制器3之間電連接。
[0039]作為接合線(xiàn)4a至接合線(xiàn)4c，可使用例如金、銀、銅、鋁等。另外，也可設(shè)置接合線(xiàn)4a至接合線(xiàn)4c以外的接合線(xiàn)。電連接于第I存儲(chǔ)器芯片積層部2a的最上層的第1EEPR0M芯片21的接合線(xiàn)4a的一部分埋入至粘接層23。
[0040]絕緣樹(shù)脂層5含有無(wú)機(jī)填充材(例如S12)，例如可使用將該無(wú)機(jī)填充材與有機(jī)樹(shù)脂等混合而成的密封樹(shù)脂且利用轉(zhuǎn)移成型法、壓縮成型法、射出成型法等成型法形成。
[0041]導(dǎo)電體6設(shè)于布線(xiàn)基板I的第2面。導(dǎo)電體6具有作為外部連接端子的功能。例如經(jīng)由外部連接端子而將信號(hào)及電源電壓等供給至存儲(chǔ)器控制器3。此時(shí)，也可經(jīng)由外部連接端子而將電源電壓供給至存儲(chǔ)器2。導(dǎo)電體6例如使用金、銅、焊料等形成?？墒褂美珏a-銀系、錫-銀-銅系的無(wú)鉛焊料。而且，也可使用多個(gè)金屬材料的積層來(lái)形成導(dǎo)電體6。另外，圖1中是使用導(dǎo)電珠形成導(dǎo)電體6，但也可使用凸塊形成導(dǎo)電體6。
[0042]本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中，將構(gòu)成存儲(chǔ)器的多個(gè)存儲(chǔ)器芯片分成2個(gè)以上群組。而且，針對(duì)存儲(chǔ)器與存儲(chǔ)器控制器之間使用的各信號(hào)分別設(shè)置多個(gè)接合墊，使多個(gè)接合墊各自分別電連接于群組中的存儲(chǔ)器芯片。進(jìn)而，使傳輸各信號(hào)的布線(xiàn)的一端根據(jù)多個(gè)接合墊的數(shù)量而分叉，使分叉端各自電連接于對(duì)應(yīng)的接合墊，使另一端電連接于存儲(chǔ)器控制器。
[0043]此處，參照?qǐng)D4至圖9對(duì)存儲(chǔ)器和存儲(chǔ)器控制器的連接構(gòu)成、與信號(hào)品質(zhì)下降的關(guān)系進(jìn)行說(shuō)明。圖4及圖5是讀出時(shí)半導(dǎo)體存儲(chǔ)裝置的等效電路圖。圖6及圖7是表示數(shù)據(jù)選通信號(hào)的波形的示例的圖。圖8及圖9是表示讀出時(shí)經(jīng)由輸入輸出端子而輸入輸出的信號(hào)的EYE圖案的示例的圖。
[0044]首先，作為比較例，構(gòu)成為未針對(duì)各信號(hào)分別設(shè)置所述多個(gè)接合墊的半導(dǎo)體存儲(chǔ)裝置10中，當(dāng)讀出時(shí)由圖4所示的等效電路表示。圖4中，使存儲(chǔ)器2與存儲(chǔ)器控制器3之間電連接的布線(xiàn)122x具有電感成分L。存儲(chǔ)器2具有電阻成分R和電容成分Cl。存儲(chǔ)器控制器3具有電容成分C3。
[0045]此時(shí)，由電感成分L及電容成分C3產(chǎn)生串聯(lián)共振。進(jìn)而，在相鄰的多個(gè)布線(xiàn)之間產(chǎn)生電容成分CO。當(dāng)已產(chǎn)生電容成分CO時(shí)，不僅產(chǎn)生串聯(lián)共振而且還產(chǎn)生并聯(lián)共振。若產(chǎn)生串聯(lián)共振及并聯(lián)共振這兩者，則如圖6所示，例如在數(shù)據(jù)選通信號(hào)等信號(hào)波形產(chǎn)生噪音30，信號(hào)波形容易成為階梯狀。
[0046]而且，電容成分Cl的值遠(yuǎn)大于電容成分C3，因此輸入輸出至輸入輸出端子的信號(hào)容易產(chǎn)生振鈴。例如，如圖8所示，讀出時(shí)經(jīng)由輸入輸出端子而輸入輸出的信號(hào)的偏差變大，EYE圖案40損壞。存儲(chǔ)器2與存儲(chǔ)器控制器3之間的傳送速度越高則所述現(xiàn)象越顯著。對(duì)此，要求即便在例如250Mbps以上、具體為266Mbps左右的高速傳送速度下，信號(hào)的品質(zhì)也不會(huì)下降。
[0047]本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置由圖5所示的等效電路表示。圖5中，布線(xiàn)122a具有電感成分LI，布線(xiàn)122b具有電感成分L2，布線(xiàn)122c具有電感成分L3。存儲(chǔ)器芯片積層部2a具有電阻成分R和多個(gè)第1EEPR0M芯片21的電容成分Cla。存儲(chǔ)器芯片積層部2b具有多個(gè)第2EEPR0M芯片22的電容成分Clb。存儲(chǔ)器控制器3具有電容成分C3。
[0048]圖5所示的等效電路中，優(yōu)選為，令使用LI及Cla表示的LC電路的共振頻率(1ΛΓ(LI XCIa))與使用L2及CIb表示的LC電路的共振頻率(IAT(L2 XClb))相等。即，優(yōu)選為，使LI和Cla的乘積與L2和Clb的乘積相等。如圖1所示，當(dāng)?shù)贗存儲(chǔ)器芯片積層部2a與第2存儲(chǔ)器芯片積層部2b包含種類(lèi)相同且數(shù)量相同的存儲(chǔ)器芯片時(shí)，可通過(guò)例如使布線(xiàn)122a的長(zhǎng)度(從接合墊121a至分叉點(diǎn)123為止的布線(xiàn)122a的長(zhǎng)度)與布線(xiàn)122b(從接合墊121b至分叉點(diǎn)123為止的布線(xiàn)122b的長(zhǎng)度)的長(zhǎng)度相等，從而容易使LI和Cla的乘積與L2和Clb的乘積相等。
[0049]利用所述構(gòu)成，能消除流過(guò)布線(xiàn)122a及布線(xiàn)122b中的一者的電流與流過(guò)其中另一者的電流之間的磁場(chǎng)，抑制并聯(lián)共振。因此，如圖7所示，能抑制噪音30的產(chǎn)生。
[0050]而且，因電容成分Cl被分為多個(gè)電容成分Cla及電容成分Clb，所以對(duì)于布線(xiàn)的負(fù)載電容減少，從而能抑制信號(hào)的振鈴。因此，例如，如圖9所示，讀出時(shí)經(jīng)由輸入輸出端子而輸入輸出的信號(hào)的偏差變小，能抑制EYE圖案40的損壞。
[0051]另外，當(dāng)寫(xiě)入時(shí)，優(yōu)選為，令使用LI及Cla表示的LC電路的共振頻率(1AT(L1X(:13))或使用1^及(:113表示的^:電路的共振頻率(1/入(1^\(:113))、與使用1^及03表示的^:電路的共振頻率(1AT(L3XC3))相等。即，優(yōu)選為，使LI和Cla的乘積或L2和Clb的乘積、與L3和C3的乘積相等。由此，能抑制并聯(lián)共振。因此，能抑制噪音30的產(chǎn)生。而且，通過(guò)與圖5同樣地使電容成分Cl分為電容成分C Ia與電容成分Clb，能減少對(duì)于一個(gè)信號(hào)布線(xiàn)的負(fù)載電容，因此，能抑制信號(hào)的振鈴。因此，能減小讀出時(shí)經(jīng)由輸入輸出端子而輸入輸出的信號(hào)的偏差。
[0052]另外，布線(xiàn)基板I的構(gòu)造并不限于參照?qǐng)D1至圖3說(shuō)明的構(gòu)造。半導(dǎo)體存儲(chǔ)裝置的另一構(gòu)造例示于圖10及圖11。圖10及圖11是表示半導(dǎo)體存儲(chǔ)裝置的另一構(gòu)造例的截面示意圖。
[0053]圖10所示的半導(dǎo)體存儲(chǔ)裝置10與圖1所示的半導(dǎo)體存儲(chǔ)裝置10相比，不同之處至少在于:多個(gè)第2EEPR0M芯片22以階梯狀積層于第I存儲(chǔ)器芯片積層部2a上。另外，關(guān)于與圖1所示的半導(dǎo)體存儲(chǔ)裝置10相同的部分，可適當(dāng)沿用圖1的說(shuō)明。
[0054]圖10中，也可不設(shè)置粘接層23。而且，接合墊121a及接合墊121b也可與圖3同樣地彼此相鄰。
[0055]圖11所示的半導(dǎo)體存儲(chǔ)裝置10與圖10所示的半導(dǎo)體存儲(chǔ)裝置10相比，不同之處至少在于:第2存儲(chǔ)器芯片積層部2b與布線(xiàn)基板I的連接位置、即接合墊121b的位置。另外，關(guān)于與圖1及圖10所示的半導(dǎo)體存儲(chǔ)裝置10相同的部分，可適當(dāng)使用圖1的說(shuō)明。
[0056]圖10中，接合墊121b設(shè)于與具有接合墊121a的墊部不同的位置。例如，也可將接合墊121a設(shè)于第I墊部，將接合墊121b設(shè)于隔著存儲(chǔ)器2而與第I墊部相離的第2墊部。
[0057]圖10及圖11所示的構(gòu)造中，也可通過(guò)以所述方式調(diào)整LI和Cla的乘積、L2和Clb的乘積、及L3和C3的乘積，來(lái)抑制信號(hào)的振鈴或噪音，從而抑制信號(hào)品質(zhì)的下降。
[0058]另外，本實(shí)施方式是作為示例而提出，并非旨在限制發(fā)明范圍。這些新穎的實(shí)施方式可以其他多種形態(tài)實(shí)施，可在不脫離發(fā)明宗旨的范圍內(nèi)進(jìn)行多種省略、置換、變更。這些實(shí)施方式及其變形屬于發(fā)明范圍或宗旨，且屬于權(quán)利要求中記載的發(fā)明及與其等價(jià)的范圍內(nèi)。
[0059][符號(hào)的說(shuō)明]
[0060]I 布線(xiàn)基板[0061 ] 2 存儲(chǔ)器
[0062]2a 存儲(chǔ)器芯片積層部
[0063]2b 存儲(chǔ)器芯片積層部
[0064]3 存儲(chǔ)器控制器
[0065]4a 接合線(xiàn)
[0066]4b 接合線(xiàn)
[0067]4c 接合線(xiàn)
[0068]5 絕緣樹(shù)脂層
[0069]6 導(dǎo)電體
[0070]10 半導(dǎo)體存儲(chǔ)裝置
[0071]11 絕緣層
[0072]12 布線(xiàn)層
[0073]121a 接合墊
[0074]121b 接合墊
[0075]121c 接合墊
[0076]121x 布線(xiàn)
[0077]122a 布線(xiàn)
[0078]122b 布線(xiàn)
[0079]122c 布線(xiàn)
[0080]122x 布線(xiàn)
[0081]123分叉點(diǎn)
[0082]13 布線(xiàn)層
[0083]14 阻焊劑
[0084]15 阻焊劑
[0085]16 通孔
[0086]21 芯片
[0087]22 芯片
[0088]23 粘接層
[0089]30 噪音
[0090]40 EYE 圖案
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于具備: 布線(xiàn)基板，包括第I接合墊、第2接合墊、第3接合墊、具有電連接于所述第I接合墊的一端和另一端的第I布線(xiàn)、具有電連接于所述第2接合墊的一端和電連接于所述第I布線(xiàn)的另一端的另一端的第2布線(xiàn)、及具有電連接于所述第3接合墊的一端和電連接于所述第I布線(xiàn)的另一端與所述第2布線(xiàn)的另一端的連接部的另一端的第3布線(xiàn)； 存儲(chǔ)器，具有具備2個(gè)以上積層于所述布線(xiàn)基板上的第1EEPR0M芯片的第I存儲(chǔ)器芯片積層部、和具備2個(gè)以上積層于所述第I存儲(chǔ)器芯片積層部上的第2EEPR0M芯片的第2存儲(chǔ)器芯片積層部； 存儲(chǔ)器控制器，搭載于所述布線(xiàn)基板上； 第I接合線(xiàn)，使所述第I接合墊與所述第1EEPR0M芯片之間電連接； 第2接合線(xiàn)，使所述第2接合墊與所述第2EEPR0M芯片之間電連接;及 第3接合線(xiàn)，使所述第3接合墊與所述存儲(chǔ)器控制器之間電連接。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于: 所述第I布線(xiàn)具有第I電感成分， 所述第2布線(xiàn)具有第2電感成分， 所述第3布線(xiàn)具有第3電感成分， 2個(gè)以上的所述第1EEPR0M芯片具有第I電容成分， 2個(gè)以上的所述第2EEPR0M芯片具有第2電容成分， 所述存儲(chǔ)器控制器具有第3電容成分， 所述第2電感成分和所述第2電容成分的乘積等于所述第I電感成分和所述第I電容成分的乘積，或是所述第I電感成分和所述第I電容成分的乘積或所述第2電感成分和所述第2電容成分的乘積等于所述第3電感成分和所述第3電容成分的乘積。3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:所述第2布線(xiàn)具有與所述第I布線(xiàn)相等的長(zhǎng)度。4.根據(jù)權(quán)利要求1至權(quán)利要求3中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:所述第2接合墊是以鄰接于所述第I接合墊的方式設(shè)置。5.根據(jù)權(quán)利要求1至權(quán)利要求3中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于:所述第I接合墊至所述第3接合墊具有作為命令、地址、編程數(shù)據(jù)及讀數(shù)據(jù)中的至少一個(gè)信號(hào)的輸入輸出端子或數(shù)據(jù)選通信號(hào)端子的功能。
【文檔編號(hào)】H01L23/12GK105990259SQ201510996104
【公開(kāi)日】2016年10月5日
【申請(qǐng)日】2015年12月25日
【發(fā)明人】谷本亮, 鈴谷信人, 神山洋平, 太田邦夫
【申請(qǐng)人】株式會(huì)社東芝