專利名稱：時鐘控制電路和使用時鐘控制電路的半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及半導體集成電路，更具體而言涉及時鐘周期控制電路和包括所述時鐘周期控制電路的半導體存儲裝置。
背景技術：
諸如半導體存儲裝置的半導體裝置通常與從外部提供的外部時鐘同步地操作。為了半導體存儲裝置的更加高速的操作，應當增加外部時鐘的頻率。因此半導體存儲裝置被設計成與具有高頻率的時鐘同步地操作?；旧希雽w存儲裝置所接收的所有外部信號諸如數據、命令和地址應當與外部時鐘同步。與外部時鐘同步輸入的數據、命令和地址的建立和保持余量可能隨著時鐘頻率的增加而降低。為了半導體存儲裝置的正確操作，有必要保證這些外部信號的建立和保
持余量。

發(fā)明內容
因此，需要一種內部時鐘頻率控制電路和使用所述內部時鐘頻率控制電路的半導體裝置，其能夠增加從所述半導體裝置的外部輸入的命令和地址的建立和保持余量。然而， 應當理解的是，本發(fā)明的一些方面并不一定克服了這種問題。在以下的描述中，一些方面和實施例將變得清楚。應當理解的是，這些方面和實施例僅是示例性的，并且從廣義上來說，在不具備這些方面和實施例中的一個或更多個特征的情況下也能實施本發(fā)明。在本發(fā)明的一個示例性實施例中，一種半導體裝置的時鐘控制電路包括模式寄存器組，被配置為接收模式寄存器組控制信號并輸出模式寄存器組信號；延遲單元，被配置為當在模式寄存器組信號被激活后經過了預定周期時產生使能信號；分頻命令譯碼器，被配置為當所述使能信號被激活時，接收同步命令并對同步命令進行譯碼，以產生分頻開始信號；以及分頻選擇單元，被配置為接收具有第一頻率的輸入時鐘，并輸出具有第二頻率的選擇時鐘，其中，所述第二頻率的值依賴于分頻開始信號的電平而實質上等于所述第一頻率的值或小于所述第一頻率的值。在本發(fā)明的另一個示例性實施例中，一種半導體裝置包括內部時鐘頻率控制電路，被配置為基于模式寄存器組控制信號和同步命令，來將頻率與外部時鐘的頻率實質上相等的時鐘或者頻率與外部時鐘的頻率不同的時鐘輸出作為選擇時鐘；數據處理單元，被配置為基于頻率與外部時鐘的頻率實質上相等的時鐘，接收輸入的外部數據并將輸入的外部數據輸出作為內部數據；以及命令地址處理單元，被配置為基于所述選擇時鐘，來接收外部命令和外部地址并將外部命令和外部地址輸出作為內部命令和內部地址。


合并在本說明書中并構成本說明書的一部分的附圖解釋根據本發(fā)明的各個實施例并且與說明書描述部分一起用來解釋本發(fā)明的原理。圖1是示意性地說明根據本發(fā)明的一個實施例的半導體裝置的結構圖；圖2是示意性地說明圖1所示的延遲單元的結構圖；圖3是示意性地說明圖1所示的分頻選擇單元的結構圖；以及圖4A和圖4B是根據本發(fā)明的一個實施例的圖1所示的半導體存儲裝置的時序圖。
具體實施例方式現在將詳細參考根據本發(fā)明的示例性實施例和附圖中所圖示的實例。只要有可能，在全部附圖中將使用相同的附圖標記來表示相同或相似的部分。圖1是示意性地說明根據本發(fā)明的一個實施例的半導體裝置的結構圖。參見圖1， 根據本發(fā)明的一個實施例的半導體裝置例如半導體存儲裝置包括時鐘緩沖器10、第一時鐘控制單元20、第二時鐘控制單元30、命令地址處理單元40、數據處理單元50和內部時鐘頻率控制電路100。時鐘緩沖器10被配置為將外部時鐘CLK_ext緩沖，以產生內部時鐘CLK_int。第一時鐘控制單元20被配置為接收內部時鐘CLK_int，以產生數據處理時鐘CLK_ data。例如，第一時鐘控制單元20可以基于半導體存儲裝置的操作來將內部時鐘CLK_int 輸出作為數據處理時鐘CLK_data或將數據處理時鐘CLK_data鎖定為特定的電平。更具體而言，當半導體存儲裝置執(zhí)行用于接收外部數據的操作時，第一時鐘控制單元20將內部時鐘CLKjnt輸出作為數據處理時鐘CLK_data。然而，當半導體存儲裝置不執(zhí)行用于接收外部數據的操作時，第一時鐘控制單元20將數據處理時鐘CLK_data鎖定為特定的電平。第二時鐘控制單元30被配置為接收選擇時鐘CLK_sel以產生命令地址處理時鐘 CLK_Comadd。例如，第二時鐘控制單元30基于半導體存儲裝置的操作來將選擇時鐘CLK_ sel輸出作為命令地址處理時鐘CLK_comadd或者將命令地址處理時鐘CLK_comadd鎖定為特定的電平。更具體而言，當半導體存儲裝置執(zhí)行用于從外部接收命令或地址的操作時，第二時鐘控制單元30將選擇時鐘CLK_sel輸出作為命令地址處理時鐘CLK_Comadd。然而，當半導體存儲裝置不執(zhí)行用于從外部接收命令或地址的操作時，第二時鐘控制單元30將命令地址處理時鐘CLK_comadd鎖定為特定的電平。命令地址處理單元40被配置為基于命令地址處理時鐘CLK_Comadd來將從外部輸入的外部命令和外部地址輸出作為內部命令command_int和內部地址address_int。數據處理單元50被配置為基于數據處理時鐘CLK_data來將從外部輸入的外部數據DATA輸出作為內部數據DATAjnt。內部時鐘頻率控制電路100被配置為基于模式寄存器組(mode register set)控制信號MRS_ctrl和同步信號SYNC，來輸出頻率與外部時鐘CLK_ext的頻率實質上相同的時鐘或者頻率與外部時鐘CLK_ext的頻率不同的時鐘，作為選擇時鐘CLK_sel。
內部時鐘頻率控制電路100包括模式寄存器組110、延遲單元120、分頻命令譯碼器130和分頻選擇單元140。模式寄存器組110被配置為接收模式寄存器組控制信號MRS_ctrl并產生模式寄存器信號MRS_signal。例如，基于模式寄存器組控制信號MRS_ctrl，模式寄存器組(mode register set) 110決定半導體存儲裝置所接收的外部命令和外部地址的脈沖寬度，例如決定外部命令和外部地址的脈沖寬度是對應于外部時鐘CLK_ext的半個周期還是預定周期 (例如，一個周期)，并相應地激活模式寄存器組信號MRS_signal。延遲單元120被配置為當在模式寄存器組信號MRS_signal被激活之后經過了數據處理時鐘CLK_data的預定數量個周期(例如4個周期)時，將使能信號er^signal激活。 例如，在數據處理時鐘CLK_data的預定數量個周期之后，延遲單元120將模式寄存器組信號MRS_Signal輸出作為使能信號er^signal。圖2是示意性地說明圖1所示的延遲單元的結構圖。參見圖2，延遲單元120包括級聯耦接的第一觸發(fā)器FFll至第四觸發(fā)器FF14。第一觸發(fā)器FFll至第四觸發(fā)器FF14中的每個被配置為接收數據處理時鐘CLK_data。在第一觸發(fā)器FFll至第四觸發(fā)器FF14之中，最前面的觸發(fā)器即第一觸發(fā)器FFll被配置為接收模式寄存器組信號MRS_signal，而最后面的觸發(fā)器即第四觸發(fā)器FF14被配置為輸出使能信號erusignal。由于級聯耦接的四個觸發(fā)器FFll至FF14基于數據處理時鐘CLK_data來將模式寄存器組信號MRS_signal移位，因此在數據處理時鐘CLK_data的4個周期之后，模式寄存器組信號MRS_signal被輸出作為使能信號en_signal。分頻命令譯碼器130被配置為當使能信號erusignal被激活時，對同步命令SYNC 進行譯碼以產生分頻開始信號DIV_start。例如，當使能信號erusignal被激活時，分頻命令譯碼器130被激活以對同步命令SYNC進行譯碼。如果同步命令SYNC的譯碼輸出表明的是指示對內部時鐘CLKjnt進行分頻的命令，則分頻命令譯碼器130激活分頻開始信號 DIV_start0同步命令SYNC包括從處在半導體存儲裝置外部的控制器輸出的片選信號CS、 列地址選通(CAQ信號、行地址選通(RAQ信號和寫入使能(WE)信號。半導體存儲裝置識別所述外部信號的特定組合作為同步命令SYNC。例如，低電平的片選信號CS、高電平的CAS 信號、高電平的RAS信號和高電平的TO信號這樣的組合被半導體存儲裝置識別為同步命令 SYNC。分頻選擇單元140被配置為基于分頻開始信號DIV_start對內部時鐘CLK_int進行分頻，以將分頻時鐘輸出作為選擇時鐘CLK_sel或者將內部時鐘CLK_int輸出作為選擇時鐘 CLK_sel。圖3是示意地說明圖1所示的分頻選擇單元的結構圖。參見圖3，分頻選擇單元 140包括時鐘分頻部141和時鐘選擇部142。時鐘分頻部141被配置為對內部時鐘CLK_int進行分頻(例如2分頻)并產生分頻時鐘CLK_div。時鐘分頻部141包括第五觸發(fā)器FF21和反相器IV21。第五觸發(fā)器FF21基于內部時鐘CLK_int，將輸入到其輸入端子的信號輸出到其輸出端子。反相器IV21從第五觸發(fā)器 FF21的輸出端子接收信號(即輸出信號)并將該信號反相，并將反相信號輸出到第五觸發(fā)器FF21的輸入端子作為輸入信號。第五觸發(fā)器FF21的輸出信號是分頻時鐘CLK_div。
時鐘選擇部142被配置為基于分頻開始信號DIV_start來輸出內部時鐘CLK_int 或分頻時鐘CLK_div作為選擇時鐘CLK_sel。例如，時鐘選擇部142在分頻開始信號DIV_ start被激活時輸出分頻時鐘CLK_div作為選擇時鐘CLK_sel，而在分頻開始信號DIV_ start被去激活時輸出內部時鐘CLK_int作為選擇時鐘CLK_sel。下面將參照圖1至圖3描述根據本發(fā)明的實施例的如上述配置的半導體存儲裝置的操作。模式寄存器組110是用來儲存與半導體存儲裝置的操作相關的信息的一般電路。 模式寄存器組Iio儲存與半導體存儲裝置是接收具有與外部時鐘CLK_ext的半個周期相對應的脈沖寬度的外部命令和外部地址還是接收具有與外部時鐘CLK_ext的一個周期相對應的脈沖寬度的外部命令和外部地址有關的信息。當模式寄存器組控制信號MRS_ctrl被激活并被輸入到模式寄存器組110時，模式寄存器組Iio將模式寄存器組信號MRS_signal激活。在經過具有與內部時鐘CLK_int的頻率實質上相等的頻率的數據處理時鐘CLK_ data的四個周期之后，延遲單元120輸出激活的模式寄存器組信號MRS_signal作為使能信號 en_signal。當使能信號erusignal被激活時，分頻命令譯碼器130被激活來對同步命令SYNC 進行譯碼。這時，如果同步命令SYNC是指示對內部時鐘CLK_int進行分頻的命令，則分頻命令譯碼器130激活分頻開始信號DIV_start。分頻選擇單元140對內部時鐘CLK_int進行分頻以產生分頻時鐘CLK_div，并在分頻開始信號DIV_start被激活時輸出分頻時鐘CLK_div作為選擇時鐘CLK_sel，而在分頻開始信號DIV_start被去激活時輸出內部時鐘CLK_int作為選擇時鐘CLK_sel。內部時鐘CLK_int被輸入到第一時鐘控制單元20然后作為數據處理時鐘CLK_ data被輸出到數據處理單元50。數據處理單元50基于數據處理時鐘CLK_data來接收從外部輸入的外部數據DATA 以產生內部數據DATA_int。選擇時鐘CLK_sel被輸入到第二時鐘控制單元30然后作為命令地址處理時鐘 CLK_comadd被輸出到命令地址處理單元40。命令地址處理單元40基于命令地址處理時鐘CLK_comadd，來將外部命令和外部地址輸出作為內部命令command_int和內部地址address_int。根據本發(fā)明，基于寄存器組控制信號MRS_ctrl和同步命令SYNC來對內部時鐘 CLK_int進行分頻。分頻時鐘CLK_div和內部時鐘CLK_int中的一個被輸出作為選擇時鐘 CLK_sel，并確定選擇時鐘CLK_sel的輸出定時。選擇時鐘CLK_sel被用作命令地址處理時鐘 CLK_comadd。根據本發(fā)明，外部命令和外部地址可以基于頻率與外部時鐘CLK_ext的頻率實質上相等的命令地址處理時鐘CLK_Comadd來被接收，并被輸出作為內部命令commancLint和內部地址addressjnt。另外，根據本發(fā)明，外部命令和外部地址可以基于頻率比外部時鐘 CLK_ext的頻率低的時鐘(由對外部時鐘CLK_ext進行分頻而獲得的分頻時鐘CLK_div所產生的命令地址處理時鐘CLK_comadd)來被接收，并被輸出作為內部命令command_int禾口內部地址address_int。
與此同時，根據本發(fā)明，外部數據DATA可以基于頻率與外部時鐘CLK_ext的頻率實質上相等的數據處理時鐘CLK_data來被接收，并被輸出作為內部數據DATA_int。因此，根據本發(fā)明，在接收外部數據的情況下，可以使用頻率與外部時鐘的頻率實質上相等的時鐘。在接收外部命令和外部地址的情況下，可以使用頻率與外部時鐘的頻率實質上相等的時鐘或者頻率比外部時鐘的頻率低的時鐘。一般的半導體存儲裝置在外部時鐘的上升定時接收從外部輸入的外部數據、外部命令和外部地址，并在外部時鐘的下降定時輸出所述外部數據、所述外部命令和所述外部地址作為內部信號。輸入到一般的半導體存儲裝置的外部數據、外部命令和外部地址的大小與外部時鐘的半個周期實質上相等。隨著外部時鐘的頻率增加，外部數據、外部命令和外部地址的大小降低。因此，在一般的半導體存儲裝置中，隨著外部時鐘的頻率增加，外部數據、外部命令和外部地址的建立和保持余量降低。圖4A和圖4B是根據本發(fā)明的一個實施例的圖1所示的半導體存儲裝置的時序圖。根據本發(fā)明，基于頻率與外部時鐘的頻率實質上相等的時鐘來接收外部數據，基于頻率與外部時鐘的頻率實質上相等的時鐘或者頻率比外部時鐘的頻率低的時鐘來接收外部命令和外部地址。因此，根據本發(fā)明，可以接收與外部時鐘的半個周期相對應的外部數據，可以根據使用本發(fā)明半導體存儲裝置的用戶或預先設定的環(huán)境來接收比外部時鐘的半個周期大的外部命令和外部地址。根據本發(fā)明，可以實質地維持與現有技術相似的外部命令和外部地址的建立和保持余量，即圖4B所示；并且可以提高外部命令和外部地址的建立和保持余量，如圖4A所示。結果，根據本發(fā)明，在實質地維持與現有技術相似的數據輸入速度的同時可以提高外部命令和外部地址的建立和保持余量。雖然上面已經描述了一些實施例，但是本領域技術人員將會理解的是，描述的實施例僅僅是示例性的。因此，本文描述的內部時鐘頻率控制電路和使用內部時鐘頻率控制電路的半導體存儲裝置不應當基于所描述的實施例而受到限制。確切地說，本文描述的內部時鐘頻率控制電路和使用內部時鐘頻率控制電路的半導體存儲裝置應當僅僅根據所附權利要求書并結合上面的描述和附圖來限定。
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權利要求
1.一種半導體裝置的時鐘控制電路，包括模式寄存器組，所述模式寄存器組被配置為接收模式寄存器組控制信號并輸出模式寄存器組信號；延遲單元，所述延遲單元被配置為當在所述模式寄存器組信號被激活后經過了預定周期時產生使能信號；分頻命令譯碼器，所述分頻命令譯碼器被配置為當所述使能信號被激活時，接收同步命令并對同步命令進行譯碼，以產生分頻開始信號；以及分頻選擇單元，所述分頻選擇單元被配置為接收具有第一頻率的輸入時鐘，并輸出具有第二頻率的選擇時鐘，其中，所述第二頻率的值依賴于所述分頻開始信號的電平而實質上等于所述第一頻率的值或小于所述第一頻率的值。
2.如權利要求1所述的時鐘控制電路，其中，所述模式寄存器組被配置為基于所述模式寄存器組控制信號，決定所述半導體存儲裝置所接收的外部命令和外部地址的脈沖寬度。
3.如權利要求1所述的時鐘控制電路，其中，所述延遲單元被配置為當所述模式寄存器組信號被激活后經過了數據處理時鐘的預定周期時，將所述模式寄存器組信號輸出作為所述使能信號。
4.如權利要求3所述的時鐘控制電路，其中， 所述延遲單元包括級聯耦接的多個觸發(fā)器；以及所述多個觸發(fā)器中的每個接收所述數據處理時鐘，所述多個觸發(fā)器中的最前面的觸發(fā)器接收模式寄存器組信號，而所述多個觸發(fā)器中的最后面的觸發(fā)器輸出所述使能信號。
5.如權利要求1所述的時鐘控制電路，其中，所述分頻命令譯碼器被配置為當所述使能信號被激活時被激活；對所述同步命令進行譯碼；并且如果所述同步命令的譯碼輸出表明的是指示對所述輸入時鐘進行分頻的命令，則激活所述分頻開始信號。
6.如權利要求1所述的時鐘控制電路，還包括時鐘緩沖器，所述時鐘緩沖器被配置為通過將外部時鐘緩沖來輸出所述輸入時鐘；以及時鐘控制單元，所述時鐘控制單元被配置為接收所述輸入時鐘并產生數據處理時鐘。
7.如權利要求6所述的時鐘控制電路，其中，所述分頻選擇單元包括時鐘分頻部，所述時鐘分頻部被配置為對所述輸入時鐘進行分頻并產生分頻時鐘；以及時鐘選擇部，所述時鐘選擇部被配置為基于所述分頻開始信號，來輸出所述輸入時鐘或所述分頻時鐘作為所述選擇時鐘。
8.一種半導體裝置，包括內部時鐘頻率控制電路，所述內部時鐘頻率控制電路被配置為基于模式寄存器組控制信號和同步命令，來將頻率與外部時鐘的頻率實質上相等的時鐘或者頻率與外部時鐘的頻率不同的時鐘輸出作為選擇時鐘；數據處理單元，所述數據處理單元被配置為基于頻率與所述外部時鐘的頻率實質上相等的時鐘來接收輸入的外部數據并將輸入的所述外部數據輸出作為內部數據；以及命令地址處理單元，所述命令地址處理單元被配置為基于所述選擇時鐘，來接收外部命令和外部地址并將所述外部命令和所述外部地址輸出作為內部命令和內部地址。
9.如權利要求8所述的半導體裝置，其中，所述內部時鐘頻率控制電路包括 時鐘緩沖器，所述時鐘緩沖器被配置為通過將所述外部時鐘緩沖來產生內部時鐘；第一時鐘控制單元，所述第一時鐘控制單元被配置為接收所述內部時鐘并產生輸入到所述數據處理單元的數據處理時鐘；以及第二時鐘控制單元，所述第二時鐘控制單元被配置為接收所述選擇時鐘并產生輸入到所述命令地址處理單元的命令地址處理時鐘。
10.如權利要求9所述的半導體裝置，其中，所述數據處理單元被配置為基于所述數據處理時鐘來將所述外部數據輸出作為所述內部數據。
11.如權利要求9所述的半導體裝置，其中，所述命令地址處理單元被配置為基于所述命令地址處理時鐘來將所述外部命令和所述外部地址輸出作為所述內部命令和所述內部地址。
12.如權利要求9所述的半導體裝置，其中，所述內部時鐘頻率控制電路包括模式寄存器組，所述模式寄存器組被配置為接收所述模式寄存器組控制信號并輸出模式寄存器組信號；延遲單元，所述延遲單元被配置為當在所述模式寄存器組信號被激活后經過了預定周期時將使能信號激活；分頻命令譯碼器，所述分頻命令譯碼器被配置為當所述使能信號被激活時，對所述同步命令進行譯碼并產生分頻開始信號；以及分頻選擇單元，所述分頻選擇單元被配置為基于所述分頻開始信號，來將通過對所述內部時鐘進行分頻而獲得的時鐘輸出作為所述選擇時鐘或將所述內部時鐘輸出作為所述選擇時鐘。
13.如權利要求12所述的半導體裝置，其中，所述模式寄存器組被配置為基于所述模式寄存器控制信號，來確定所述半導體裝置是接收具有與所述外部時鐘的半個周期相對應的脈沖寬度的外部命令和外部地址，還是接收具有與所述外部時鐘的一個周期相對應的脈沖寬度的外部命令和外部地址。
14.如權利要求12所述的半導體裝置，其中，所述延遲單元被配置為在所述數據處理時鐘的預定時間段之后將所述模式寄存器組信號輸出作為所述使能信號，所述數據處理時鐘的頻率與所述外部時鐘的頻率實質上相等。
15.如權利要求14所述的半導體裝置，其中， 所述延遲單元包括級聯耦接的多個觸發(fā)器；以及所述多個觸發(fā)器的每個接收所述數據處理時鐘，所述多個觸發(fā)器中的最前面的觸發(fā)器接收所述模式寄存器組信號，而所述多個觸發(fā)器中的最后面的觸發(fā)器輸出所述使能信號。
16.如權利要求12所述的半導體裝置，其中，所述分頻命令譯碼器被配置為當所述使能信號被激活時被激活；對所述同步命令進行譯碼；并且如果所述同步命令的譯碼輸出表明的是指示對所述內部時鐘進行分頻的命令，則激活所述分頻開始信號。
17.如權利要求12所述的半導體裝置，其中，所述分頻選擇單元包括時鐘分頻部，所述時鐘分頻部被配置為對所述內部時鐘進行分頻并產生分頻時鐘；以及時鐘選擇部，所述時鐘選擇部被配置為基于所述分頻開始信號，來輸出所述內部時鐘或所述分頻時鐘作為所述選擇時鐘。
全文摘要
本發(fā)明涉及一種半導體存儲裝置的內部時鐘頻率控制電路，包括模式寄存器組，被配置為接收模式寄存器組控制信號和輸出模式寄存器組信號；延遲單元，被配置為當在模式寄存器組信號被激活后經過了預定周期時產生使能信號；分頻命令譯碼器，被配置為當所述使能信號被激活時，接收同步命令并對同步命令進行譯碼以產生分頻開始信號；以及分頻選擇單元，被配置為接收具有第一頻率的輸入時鐘，并輸出具有第二頻率的選擇時鐘，其中，第二頻率的值依賴于分頻開始信號的電平而實質上等于第一頻率的值或小于第一頻率的值。
文檔編號G11C11/401GK102467956SQ20111003894
公開日2012年5月23日 申請日期2011年2月16日 優(yōu)先權日2010年11月17日
發(fā)明者具岐峰 申請人:海力士半導體有限公司