專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲裝置，更具體而言，涉及一種利用數(shù)據(jù)屏蔽(data mask)方法的半導(dǎo)體存儲裝置。
背景技術(shù)：
盡管在半導(dǎo)體存儲裝置中寫入了新數(shù)據(jù)，但可以執(zhí)行常見的數(shù)據(jù)屏蔽操作使得不改變已寫入特定存儲區(qū)的信息。尤其是，當輸入和輸出具有相同信息的數(shù)據(jù)時，數(shù)據(jù)屏蔽操作可以防止對相應(yīng)數(shù)據(jù)的不必要的輸入和輸出。在諸如DRAM的典型半導(dǎo)體存儲裝置中，可以根據(jù)下列過程來執(zhí)行數(shù)據(jù)屏蔽操作。 在DRAM中，寫入操作是以如下方式執(zhí)行的根據(jù)輸入的數(shù)據(jù)將區(qū)段輸入/輸出線對SIO/ SIOB預(yù)充電，并且在列控制信號YI被激活時將位線感測放大器所放大的位線對BL/BLB與區(qū)段輸入/輸出線對SI0/SI0B電耦合。在數(shù)據(jù)屏蔽操作中，在不使用輸入數(shù)據(jù)的情況下將區(qū)段輸入/輸出線對SI0/SI0B預(yù)充電至預(yù)定電平、例如核心電壓VC0RE，并且在數(shù)據(jù)寫入操作的情況下，在列控制信號YI被激活時分別將位線對BL/BLB以及被預(yù)充電至核心電壓 VCORE的區(qū)段輸入/輸出線對SI0/SI0B電連接。這樣，不會改變位線對BL/BLB的邏輯值。在這樣的數(shù)據(jù)屏蔽操作中，當由位線感測放大器放大的位線對BL/BLB以及被預(yù)充電至核心電壓VCORE的區(qū)段輸入/輸出線對SI0/SI0B響應(yīng)于列控制信號YI而電耦合時，在位線對BL/BLB和區(qū)段輸入/輸出線對SI0/SI0B之間分別產(chǎn)生電荷共用。例如，由于位線對BL/BLB分別被放大至外部電壓VDD和接地電壓VSS的電平，并且區(qū)段輸入/輸出線對SI0/SI0B被預(yù)充電至核心電壓VCORE的電平，因此在列控制信號YI被激活時，在位線對 BL/BLB中產(chǎn)生暫時的電壓升/降。位線感測放大器被設(shè)計為使得即使出現(xiàn)這樣的暫時電壓升/降，在位線對BL/BLB的邏輯值上也不產(chǎn)生非預(yù)期變化。列控制信號YI是用于在讀取/寫入操作中控制位線對BL/BLB與區(qū)段輸入/輸出線對SI0/SI0B電耦合的操作的信號，并且可以通過在選通信號被激活時對列地址信號譯碼而產(chǎn)生。因此，選通信號成為列控制信號YI的源信號。另外，列控制信號YI被設(shè)置為借助在寫入操作期間比在讀取期間長的脈沖寬度來激活，以便穩(wěn)定地寫入數(shù)據(jù)?，F(xiàn)有的半導(dǎo)體存儲裝置的一個問題在于，在數(shù)據(jù)屏蔽操作期間可能會寫入不期望的數(shù)據(jù)。隨著半導(dǎo)體存儲裝置的高集成和低功耗的趨勢，位線感測放大器的驅(qū)動性能已逐步降低。相應(yīng)地，在位線對BL/BLB中可能產(chǎn)生非預(yù)期的邏輯值轉(zhuǎn)變。更具體而言，如上所述，在數(shù)據(jù)屏蔽操作的情況下，由于在列控制信號YI被激活的時段期間位線對BL/BLB與被預(yù)充電至核心電壓VCORE的區(qū)段輸入/輸出線對SI0/SI0B之間的電荷共用的緣故，在位線對BL/BLB中可能產(chǎn)生暫時的電壓升/降。在正常的數(shù)據(jù)屏蔽操作中，位線感測放大器在此時應(yīng)當能夠容忍這樣的暫時的電壓升/降。但是，隨著位線感測放大器的驅(qū)動能力的下降， 位線感測放大器可能不能容忍這樣的暫時的電壓升/降，而是可能改變位線對BL/BLB的邏輯值。

發(fā)明內(nèi)容
因此，需要一種可以克服上述問題的改進的半導(dǎo)體存儲裝置，然而應(yīng)當理解的是， 本發(fā)明的一些方面并不一定克服所述問題。在以下的描述中，具體的方面和實施例將變得清楚。應(yīng)當理解的是這些方面和實施例僅是示例性的，并且廣義上而言，可以在不具備這些方面和實施例中的一個或更多個特征的條件下來實施本發(fā)明。一種半導(dǎo)體存儲裝置的一個示例性實施例包括列控制信號發(fā)生器，所述列控制信號發(fā)生器被配置為在數(shù)據(jù)屏蔽操作期間產(chǎn)生與數(shù)據(jù)屏蔽對應(yīng)的位線對的列控制信號；以及位線感測放大器，所述位線感測放大器被配置為感測并放大位線對之間的電壓差，并響應(yīng)于列控制信號而將位線對與區(qū)段輸入/輸出線對耦合。在另一個示例性的實施例中，一種半導(dǎo)體存儲裝置包括阻止信號發(fā)生器，所述阻止信號發(fā)生器被配置為當數(shù)據(jù)屏蔽信號被激活時激活阻止信號；以及列控制信號發(fā)生器， 所述列控制信號發(fā)生器被配置為當選通信號被激活時通過對列地址信號進行譯碼而產(chǎn)生列控制信號，并且當阻止信號被激活時去激活以及產(chǎn)生列控制信號。


包含在本說明書中且構(gòu)成本說明書的一部分的附圖解釋根據(jù)本發(fā)明的各個實施例，并且與說明書的描述一起用來解釋本發(fā)明的原理。圖1是描述根據(jù)一個示例性實施例的半導(dǎo)體存儲裝置的示意圖；圖2是示出圖1所示的列控制信號發(fā)生器的例子的電路圖；圖3是示出圖1所示的列控制信號發(fā)生器的另一個例子的電路圖；圖4A是圖2所示的列控制信號發(fā)生器的輸入/輸出波形圖；圖4B是圖3所示的列控制信號發(fā)生器的輸入/輸出波形圖；以及圖5是示出圖2和圖3所示的第二譯碼部的例子的電路圖。
具體實施例方式現(xiàn)在將具體參考符合本公開的示例性實施方式，附圖中示出了本公開的例子。只要可能，將在全部附圖中使用相同的附圖標記來表示相同或相似的部分。在現(xiàn)有的半導(dǎo)體存儲裝置中，數(shù)據(jù)屏蔽操作將區(qū)段輸入/輸出線對SI0/SI0B預(yù)充電至核心電壓VC0RE，從而阻止數(shù)據(jù)寫入操作。然而，根據(jù)一個實施例，半導(dǎo)體存儲裝置可以不激活其中除數(shù)據(jù)屏蔽操作之外還要阻止寫入操作的位線對BL/BLB的列控制信號YI，這可以防止位線對BL/BLB的非預(yù)期的邏輯值轉(zhuǎn)變。圖1是示出根據(jù)本發(fā)明的一個實施例的半導(dǎo)體存儲裝置的示意圖。圖1所示的半導(dǎo)體存儲裝置可以被配置為執(zhí)行數(shù)據(jù)屏蔽操作。另外，所述半導(dǎo)體存儲裝置可以被配置為使得不會響應(yīng)于用于控制數(shù)據(jù)屏蔽操作的數(shù)據(jù)屏蔽信號DM而激活列控制信號YI。圖1所示的半導(dǎo)體存儲裝置可以包括位線感測放大器10、寫入驅(qū)動器20以及列控制信號發(fā)生器100。位線感測放大器10可以被配置為感測并放大位線對BL/BLB之間的電壓差，并且當列控制信號YI被激活時分別將位線對BL/BLB與區(qū)段輸入/輸出線對SI0/SI0B電耦合。 位線感測放大器10可以包括通用的位線感測放大器。寫入驅(qū)動器20可以被配置為響應(yīng)于寫入使能信號BWEN而將全局輸入/輸出線對 GI0/GI0B與局部輸入/輸出線對LI0/LI0B電耦合。在半導(dǎo)體存儲裝置的寫入操作期間，可以首先將待寫入的數(shù)據(jù)施加到全局輸入/輸出線對GI0/GI0B。然后，當寫入使能信號BWEN 被激活時，數(shù)據(jù)可以被施加到局部輸入/輸出線對LI0/LI0B。寫入驅(qū)動器20可以包括通用的寫入驅(qū)動器。寫入驅(qū)動器20可以被配置為額外地接收數(shù)據(jù)屏蔽信號DM，并且根據(jù)數(shù)據(jù)屏蔽信號DM而將局部輸入/輸出線對LI0/LI0B預(yù)充電至預(yù)定電平，例如核心電壓VC0RE?？梢葬槍Ω鶕?jù)現(xiàn)有半導(dǎo)體存儲裝置的數(shù)據(jù)屏蔽操作提供這樣的配置，并且寫入驅(qū)動器20可以包括被配置為支持數(shù)據(jù)屏蔽操作的通用寫入驅(qū)動器。局部輸入/輸出線對LI0/LI0B可以與區(qū)段輸入/輸出線對SI0/SI0B相互電耦合。在通用的半導(dǎo)體存儲裝置中，局部輸入/輸出線對LI0/LI0B可以經(jīng)由輸入/輸出開關(guān)電路而與區(qū)段輸入/輸出線對SI0/SI0B電耦合。但是，在描述根據(jù)實施例的半導(dǎo)體存儲裝置中，不需描述所述輸入/輸出開關(guān)電路及其操作。因此，圖1中未示出所述輸入/輸出開關(guān)電路，并且此處省去對其的描述。列控制信號發(fā)生器100可以被配置為響應(yīng)于數(shù)據(jù)屏蔽信號DM、選通信號STROBE 和列地址信號AYT<I 5>來產(chǎn)生列控制信號YI。列控制信號發(fā)生器100在選通信號STROBE 被激活時對列地址信號AYT<1:5>進行譯碼，并且根據(jù)譯碼結(jié)果而產(chǎn)生列控制信號YI。在此情況下，當數(shù)據(jù)屏蔽信號DM被激活時，列控制信號發(fā)生器100可以將列控制信號YI去激活。數(shù)據(jù)屏蔽信號DM是可以在半導(dǎo)體存儲裝置執(zhí)行數(shù)據(jù)屏蔽操作時被激活的信號，選通信號STROBE是列控制信號YI的源信號并且可以在寫入或讀取操作期間被激活。另外，列地址信號AYT<1:5>是具有半導(dǎo)體存儲裝置的與列有關(guān)的地址信息的信號，并且其比特數(shù)可以根據(jù)半導(dǎo)體存儲裝置的存儲面積而有所不同。在圖1中，舉例示出列地址信號AYT<1:5> 為5比特的信號。在圖1的半導(dǎo)體存儲裝置中，當數(shù)據(jù)屏蔽信號DM被激活時，列控制信號發(fā)生器100 可以將列控制信號YI去激活。因此，位線感測放大器10可以不將位線對BL/BLB與區(qū)段輸入/輸出線對SI0/SI0B電耦合。因此，在位線對BL/BLB中可以不產(chǎn)生暫時的電壓升/降。 相應(yīng)地，根據(jù)本實施例的半導(dǎo)體存儲裝置可以解決在現(xiàn)有存儲裝置中位線感測放大器不能應(yīng)對位線對BL/BLB中的暫時的電壓升/降并由此在位線對BL/BLB中產(chǎn)生非預(yù)期的邏輯值轉(zhuǎn)變的問題。圖2是示出圖1所示的列控制信號發(fā)生器100的例子的電路圖。列控制信號發(fā)生器IOOa可以包括預(yù)譯碼單元IlOa和主譯碼單元120。預(yù)譯碼單元IlOa可以被配置為接收列地址信號AYT<1 5>、選通信號STROBE和數(shù)據(jù)屏蔽信號DM，并且產(chǎn)生譯碼信號LayKO :7>和Lay2<0:3>。
主譯碼單元120可以被配置為響應(yīng)于譯碼信號Layl<0:7>和Lay2<0:3>來產(chǎn)生列控制信號YI。根據(jù)8比特的譯碼信號LayKO:7>與4比特的譯碼信號Lay2<0:3>的組合， 可以產(chǎn)生32個列控制信號YI。圖2的例子是所述32個列控制信號YI中的一個。在選通信號STROBE被激活時，預(yù)譯碼單元1 IOa可以對列地址信號AYT<1 5>進行譯碼，并且產(chǎn)生譯碼信號LayKO 7>和Lay2<0 3>。在此情況下，當數(shù)據(jù)屏蔽信號DM被激活時，預(yù)譯碼單元1 IOa可以產(chǎn)生譯碼信號Layl<0 7>和Lay2<0 3>，使得主譯碼單元120將列控制信號YI去激活。參見圖2，預(yù)譯碼單元IlOa可以包括第一譯碼部111和第二譯碼部 112a0第一譯碼部111可以被配置為在選通信號STROBE被激活時通過對列地址信號 AYT<0:5>中的第一地址信號AYT<1:3>進行譯碼而產(chǎn)生第一譯碼信號Layl<0:7>。第一譯碼部111可以包括響應(yīng)于選通信號STROBE而被使能的通用譯碼器。第二譯碼部11 可以被配置為在數(shù)據(jù)屏蔽信號DM被去激活時通過對列地址信號 AYT<1:5>中的第二地址信號AYT<4:5>進行譯碼而產(chǎn)生第二譯碼信號Lay2<0:3>。當數(shù)據(jù)屏蔽信號DM被激活時，第二譯碼部11 可以產(chǎn)生第二譯碼信號Lay2<0:3>，使得主譯碼單元120將列控制信號YI去激活。以下將結(jié)合圖5更詳細地描述第二譯碼信號Lay2<0:3> 的產(chǎn)生。隨著第二譯碼部11 根據(jù)數(shù)據(jù)屏蔽信號DM而不同地產(chǎn)生第二譯碼信號 Lay2<0:3>，圖2所示的列控制信號發(fā)生器IOOa控制列控制信號YI。已作為例子來描述的是其中第二譯碼部11 根據(jù)數(shù)據(jù)屏蔽信號DM而不同地操作的過程。在一個實施例中，可以將第一譯碼部111配置為響應(yīng)于數(shù)據(jù)屏蔽信號DM而產(chǎn)生第一譯碼信號Layl<0:7>。對于實施本發(fā)明而言，在圖2所示的列控制信號發(fā)生器IOOa中，響應(yīng)于數(shù)據(jù)屏蔽信號DM而不同地產(chǎn)生第二譯碼信號Lay2<0:3>的過程并不限制特定的譯碼部。如圖2所示，主譯碼單元120可以包括PMOS晶體管201、NM0S晶體管202、反相器 203和反相器204。PMOS晶體管201和匪OS晶體管202可以在外部電壓VDD與反相器203的輸出端子之間串聯(lián)耦合，并被配置為經(jīng)由它們的柵極端子而共同地接收第一譯碼信號Layl<0:7>。 反相器203被配置為將第二譯碼信號Lay2<0 3>反相并輸出。反相器204具有與PMOS晶體管201和NMOS晶體管202之間的耦合端子相耦合的輸入端子，并可以被配置為將所述耦合端子的電壓電平反相并輸出列控制信號YI。圖2所示的主譯碼單元120的操作如下。PMOS 晶體管201和NMOS晶體管202根據(jù)反相器203的輸出端子的電壓電平而用作反相器。因此，當反相器203的輸入端子——即第一節(jié)點nl——的電壓變?yōu)楦唠娖綍r，主譯碼單元120 可以輸出第一譯碼信號Layl<0:7>作為列控制信號YI。另一方面，當?shù)谝还?jié)點nl的電壓變?yōu)榈碗娖綍r，PMOS晶體管201和NMOS晶體管202被去激活，并且主譯碼單元120并不激活列控制信號YI。也就是說，根據(jù)第一節(jié)點nl的電壓電平，可以阻止主譯碼單元120產(chǎn)生列控制信號YI的操作。圖3是示出圖1所示的列控制信號發(fā)生器100的另一個例子的電路圖。除圖2所示的列控制信號發(fā)生器IOOa的配置外，圖3所示的列控制信號發(fā)生器 IOOb可以包括阻止信號發(fā)生單元130，所述阻止信號發(fā)生單元130被配置為當數(shù)據(jù)屏蔽信號DM被激活時產(chǎn)生阻止信號DM_ex，并且第二譯碼部112b接收阻止信號DM_ex而非數(shù)據(jù)屏蔽信號DM。照這樣，當列控制信號發(fā)生器IOOb額外地包括阻止信號發(fā)生單元130時，即使選通信號STROBE的同步時間與數(shù)據(jù)屏蔽信號DM的同步時間不一致，主譯碼單元120也可以穩(wěn)定地將列控制信號YI去激活。由于數(shù)據(jù)屏蔽信號DM和選通信號STROBE是定時信號， 因此它們的同步時間可能會根據(jù)工藝/電壓/溫度變化而有所不同。以下將結(jié)合圖4A和 4B對此進行更詳細的描述。圖4A和圖4B是分別在圖2和圖3中示出的列控制信號發(fā)生器IOOa和IOOb的輸入/輸出波形圖。圖4A示出輸入至圖2的列控制信號發(fā)生器IOOa的選通信號STROBE的同步時間與數(shù)據(jù)屏蔽信號DM的同步時間相互不一致的情況的波形。參見圖4A，可以看到數(shù)據(jù)屏蔽信號DM的下降沿可以出現(xiàn)在選通信號STROBE的下降沿之前。圖2的列控制信號發(fā)生器 IOOa可以被配置為當數(shù)據(jù)屏蔽信號DM被激活時將列控制信號YI去激活。但是，當選通信號 STROBE的同步時間與數(shù)據(jù)屏蔽信號DM的同步時間如圖4A所示相互不一致時，則可能根據(jù)所述同步時間相互不一致的程度而暫時地產(chǎn)生列控制信號YI。參見圖4A，存在這樣的時段 (a)在所述時段(a)中，在數(shù)據(jù)屏蔽信號DM的下降沿之后產(chǎn)生的第二譯碼信號Lay2<0:3> 以及在選通信號STROBE的激活時段期間產(chǎn)生的第一譯碼信號LayKO 7>均被激活，由此對應(yīng)于時段(a)而暫時地產(chǎn)生了不期望的列控制信號YI。圖4B是示出輸入至圖3的列控制信號發(fā)生器100b的選通信號STROBE的同步時間與數(shù)據(jù)屏蔽信號DM的同步時間相互不一致的情況的波形圖。參見圖4B，可以看到數(shù)據(jù)屏蔽信號DM的下降沿出現(xiàn)在選通信號STROBE的下降沿之前。另外，從圖3的列控制信號發(fā)生器100b所包括的阻止信號發(fā)生單元130輸出的阻止信號DM_ex的下降沿可能出現(xiàn)在選通信號STROBE的下降沿之后。圖3的列控制信號發(fā)生器100b所包括的第二譯碼單元120 可以響應(yīng)于阻止信號DM_ex而產(chǎn)生第二譯碼信號Lay2<0:3>。因此，在圖4B中，不存在第二譯碼信號Lay2<0:3>和第一譯碼信號Layl<0:7>同時被激活之時。相應(yīng)地，不期望的列控制信號YI可以不被激活。在此，阻止信號發(fā)生單元130可以被配置為使得阻止信號DM_ex 的下降沿出現(xiàn)在選通信號STROBE的下降沿之后。在此情況下，不管數(shù)據(jù)屏蔽信號DM的下降沿出現(xiàn)的時刻比選通信號STROBE的下降沿出現(xiàn)的時刻早還是晚，阻止信號DM_ex的脈沖寬度都變得比選通信號STROBE的脈沖寬度更寬。圖3的阻止信號發(fā)生單元130可以被配置為產(chǎn)生阻止信號DM_ex，使得阻止信號 DM_ex的下降沿出現(xiàn)在選通信號STROBE的下降沿之后。阻止信號發(fā)生單元130響應(yīng)于數(shù)據(jù)屏蔽信號DM和選通信號STROBE來產(chǎn)生阻止信號DM_ex。阻止信號發(fā)生單元130可以包括反相器301和304、傳輸門302以及鎖存電路303。反相器301可以被配置為將選通信號 STROBE反相并輸出。傳輸門302可以被配置為響應(yīng)于選通信號STROBE以及反相器301的輸出信號來傳輸數(shù)據(jù)屏蔽信號DM。鎖存電路303可以被配置為鎖存?zhèn)鬏旈T302的輸出信號。反相器304可以被配置為將鎖存電路303的邏輯值反相，并輸出被反相的邏輯值作為阻止信號DM_ex。由以這樣的方式來配置的阻止信號發(fā)生單元130所產(chǎn)生的阻止信號DM_ ex的下降沿出現(xiàn)在選通信號STROBE的下降沿之后。圖3所示的阻止信號發(fā)生單元130可以額外地包括與反相器304的輸出端子耦合的延遲電路305。因而，當阻止信號發(fā)生單元130額外地包括延遲電路305時，可以進一步地改進圖4B的第二譯碼信號Lay2<0:3>的波形。如圖4B的第二譯碼信號Lay2<0:3>所示的，第二譯碼信號Lay2<0:3>可以在其偏離阻止信號DM_ex的脈沖寬度時被去激活。在偏離阻止信號DM_ex的脈沖寬度時被激活的第二譯碼信號Lay2<0 3>的激活時段與第一譯碼信號Layl<0:7>的激活時段不同。因此，不會激活不期望的列控制信號YI。然而，雖然并未激活不期望的列控制信號YI，但第二譯碼信號Lay2<0:3>的激活是沒有用處的。為了防止不必要的電流消耗以及非預(yù)期的故障，可以設(shè)置列控制信號發(fā)生器100而使得不產(chǎn)生第二譯碼信號Lay2<0:3>。與圖2所示的預(yù)譯碼單元IlOa相似，圖3所示的預(yù)譯碼單元IlOb可以包括第一譯碼部111和第二譯碼部112b。除第二譯碼部112b接收阻止信號DM_ex而非數(shù)據(jù)屏蔽信號DM外，可以用與圖2所示的預(yù)譯碼單元IlOa相同的方式來配置圖3所示的預(yù)譯碼單元 IlOb0可以用與圖2所示的主譯碼單元120相同的方式來配置圖3所示的主譯碼單元 120。圖5是示出圖2和圖3所示的第二譯碼部11 和112b的例子的電路圖。如圖5所示，第二譯碼部可以包括譯碼器1121和組合部1122。譯碼器1121可以被配置為接收第二地址信號AYT<4:5>并對其進行譯碼。譯碼器1121可以包括通用的譯碼器。圖5所示的譯碼器1121可以對2比特的第二地址信號 AYT<4:5>進行譯碼并產(chǎn)生4比特的譯碼信號。組合部1122可以被配置為對譯碼器1121的輸出信號以及圖2的數(shù)據(jù)屏蔽信號DM 執(zhí)行與或(NOR)操作，并輸出第二譯碼信號Lay2<0:3>。組合部1122可以包括多個NOR門。當數(shù)據(jù)屏蔽信號DM被去激活為低電平時，如圖5所示而配置的第二譯碼部 11 可以對第二地址信號AYT<4:5>進行譯碼，并輸出被譯碼的信號作為第二譯碼信號 Lay2<0:3>。另一方面，當數(shù)據(jù)屏蔽信號DM被激活為高電平時，第二譯碼部11 可以將第二譯碼信號Lay2<0:3>去激活至低電平，并輸出第二譯碼信號Lay2<0 3>，而不考慮第二地址信號AYT<4:5>。可以與圖5所示的相同的方式來配置圖3的第二譯碼部112b。除組合部1122接收阻止信號DM_ex而非數(shù)據(jù)屏蔽信號DM外，可以用與圖5的第二譯碼部11 相同的方式來配置圖3的第二譯碼部112b。雖然以上已經(jīng)描述了某些實施例，但本領(lǐng)域的技術(shù)人員會理解這些描述的實施例僅是示例性的。因此，本文所述的半導(dǎo)體存儲裝置不應(yīng)當限于描述的實施例。確切地說，本文所述的半導(dǎo)體存儲裝置應(yīng)當僅根據(jù)所附權(quán)利要求書并結(jié)合以上說明書和附圖來限定。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，包括列控制信號發(fā)生器，所述列控制信號發(fā)生器被配置為在數(shù)據(jù)屏蔽操作期間控制與數(shù)據(jù)屏蔽對應(yīng)的位線對的列控制信號；以及位線感測放大器，所述位線感測放大器被配置為感測并放大所述位線對之間的電壓差，并且響應(yīng)于列控制信號而將所述位線對與區(qū)段輸入/輸出線對耦合。
2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中在所述數(shù)據(jù)屏蔽操作期間，所述列控制信號發(fā)生器將與數(shù)據(jù)屏蔽相對應(yīng)的位線的所述列控制信號去激活。
3.如權(quán)利要求2所述的半導(dǎo)體存儲裝置，其中所述列控制信號發(fā)生器包括預(yù)譯碼單元，所述預(yù)譯碼單元被配置為接收列地址信號、選通信號和數(shù)據(jù)屏蔽信號，并被配置為產(chǎn)生譯碼信號；以及主譯碼單元，所述主譯碼單元被配置為響應(yīng)于所述譯碼信號而產(chǎn)生所述列控制信號，其中當所述數(shù)據(jù)屏蔽信號被激活時，所述預(yù)譯碼單元產(chǎn)生所述譯碼信號，使得所述主譯碼單元去激活以及產(chǎn)生所述列控制信號。
4.如權(quán)利要求3所述的半導(dǎo)體存儲裝置，其中所述列地址信號包括第一地址信號和第二地址信號，所述譯碼信號包括第一譯碼信號和第二譯碼信號，并且所述預(yù)譯碼單元包括第一譯碼部，所述第一譯碼部被配置為當所述選通信號被激活時通過對所述第一地址信號譯碼來產(chǎn)生所述第一譯碼信號；以及第二譯碼部，所述第二譯碼部被配置為當所述數(shù)據(jù)屏蔽信號被去激活時通過對所述第二地址信號譯碼來產(chǎn)生所述第二譯碼信號，并且在所述數(shù)據(jù)屏蔽信號被激活時產(chǎn)生所述第二譯碼信號使得所述主譯碼單元去激活以及產(chǎn)生所述列控制信號。
5.如權(quán)利要求4所述的半導(dǎo)體存儲裝置，其中當所述第一譯碼信號和所述第二譯碼信號均被激活時，所述主譯碼單元激活并輸出所述列控制信號。
6.一種半導(dǎo)體存儲裝置，包括阻止信號發(fā)生器，所述阻止信號發(fā)生器被配置為當數(shù)據(jù)屏蔽信號被激活時激活阻止信號；以及列控制信號發(fā)生器，所述列控制信號發(fā)生器被配置為當選通信號被激活時通過對列地址信號進行譯碼而產(chǎn)生列控制信號，其中當所述阻止信號被激活時，所述列控制信號發(fā)生器將所述列控制信號去激活。
7.如權(quán)利要求6所述的半導(dǎo)體存儲裝置，其中所述阻止信號發(fā)生器附加地接收所述選通信號，并在所述選通信號被去激活之后將所述阻止信號去激活。
8.如權(quán)利要求7所述的半導(dǎo)體存儲裝置，其中所述阻止信號發(fā)生器包括傳輸單元，所述傳輸單元被配置為響應(yīng)于所述選通信號來傳輸所述數(shù)據(jù)屏蔽信號；以及鎖存單元，所述鎖存單元被配置為鎖存被傳輸?shù)乃鰯?shù)據(jù)屏蔽信號。
9.如權(quán)利要求8所述的半導(dǎo)體存儲裝置，其中所述阻止信號發(fā)生器還包括被配置為延遲鎖存結(jié)果的延遲單元。
10.如權(quán)利要求7所述的半導(dǎo)體存儲裝置，其中所述列控制信號發(fā)生器包括預(yù)譯碼單元，所述預(yù)譯碼單元被配置為接收所述列地址信號、所述選通信號和所述阻止信號，并且產(chǎn)生譯碼信號；以及主譯碼單元，所述主譯碼單元被配置為響應(yīng)于所述譯碼信號而產(chǎn)生所述列控制信號，其中當所述數(shù)據(jù)屏蔽信號被激活時，所述預(yù)譯碼單元產(chǎn)生所述譯碼信號使得所述主譯碼單元去激活以及產(chǎn)生所述列控制信號。
11.如權(quán)利要求10所述的半導(dǎo)體存儲裝置，其中所述列地址信號包括第一地址信號和第二地址信號；所述譯碼信號包括第一譯碼信號和第二譯碼信號；并且所述預(yù)譯碼單元包括第一譯碼部，所述第一譯碼部被配置為當所述選通信號被激活時通過對所述第一地址信號譯碼來產(chǎn)生所述第一譯碼信號；以及第二譯碼部，所述第二譯碼部被配置為當所述阻止信號被去激活時通過對所述第二地址信號譯碼來產(chǎn)生所述第二譯碼信號，并且當所述阻止信號被激活時產(chǎn)生所述第二譯碼信號，使得所述主譯碼單元去激活以及產(chǎn)生所述列控制信號。
12.如權(quán)利要求11所述的半導(dǎo)體存儲裝置，其中當所述第一譯碼信號和所述第二譯碼信號二者均被激活時，所述主譯碼單元激活并輸出所述列控制信號。
13.如權(quán)利要求6所述的半導(dǎo)體存儲裝置，還包括位線感測放大器，所述位線感測放大器被配置為感測并放大位線對之間的電壓差，并響應(yīng)于所述列控制信號而將所述位線對與區(qū)段輸入/輸出線對電耦合。
全文摘要
本發(fā)明公開了一種半導(dǎo)體存儲裝置。在一個示例性的實施例中，所述半導(dǎo)體存儲裝置可以包括列控制信號發(fā)生器，所述列控制信號發(fā)生器被配置為在數(shù)據(jù)屏蔽操作期間產(chǎn)生與數(shù)據(jù)屏蔽對應(yīng)的位線對的列控制信號；以及位線感測放大器，所述位線感測放大器被配置為感測并放大位線對之間的電壓差，并響應(yīng)于列控制信號而將位線對與區(qū)段輸入/輸出線對電耦合。
文檔編號G11C7/06GK102467945SQ20111003965
公開日2012年5月23日 申請日期2011年2月17日 優(yōu)先權(quán)日2010年10月29日
發(fā)明者樸文必, 李政桓 申請人:海力士半導(dǎo)體有限公司