專利名稱：具有統(tǒng)一的存取執(zhí)行時間的高速動態(tài)隨機(jī)存取存儲器結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及高速DRAM結(jié)構(gòu)，而具體講，涉及讀、寫與刷新操作的定時。
而且，傳統(tǒng)的DRAM結(jié)構(gòu)通過多路復(fù)用行地址分量與列地址分量之間的地址線的方式來把存儲器器件上的數(shù)字信號引腳的量降至最低。結(jié)果，DRAM陣列結(jié)構(gòu)的二維特征就一直是存儲控制或邏輯線路與DRAM存儲器件之間的接口的固有部分。
同步接口DRAM技術(shù)如SDRAM，直接存取的RAMBUS，以及雙數(shù)據(jù)率(DDR)SDRAM的出現(xiàn)通過編碼指令取代了異步接口DRAM技術(shù)，如快速頁模式(FPM)與擴(kuò)展數(shù)據(jù)輸出(EDO)的分離的行和列控制信號。然而，仍保留前述結(jié)構(gòu)的傳統(tǒng)二維邏輯尋址的組織方式。
通過把執(zhí)行時間與周期時間對由于大單元陣列的使用而造成的行存取操作速度慢的影響降至最低來增大DRAM性能的早期嘗試導(dǎo)致出現(xiàn)業(yè)內(nèi)人士熟知的兩種不同級別的存儲。第一級包括存儲體存取。存儲體存取由跟隨一個列存取的行打開命令組成。參見

圖1a，該圖示出了一個存儲體存取的定時圖。第二級包括按頁存取。按頁存取包括以列的方式對由前面的列打開命令或存儲體存取命令開打開的剩余列進(jìn)行的存取。因此，按頁存取通?？煊诖鎯w存取。參見圖1b，該圖示出了按頁存取的定時圖。按頁存取在縮短平均執(zhí)行時間上的功效取決于許多計算與通信應(yīng)用的存儲器存取模式中的統(tǒng)計空間位置。也就是說，以同一行為目標(biāo)進(jìn)行連續(xù)的存儲器存取的概率是很大的。
這種雙重的存儲存取級別方案的進(jìn)一步改進(jìn)就是建立DRAM結(jié)構(gòu)，明確地將每個存儲器設(shè)備分為兩個或更多個相等規(guī)模的、稱為存儲體的區(qū)域。這種結(jié)構(gòu)上的改進(jìn)，其目的在于使對一個存儲體的存儲存取進(jìn)行迭加，以部分地降低行存取的輔助操作，而同時，另一個存儲體執(zhí)行行打開或關(guān)閉操作。實(shí)現(xiàn)多存儲體結(jié)構(gòu)的系統(tǒng)是業(yè)內(nèi)人士熟知的，在圖2a中概括地示出了這樣的系統(tǒng)，并用數(shù)字200標(biāo)記。這種系統(tǒng)的定時圖在圖2b中示出。
所有這些方案的主要問題就是維持這一雙級存儲器存取的系統(tǒng)，以部分地補(bǔ)償與DRAM大陣列相關(guān)的低速行存取。許多實(shí)時應(yīng)用，如數(shù)字信號處理器，都受到存儲性能差的限制。因?yàn)檫B續(xù)存取的特有尋址模式的功能的緣故，這些系統(tǒng)不能允許存儲器存取定時上的差異。甚至嵌入式DRAM的宏組件設(shè)計的最優(yōu)化性能也在力圖維持商品DRAM結(jié)構(gòu)的雙級存取范例。
參見圖3a，該圖概括地圖示了利用雙口結(jié)構(gòu)提高DRAM性能的另一項(xiàng)嘗試，該雙口結(jié)構(gòu)以數(shù)字300標(biāo)識。該雙口結(jié)構(gòu)是為獲得更高性能而在DRAM結(jié)構(gòu)上進(jìn)行的更新的改進(jìn)。每個存儲單元MC分別經(jīng)由存取晶體管N1與N2與兩條位線BL1與BL2連接。該單元結(jié)構(gòu)能夠通過一個存取晶體管及其相關(guān)位線，如N1與BL1，實(shí)現(xiàn)對存儲單元MC的同步存取，同時，與另一個存取晶體管N2相關(guān)的BL2進(jìn)行預(yù)充電與補(bǔ)償。因此，可以通過N2實(shí)現(xiàn)第二存取，而不會因位線BL2的預(yù)充電產(chǎn)生任何延遲。
通過在兩個存取晶體管與其各自的位線間的往復(fù)交替，該結(jié)構(gòu)完全可以掩蓋與關(guān)閉行以及預(yù)充電和對位線進(jìn)行補(bǔ)償相關(guān)的輔助開銷。然而，該方案的主要缺點(diǎn)是，與常規(guī)的DRAM設(shè)計相比，由于每個存儲單元的訪存取晶體管與位線的數(shù)量翻了一番，因而DRAM陣列內(nèi)的位密度大為降低。而且，這樣的系統(tǒng)還使用開放的位線結(jié)構(gòu)，這是不符合要求的，因?yàn)槠涿舾卸扰c位線對的噪聲耦合不相匹配。
本發(fā)明的一個目的就是預(yù)防與消除上述的缺陷。
使所有的存儲器指令均獲得相同的存取定時是通過對所接收到的每一條讀出、寫入或刷新命令均執(zhí)行一次完整的行存取操作來實(shí)現(xiàn)的。完整的行存取操作包括字線維護(hù)，存儲單元讀出，位線讀出，單元內(nèi)信息的復(fù)原，字線脫離維護(hù)，以及位線補(bǔ)償和預(yù)充電。下面的描述將對允許通過使用常規(guī)DRAM處理技術(shù)制造的存儲器設(shè)備和存儲器宏組件執(zhí)行具有與由常規(guī)方式構(gòu)成的DRAM執(zhí)行的按頁存取相似的執(zhí)行時間與周期時間的數(shù)據(jù)存取的實(shí)現(xiàn)細(xì)節(jié)作出解釋。但是，本結(jié)構(gòu)并不象上述技術(shù)那樣依賴于對存儲器進(jìn)行存取的模式。
本發(fā)明的實(shí)施例的關(guān)鍵執(zhí)行部分包括但并不局限于實(shí)際結(jié)構(gòu)，操作順序與重疊，信號電平，計時，以及定時生成技術(shù)。該實(shí)施例描述了在同步接口時鐘信號周期內(nèi)執(zhí)行完整的DRAM陣列存取并且每個時鐘周期能接收新命令的執(zhí)行過程。但是，本技術(shù)領(lǐng)域的專業(yè)人士將會意識到，在存儲器操作與接口時鐘定時之間可以存在其他關(guān)系。而且，在特定的情況下，只要不背離本發(fā)明的范圍，甚至可以說，其他的定時關(guān)系是需要的。
參見圖5，該圖概括地示出了根據(jù)本發(fā)明的一個實(shí)施例的存儲器的總體結(jié)構(gòu)，以數(shù)字500標(biāo)識。概略示出了存儲器500中一個區(qū)域的放大部分，標(biāo)以數(shù)字501。一個DRAM器件或存儲器宏組件502包括多個大小相等的，按照折疊位線結(jié)構(gòu)制成的相對小的矩形DRAM子陣列504。為降低由于位線隔離器造成的延遲，相鄰的子陣列504不能共享讀出放大器。相反，相鄰的子陣列504有著獨(dú)立的、專用的讀出放大器506。
另外，在本實(shí)施例中，構(gòu)制子陣列504的每條位線的實(shí)際存儲單元數(shù)量接近以同樣的處理技術(shù)按照常規(guī)為DRAM所設(shè)計的每條位線的單元數(shù)量的四分之一。每條位線使用較少數(shù)量的實(shí)際存儲單元使位線電容降低，繼而，又使位線電容與存儲單元電容的比率降低。位線上的電壓差用下面的表達(dá)式給出ΔVBL＝(NCELL-VBL)*CCELL/(CBL+CCELL)因此，如果位線電容CBL減小，只要仍然獲得相同的位線電壓差ΔVBL，則VCELL也能被減小。正如將在下面詳細(xì)描述的那樣，這一比率的降低使存有已衰減的充電電平的存儲單元能更迅速地獲得與按照常規(guī)設(shè)計的DRAM的電壓差相同的位線電壓差。這還使存儲單元的復(fù)原或行存取的寫操作部分能在該單元達(dá)到處于不活躍條件(高溫，低電壓，慢處理)下的VDD或VSS的全值電平之前結(jié)束，同時利用標(biāo)準(zhǔn)的讀出放大器電路設(shè)計實(shí)現(xiàn)得以加強(qiáng)的讀出。
參見圖4a與4b，概略地示出了用于圖解對常規(guī)的DRAM單元以及根據(jù)本發(fā)明的DRAM單元進(jìn)行充電所需要的時間的兩條曲線，分別以數(shù)字400與450標(biāo)識。對于該范例的目的，常規(guī)的DRAM每條位線段有256個單元。由于在最壞的情況下VDD/2的預(yù)充電電壓VBLP為充電電平的95％，用于儲存邏輯“0”的單元電壓約為0.025VDD。用于儲存邏輯“1”單元的電壓約為0.975VDD。另一方面，使用根據(jù)本發(fā)明的部分充電儲存電平，考慮到了60％的最壞情況，可以提供0.20VDD的電壓用于儲存邏輯“0”，并提供0.80VDD的電壓用于儲存邏輯“1”。因此，對于單元的恢復(fù)或?qū)懖僮?，?0％的充電電平作為可接受的充電儲存電平，達(dá)到所需求的電平只需要一個時間常數(shù)τ，而作為比較，對于常規(guī)的DRAM，則需求約為3個時間常數(shù)3τ。
為使信號能非常迅速地傳播經(jīng)過與一條給定的字線對應(yīng)的子陣列，要對每個陣列的位線對的數(shù)量加以限制，以此來限制定時的遲滯。如果字線在充分封閉的范圍內(nèi)恰當(dāng)?shù)嘏c金屬互連器搭接，則該結(jié)構(gòu)就能使用較大的子陣列，以便對每個陣列的較小數(shù)量的位線進(jìn)行補(bǔ)償。這就限制了由RC寄生造成的字線傳送的延遲。雖然出于簡單的目的在圖5中未明確示出，但字線與位線對是交錯設(shè)置的。也就是說，字線由交替地設(shè)在子陣列邊側(cè)上的字線驅(qū)動器驅(qū)動，而位線與交替地設(shè)在子陣列邊側(cè)上的讀出放大器與均衡電路連接。
參見圖6，該圖概括地圖解說明了存儲器地址信息組及其分布，以數(shù)字600標(biāo)識。每個子陣列602包括字線陣列604與位線對606。行(或X)解碼器608選擇字線而列(或Y)解碼器610選擇位線對。列(或Y)解碼器610對存儲地址612的N個最低有效位進(jìn)行解碼，以選擇列地址。行(或X)解碼器對存儲地址612的M個次最高有效位進(jìn)行解碼，以選擇行地址。存儲地址612的LA個最高有效位用于生成局部起動信號，以恰當(dāng)?shù)剡x擇子陣列。存儲地址612的第一段612a包括N個最低有效位，用于為行中的獨(dú)立字內(nèi)編址。因此，每條字線中包含2N個字。一個字的長度用W表示。因此，每條字線可控制對每行中的W*2N個位的存取。刷新操作要選擇完整的行，因此對于這一刷新命令，這N個最低有效數(shù)字實(shí)質(zhì)上被忽視或者按照“不理睬”處理。
存儲地址612的第二段612b包括緊挨著的M個較高的有效位，用于對子陣列中的字線進(jìn)行編址。每個子陣列的字線數(shù)量為2M。根據(jù)本發(fā)明的一個實(shí)施例，M＝7，因此每個子陣列有128條字線，但不包括冗余的行單元(未示出)。
存儲地址612的第三段612c包括LA個最高有效位，用于對存儲器內(nèi)特定的子陣列進(jìn)行編址。完整的存儲器器件或存儲器宏組件包括A個子陣列。LA是最小的整數(shù)，因此2LA大于或等于A。因此，存儲器的總?cè)萘繛?W*2N)*(2M)*A＝A*W*2(M+N)位。而且，存儲器接口使用的地址量為LA+M+N位。根據(jù)本發(fā)明的一個實(shí)施例，N＝3，M＝7，A＝104，LA＝7，而W＝24。因此，17個地址位用于標(biāo)識106496個24位字中的一個字，并且該存儲器的總?cè)萘坑?555904位。
對于所有的DRAM子陣列而言，默認(rèn)的靜態(tài)是指處于邏輯低電位的所有字線，以及以預(yù)定的預(yù)充電電平進(jìn)行了均衡與預(yù)充電的所有位線與數(shù)據(jù)線。讀，寫與刷新操作只對由存儲地址612中的LA個最高有效位612C尋址的那個子陣列產(chǎn)生作用。存儲器器件或存儲器宏組件中的A個子陣列由值0，1，…A-1進(jìn)行編址。在一個操作期間只有經(jīng)過尋址的子陣列被存取。其他所有的子陣列仍處于默認(rèn)的靜態(tài)。讀、寫與刷新命令利用由存儲地址612的中間段612b中的M個位的值選中的字線，在被尋址的子陣列內(nèi)進(jìn)行行操作。讀與寫操作對存儲單元612的N個最低有效位612a選中的字進(jìn)行存取。
參見圖7，該圖給出了一個定時與信息傳輸流程圖，對與該存儲器結(jié)構(gòu)的上述執(zhí)行過程對應(yīng)的兩條讀命令與一條寫命令的一般性操作進(jìn)行了圖解說明。在該特定的執(zhí)行過程中，命令、地址，以及寫數(shù)據(jù)的輸入利用同步接口時鐘CLK的上升沿進(jìn)行采樣，而新的命令可利用每一個接著而來的時鐘上升沿給出。第一條讀命令RD1利用時鐘CLR的第一個上升沿對地址A1執(zhí)行讀出操作READ1。與此相似，利用第二個后續(xù)的時鐘上升沿，第二條讀命令RD2對地址A2執(zhí)行讀操作READ2。接著，寫命令WR3執(zhí)行寫操作WRITE3，利用第二個后續(xù)的時鐘上升沿把在數(shù)據(jù)輸入端出現(xiàn)的數(shù)據(jù)WD3寫入地址A3處的存儲單元。經(jīng)過兩個周期的讀出執(zhí)行時間之后，由讀命令讀出的數(shù)據(jù)READ DATA1以及READ DATA2被輸出到數(shù)據(jù)車出線上。
正如在圖7中所能見到的，根據(jù)本發(fā)明的一個實(shí)施例，依據(jù)所采樣的每一條命令來執(zhí)行一項(xiàng)完整的行存取操作。雖然行存取操作占用的時間長于單個系統(tǒng)時鐘周期，但是，可以利用時鐘的每個上升沿以重疊的方式輸入命令。例如，當(dāng)利用連續(xù)的時鐘周期緊接給出兩條命令時，命令READ1的字線脫離維護(hù)和位線補(bǔ)償及預(yù)充電與命令READ2的地址和命令解碼，行冗余地址比較，以及信號傳送相重疊。與此相似，命令READ2的預(yù)充電部分與命令WRITE3的解碼部分同時執(zhí)行。
預(yù)充電與補(bǔ)償操作中的每項(xiàng)操作均在該項(xiàng)操作的末段示出，以圖解說明該操作能夠與另一條命令的建立重疊執(zhí)行。概念性地示出了預(yù)充電與補(bǔ)償操作，它與前一項(xiàng)讀操作并合，因?yàn)樵谶壿嬌项A(yù)充電與補(bǔ)償功能是前一條命令的末期操作，以使子陣列返回備用狀態(tài)。但是，在實(shí)際執(zhí)行過程中，時鐘的上升沿是與和特定的命令相應(yīng)的預(yù)充電及補(bǔ)償步驟同步的。例如在圖7中，命令READ2利用第二個時鐘邊沿采樣，而其相應(yīng)的預(yù)充電及補(bǔ)償也在同時，即在第二個時鐘周期的起點(diǎn)采樣。
參見圖8，這是定時與信息傳輸流程圖，用數(shù)字800概括標(biāo)識，該解說明了在一個系統(tǒng)時鐘周期內(nèi)對同一地址進(jìn)行同步讀與寫操作進(jìn)行支持的能力。在某些數(shù)據(jù)處理應(yīng)用中，同步的讀與寫操作是有用的，因?yàn)檫@允許將存入存儲器中的數(shù)據(jù)送至接著而來的來自同一地址的載體。一般來講，現(xiàn)行技術(shù)要求有一個起自存儲器數(shù)據(jù)輸入與數(shù)據(jù)輸出引針或插腳獨(dú)立的、外部的分流路徑。利用時鐘信號CLK的上升沿，出現(xiàn)在數(shù)據(jù)輸入端的數(shù)據(jù)VALUE X被寫入選中的地址ADDR1。在接近為行存取規(guī)定的時間終結(jié)時，寫入地址ADDR1的數(shù)據(jù)VALUE X被采樣，并出現(xiàn)在數(shù)據(jù)輸出端上。經(jīng)過與讀，寫，以及刷新操作相同的兩個周期的執(zhí)行時間之后，在該數(shù)據(jù)輸出端上可以得到數(shù)據(jù)VALUE X。
參見圖9，該圖以數(shù)字900標(biāo)識，概括地圖解說明了用于根據(jù)本發(fā)明的一個實(shí)施例的子陣列的控制電路元件與數(shù)據(jù)路徑元件。對選中的子陣列的操作的總體定時是基于稱為字線定時脈沖(WTPi)的單一的校正定時標(biāo)準(zhǔn)信號而進(jìn)行的。目標(biāo)地址被輸入到地址寄存器902。操作命令被輸入到寄存器/解碼器903。地址寄存器902與寄存器/解碼器903均由同步接口時鐘信號CLK計時。寄存器/解碼器903根據(jù)所接收的外部命令生成READ(讀)，WPITE(寫)，或REFRESH(刷新)內(nèi)部命令信號。
地址寄存器902的輸出被送至多個地址解碼器904。第一解碼器904a對輸入的地址的N個最低有效位進(jìn)行解碼，以生成整個列的選擇信號，或Y地址。第二解碼器904b對M個挨著的有效位進(jìn)行解碼，以生成預(yù)解碼的X地址。第三解碼器904c對存儲地址的LA個最高有效位進(jìn)行解碼，以生成子陣列選擇信號。子陣列選擇信號將存儲器器件或存儲器宏組件中的多個子陣列中的之一激活。第四解碼器904d對子陣列組進(jìn)行解碼。存儲器中有子陣列組。子陣列組共享相同的數(shù)據(jù)線，讀出數(shù)據(jù)寄存器/放大器以及寫緩沖器，這將在下面詳細(xì)討論。地址的LA個最高有效位選擇子陣列組以及該組中的子陣列。
讀，寫，以及刷新信號由或門906組合?；蜷T906的輸出被輸入到多個與門908，以生成字線定時脈沖WTPi。字線定時脈沖WTPi是為每個子陣列局部生成的。因此，與門908具有作為另一個輸入信號的子陣列選擇信號，并且如果相關(guān)的子陣列被子陣列選擇信號選中，則與門908的輸出只能被保持。與門908的另一個輸入是經(jīng)延遲器D1延遲的時鐘信號CLK。
與門908的輸出是SR觸發(fā)器910的S輸入信號。SR觸發(fā)器910的R輸入信號是通過時鐘信號CLK與由延遲器D1延遲的時鐘信號CLK的反相信號再經(jīng)與門912組合而生成的。提供給SR觸發(fā)器910的R輸入端R的信號的反相信號還用作與門908的附加輸入信號，以確保SR觸發(fā)器的S與R輸入信號永不會都等于1。SR觸發(fā)器910的輸出信號是用于第i個(ith)子陣列的字線定時脈沖WTPi。字線定時脈沖WTPi在局部與經(jīng)由多個與門911來自預(yù)解碼器904b的經(jīng)過預(yù)解碼的X地址組合。與門911的輸出信號是字線激活信號WL，用于激活所選中的字線。字線定時脈沖WTPi經(jīng)過反相器915進(jìn)一步與位線補(bǔ)償電路913耦合，以便當(dāng)WTPi處于低電位時補(bǔ)償位線并預(yù)充電到位線預(yù)充電電壓VBLP。經(jīng)過反相的信號稱為位線補(bǔ)償信號BLEQ。
字線定時脈沖WTPi進(jìn)一步與其本身經(jīng)與門914延遲的變形進(jìn)行組合，以便向讀出放大器提供電源激活信號916。讀出放大器電源激活信號916向讀出放大器SAP供電，以便向位線讀出放大器的PMOS器件供電，并向讀出放大器SAN供電，以便向位線讀出放大器的NMOS器件供電。字線定時脈沖WTPi由延遲器D3延遲。讀出放大器激活信號916激活讀出放大器電源，以便跨越與選中的子陣列對應(yīng)的位線對向讀出放大器供電。
讀出放大器電源激活信號916進(jìn)一步由延遲器D4延遲，以生成列選擇激活信號CSE。列選擇激活信號CSE經(jīng)過與該特定的子陣列相關(guān)的與門918與來自列解碼器904a的整個列的選擇地址信號組合。與門918的輸出提供局部列選擇信號LCSL。該局部列選擇信號LCSL通過用于讀出，寫入或刷新操作的列存取裝置激活專用的位線對。
與門920對組選擇信號、時鐘信號CLK、和經(jīng)延遲器D2延遲的時鐘信號進(jìn)行組合。與門920的輸出是讀-寫激活信號RWACTIVE。信號RWACTIVE由反相器922反相，以便控制串行耦合的數(shù)據(jù)線預(yù)充電與補(bǔ)償晶體管924，當(dāng)該子陣列未被選擇中時把一對數(shù)據(jù)線926預(yù)充電到數(shù)據(jù)線預(yù)充電電壓VDLP。
RWACTIVE信號還利用與門928與WRITE信號組合。與門928的輸出信號激活寫緩沖器930，把所接收到的輸入數(shù)據(jù)送至數(shù)據(jù)線對926。從一個D型觸發(fā)器932接收寫緩沖器930的輸入信號，該觸發(fā)器接收外部輸入的數(shù)據(jù)作為其輸入信號并由時鐘信號CLK計時。RWACTIVE信號還通過或門934與讀信號的反相信號以及時鐘信號CLK組合?；蜷T934的輸出是讀采樣時鐘信號RWACTIVE，用于激活差分D型觸發(fā)器936，以便讀取出現(xiàn)在數(shù)據(jù)線對926上的數(shù)據(jù)。差分D型觸發(fā)器936的輸出端子與字長多路復(fù)用器938耦合。多路復(fù)用器938是按照從概念出發(fā)的數(shù)據(jù)格式示出的，但是在實(shí)際執(zhí)行過程中，它利用分布式多路復(fù)用器結(jié)構(gòu)來構(gòu)造。字長多路復(fù)用器938的激活信號來自D型觸發(fā)器940的輸出端。D型觸發(fā)器940的輸入信號是組選擇信號，并且D型觸發(fā)器940由時鐘信號CLK計時。
參見圖10a，這是一個定時圖，用于對圖9中的用于讀操作的相關(guān)信號進(jìn)行定時，以數(shù)字1000標(biāo)識。電路的運(yùn)行參照圖9與圖10描述如下。當(dāng)存儲器處于備用狀態(tài)時，字線定時脈沖WTPi維持于邏輯低電位。WTPi處于低電位時，所有的字線處于低電位并且該子陣列中的位線與數(shù)據(jù)線均自動維持于補(bǔ)償與預(yù)充電狀態(tài)。每個子陣列有專用的WTPi信號，通過子陣列選擇門908來選取。在從對存儲器接口處的有效命令進(jìn)行采樣的時鐘的上升沿開始的一個固定的延遲期之后，與選擇的子陣列相關(guān)的WTPi信號得以維持。在時鐘周期持續(xù)期間，WTPi保持高電位，直至其被時鐘的下一個上升沿?zé)o條件地復(fù)位。WTPi起門控信號的作用，用于常規(guī)的以及冗余的(未示出)字線驅(qū)動器。隨著WTPi的上升與下降，由被采樣的地址選中的子陣列中的字線隨之一起上升與下降。WTPi的上升沿還驅(qū)動用于激活位線讀出放大器以及局部列選擇存取裝置的自定時電路。
再來參見圖10，經(jīng)過可編程的預(yù)置延遲D1之后，字線定時脈沖WTPi變?yōu)楦唠娢?，致使位線補(bǔ)償信號BLEQ與字線信號WL變?yōu)楦唠娢弧?yīng)注意，延遲D1，D2，D3，D4都是利用在09/616,973號MOSAID公司的待審專利申請中描述的新穎的延遲電路來實(shí)現(xiàn)的(這里引入以作為參考)。在經(jīng)過從時鐘信號的上升沿開始的可編程的預(yù)置延遲D2之后，RWACTIVE信號得到維持，致使RSAMPCLK信號變?yōu)楦唠娢?。根?jù)字線維持信號WL，在位線對上開始形成電壓差。經(jīng)組合的延遲D1+D3之后，讀出放大器電源信號SAP，SAN均得以維持，對跨在位線對上的電壓差進(jìn)行放大。經(jīng)過組合延遲D1+D3+D4之后，局部列選擇信號LSCL得以維持，借此選中傳輸了數(shù)據(jù)列。隨著局部列選擇信號LCSL的確立，數(shù)據(jù)從所選的列傳至一個相關(guān)的數(shù)據(jù)線對。
重要的是要注意到上述的每一步驟均是由從校正字線定時脈沖WTPi導(dǎo)出的自定時信號起動的，以此來實(shí)現(xiàn)每個信號的定時的微調(diào)精度。還應(yīng)注意，雖然上面的描述總體上參考了一個所選的列以及相關(guān)的數(shù)據(jù)線對，但是本技術(shù)領(lǐng)域的專業(yè)人士都會理解，實(shí)際上可以用一個列選擇信號來選擇多個列，而每個列均有相關(guān)的數(shù)據(jù)線。
對于讀操作，輸入的時鐘信號CLK的經(jīng)過延時的變形信號RSAMPCLK把互補(bǔ)采樣輸入信號提供給一組H字長差分輸入D型觸發(fā)器936，這些觸發(fā)器也與一個或幾個子陣列組的數(shù)據(jù)線926連接。這些D型觸發(fā)器最好是2000年7月30日提交的PCT/CA00/00879號待審的MOSAID公司的專利申請書中描述的那種觸發(fā)器。該專利在這里引入以作為參考。在時鐘CLK的下一個上升沿，RSAMPCLK將采樣時鐘輸入鎖存到在行存取操作的末期獲得讀出數(shù)據(jù)的讀數(shù)據(jù)觸發(fā)器936。含有被存取的子陣列的子陣列組的讀數(shù)據(jù)觸發(fā)器936的輸出信號經(jīng)過一個多路復(fù)用器網(wǎng)絡(luò)938送出，用于從相應(yīng)的子陣列組選擇最終的輸出數(shù)據(jù)，然后送至存儲器引針或存儲器宏組件的引針。采用這種自基準(zhǔn)的定時方案來控制讀操作，其結(jié)果是讀命令，它在每個時鐘周期中被送入存儲器并且有兩個周期的有效執(zhí)行時間。也就是說，利用時鐘的上升沿N采樣的讀命令將把其輸出數(shù)據(jù)送至具有充足的準(zhǔn)備時間的接口，以使存儲器控制器能夠利用時鐘的上升沿N+2將其鎖存。
寫操作也利用自定時電路來生成RWACTIVE，參見在圖9中所示的輸入時鐘信號CLK的經(jīng)過延時的變形信號。該自定時電路通過從反相器922輸出的邏輯低電位來關(guān)閉數(shù)據(jù)線補(bǔ)償與預(yù)充電電路924。它通過提供來自與門928的輸出端的邏輯高電壓的方式來啟動寫緩沖器930，以便把在接口上采樣的寫數(shù)據(jù)送至數(shù)據(jù)線926。如前所述，子陣列中的列存取裝置利用由與門918生成的局部列選擇信號LCSL進(jìn)行控制。
列存取裝置的位線讀出與激活之間的相關(guān)定時的精確控制對于執(zhí)行寫操作而言是重要的。一般來講，字線一旦被選中，與該特定字線相關(guān)的所有存儲單元均將被存取，并且存儲數(shù)據(jù)將通過字線存取晶體管被送至各自的位線。接著，與所選子陣列相關(guān)的所有讀出放大器均將開始讀取它們的所有相關(guān)位線上的數(shù)據(jù)(以確保該行中未被選擇的位線中的數(shù)據(jù)完整性)。在常規(guī)的DRAM中，對于寫操作而言，一旦特定的列被選中，寫驅(qū)動器將重寫位線讀出放大器讀出的數(shù)據(jù)。然而，根據(jù)本發(fā)明，在讀出放大器開始根據(jù)被激活的字線增大位線電壓等信號區(qū)的時間與位線等信號區(qū)接近全值的干線電位的時間之間的寫操作初期存在一個較短的時間間隔。在該時間間隔中，可以通過對在位線讀出放大器的激活與列存取裝置的激活之間的定時的精確控制來執(zhí)行寫操作。如果列裝置被激活得太晚，則要把反相的數(shù)據(jù)寫在位線上的寫操作將花費(fèi)較長的時間，因?yàn)閷戲?qū)動器必須克服反相的全值電壓等信號區(qū)。如果列存取裝置被激活得太早，就存在由局部數(shù)據(jù)總線(在本實(shí)施例中與位線平行布設(shè))與未被寫操作選中的位線之間的噪聲耦合而引起的數(shù)據(jù)不可靠的風(fēng)險。未中選的線實(shí)際上只在執(zhí)行讀出與恢復(fù)操作。
為此，本發(fā)明的自定時特性為在位線激活、位線讀出放大器激活、寫驅(qū)動器激活及列選擇激活的定時之間進(jìn)行嚴(yán)格控制創(chuàng)造了條件。準(zhǔn)確地說，WTPi信號從時鐘信號CLK起，經(jīng)延遲器D1，門912以及觸發(fā)器910而自定時，繼而，根據(jù)包括延遲器D3和門914的自定時電路而把讀出放大器激活。由門914生成的同一自定時信號則用于驅(qū)動延遲器D4與門918，D4與918因此而從讀出放大器的激活起被自定時，并且將在同時，在位線讀出放大器被激活之后，而被準(zhǔn)確激活。同時，寫驅(qū)動器930也通過由延遲器D2和門920以及928構(gòu)成的自定時電路而被激活。通過這種方式，寫驅(qū)動器能夠比在常規(guī)的DRAM器件中更迅速地把位線上的反相的邏輯狀態(tài)翻轉(zhuǎn)成它們正在寫的狀態(tài)。參見圖10b，該圖示出了用于生成WTPi的定時圖，用1050標(biāo)識。如果該子陣列是激活的，或是被選中的，則SR觸發(fā)器910的S輸入端轉(zhuǎn)為高電位。因此，WTPi變?yōu)楦唠妷海⑶议_始運(yùn)行要求命令的一系列控制操作。WTPi在時鐘的下一個上升沿處被重置為低電位。這種情況被圖解為例1。然而，如果子陣列是未激活的，或未中選，則SR觸發(fā)器910的S輸入端維持低電位，并且，因此，WTPi維持低電位。這種情況被圖解為例2。
關(guān)于命令以及組選擇的信息輸送，回過來參見圖9，如果在周期N中在給定的子陣列組中執(zhí)行了讀操作，則在周期N期間其組選擇將得以維持。寄存器940利用把時鐘周期N與N+1隔離開的時鐘上升沿鎖存組選信號。904的輸出在時鐘周期N+1期間對多路復(fù)用器938的選擇進(jìn)行控制。
由一個外部存儲控制器控制刷新存儲器器件或存儲器宏組件502的存儲信息。該外部存儲控制器以一種最優(yōu)化的模式為特定的應(yīng)用建立刷新模式。然而，在預(yù)定義的刷新時間間隔內(nèi)，每個單元至少應(yīng)被刷新一次。刷新時間間隔取決于所使用的裝置與技術(shù)。
為了周期性地對全部存儲單元進(jìn)行刷新，該存儲控制器給出A*2M條刷新命令，每個行地址一條命令，每個最大的刷新時間間隔中至少刷新一次。刷新命令對子陣列中的完整行的單元同時執(zhí)行操作，并且對存儲地址612的N個最低有效位612a采取“不理睬”的態(tài)度。
執(zhí)行讀與寫操作時，含有被編址的字的整個行的信息均被刷新。因此，能夠保證每個行中的至少一個字將在小于或等于最大刷新時間間隔的時間間隔內(nèi)成為讀或?qū)懨畹哪繕?biāo)的應(yīng)用無需執(zhí)行明確的刷新命令。
體現(xiàn)上述的本發(fā)明的DRAM結(jié)構(gòu)與電路被確定為眾多的高性能應(yīng)用的目標(biāo)。本發(fā)明的結(jié)構(gòu)與電路取代傳統(tǒng)DRAM結(jié)構(gòu)的雙級存取模式。這樣，就不再有把存儲地址分為行與列分量的明顯分法，并且存儲器接口也不再包括行狀態(tài)這一概念。沒有了行狀態(tài)，就沒有了把存儲容量分為存儲體的分法，也就沒有了明確開啟與關(guān)閉行的命令。該結(jié)構(gòu)支持并要求讀，寫，和刷新命令。這些操作的執(zhí)行時間與周期時間也因此是恒定的，并且不取決于輸入地址的值。
由于不支持明顯的行狀態(tài)，在每一操作的開始，所有的DRAM陣列的狀態(tài)均表現(xiàn)相同。所有操作的初始條件都是所有的字線都被預(yù)充電為低電位，并且所有的位線與數(shù)據(jù)線均被補(bǔ)償并被預(yù)充電為預(yù)充電電壓。每一存儲操作執(zhí)行完整的行存取操作與相鄰的位線和數(shù)據(jù)線的補(bǔ)償與預(yù)充電。這就大為簡化了外部存儲控制器的設(shè)計，因?yàn)樗辉傩枰欓_啟的存儲體。
而且，外部存儲控制器無需以檢查每個讀或?qū)懖僮鞯牡刂?，以選擇合適的DRAM命令序列來執(zhí)行該操作。經(jīng)比較，在常規(guī)的DRAM系統(tǒng)中，存儲控制器必須判斷它要存取的存儲地址是否會找到打開頁的存儲體，封閉的存儲體，或?qū)Σ煌捻摯蜷_的存儲體。
雖然已參照具體的實(shí)施例對上面的設(shè)備進(jìn)行了描述，但是本技術(shù)領(lǐng)域的專業(yè)人士清楚各種修改。例如，用差分放大器替換差分采樣觸發(fā)器936能把讀執(zhí)行時間從兩個時鐘周期降至一個，使最大執(zhí)行時鐘速率得以充分下降。相反，利用上述結(jié)構(gòu)組建的容量巨大的DRAM可以在該存儲器中的讀數(shù)據(jù)或?qū)憯?shù)據(jù)的內(nèi)部路徑中采用一個或多個附加的信息傳送寄存器級。為了增大存儲器的最大時鐘或者增大所讀的數(shù)據(jù)，以便對所規(guī)定的可為外部存儲控制器利用的時間進(jìn)行計時，就可以這樣做。這種情況對于在很大程度上被分解為多個子陣列的DRAM而言是相似的。
本發(fā)明的該實(shí)施例在每個存儲單元子陣列中提供了附加的行與列部分，作為備份，用于修復(fù)某些種類的生產(chǎn)缺陷。一般來講，這一作法使子陣列的規(guī)模稍有增大，并導(dǎo)致存儲器的存取小有延遲。這是由于子陣列的操作較慢，并且在列冗余的情況下對字線驅(qū)動器進(jìn)行維持之前或者在列冗余的情況下對列進(jìn)行維持之前需要把輸入地址與故障地址表進(jìn)行比較的緣故。本實(shí)施例中所述的定時序列能夠消除存儲周期時間中的部分的或全部的行地址冗余比較延遲成分，其方式是在行周期的開始使該延遲成分與位線補(bǔ)償以及預(yù)充電進(jìn)行重疊。但是，一個替代的可能性是，從子陣列中完全取消冗余部分，代之以為存儲器器件或存儲器宏組件配備冗余的子陣列，以通過故障子陣列的冗余替換的方式達(dá)到維修的目的。
列冗余是通過在子陣列組數(shù)據(jù)線926與采樣觸發(fā)器936/寫緩沖器930之間設(shè)置多路復(fù)用器(圖9中未示出)而實(shí)現(xiàn)的，這樣就能為常規(guī)數(shù)據(jù)部分替換冗余的列裝置。此外，互補(bǔ)的冗余裝置數(shù)據(jù)線對能夠或者是單獨(dú)地或者是作為較大的存儲體的裝置而被替換，用作互補(bǔ)的常規(guī)數(shù)據(jù)線對。數(shù)據(jù)線補(bǔ)償與預(yù)充電電路設(shè)于數(shù)據(jù)線冗余多路復(fù)用器的旁邊，以便把執(zhí)行這一操作所需的時間降至最低。
在用于存取選擇的行的定時序列啟動的WTPi之后的行周期的第一部分中執(zhí)行執(zhí)行位線預(yù)充電與補(bǔ)償?shù)淖鞣ň哂懈哂诔Ｒ?guī)實(shí)施例的幾個優(yōu)點(diǎn)。對于用于在輸入時鐘的上升沿之后延遲字線定時脈沖(WTPi)的維持的延遲部件D1，其設(shè)計目的在于生成最小的必需的時間段，在此時間段內(nèi)，WTPi為低電位。對于WTPi的這一最小的必需的低電位時間段，其設(shè)計目的在于在處理變量以及電源電壓與器件溫度情況最差的條件下確保足夠的位線補(bǔ)償一預(yù)充電。結(jié)果，字線定時脈沖WTPi是盡可能精確的。
參見圖11a，該定時圖示出了延遲環(huán)節(jié)D1與位線補(bǔ)償之間的這種相關(guān)性。存儲器的最大時鐘速率是在能有效執(zhí)行行存取與讀或?qū)懖僮鞯淖钤銞l件下由必需的WTPi的高電位持續(xù)期確定的。由WTPi低電位期間所占用的、以及因此而由相鄰的操作之間的位線與預(yù)充電所占用的時鐘周期的時間段，是在處理、電壓以及溫度的情況最差的延遲條件下以最大的時鐘率進(jìn)行的存儲器操作的最大值的時間段。
對于以較慢的時鐘速率進(jìn)行的、或者在好于邏輯延遲最差的情況的條件下進(jìn)行的操作，相鄰操作之間的WTPi處于低電位的時鐘周期的時間段被減小。這就增大了在子陣列的行存取期間選擇的字線得以維持的時間。于是，為了所有的操作以及用于讀操作的數(shù)據(jù)線上的等信號區(qū)電壓而進(jìn)行的存儲單元恢復(fù)的質(zhì)量得以提高。參見圖11b，該定時解說明了以慢于最大時鐘速率的時鐘速率進(jìn)行的、或者在好于邏輯延遲最差的情況的條件下進(jìn)行的存儲操作。
該實(shí)施例還描述了使用同步接口的系統(tǒng)，該接口以接口輸入時鐘的每個周期一條命令的速率來接收與執(zhí)行命令。然而，用異步接口來實(shí)現(xiàn)上述的DRAM結(jié)構(gòu)，對于本技術(shù)領(lǐng)域的專業(yè)人士而言，這是透明的。在圖12a中給出了用于異步接口的定時圖。
在另一個可代替換的實(shí)施例中，同步接口把子陣列存取延遲乃至跨過兩個以上的接口時鐘周期，這也是可行的。參見圖12b，該圖給出了用于這種實(shí)施例的定時圖。
在另一個可供選擇的實(shí)施例中，同步接口以每個時鐘周期一項(xiàng)操作的速率執(zhí)行操作，而每個時鐘周期具有一個時鐘周期的讀數(shù)據(jù)執(zhí)行時間，這是可行的。這樣的實(shí)施例在圖13a中給出。
在另一個供選的實(shí)施例中，實(shí)現(xiàn)了同步接口，該接口以每個時鐘周期一項(xiàng)操作的速率執(zhí)行操作，而每個時鐘周期具有三個以上時鐘周期的讀數(shù)據(jù)執(zhí)行時間。這樣的實(shí)施例在圖13b中給出。
雖然已參照的具體實(shí)施例對本發(fā)明進(jìn)行了描述，但是只要不背離如在所附的權(quán)利要求中闡述的本發(fā)明的精神與范圍，對其進(jìn)行和種修改對于本技術(shù)領(lǐng)域的專業(yè)人士而言將會是透明的。而且，本發(fā)明可用于任何種類的使用冗余存儲裝置以增加有效輸出量的電子存儲器。這包括但卻不局限于SRAM以及各種非易失性的存儲器，如EPROM，EEPROM，閃速EPROM，和FRAM。
權(quán)利要求
1.一種動態(tài)隨機(jī)存取存儲器(DRAM)，用于執(zhí)行讀，寫，和刷新操作，所述的DRAM包括(a)多個子陣列，每個子陣列有多個存儲單元，每個存儲單元與互補(bǔ)位線對以及字線耦合；(b)字線激活裝置，用于維持選中的一條所述字線；(c)列選擇裝置，用于維持選中的一個所述位線對；(d)定時電路，用于根據(jù)字線定時脈沖對所述字線激活裝置、所述列選擇裝置、以及所述讀，寫，和刷新操作進(jìn)行控制，其中所述讀，寫，和刷新操作是在等量的時間內(nèi)執(zhí)行的。
2.一種存儲器設(shè)備，用于把數(shù)據(jù)存入指定的輸入地址的地址單元，所述存儲器設(shè)備只響應(yīng)讀，寫，和刷新命令，每條所述命令具有不依賴所述輸入地址的統(tǒng)一的執(zhí)行時間。
3.如權(quán)利要求2所述的存儲器設(shè)備，其特征在于所述存儲器設(shè)備包括動態(tài)隨機(jī)存取存儲器(DRAM)。
4.如權(quán)利要求2所述的存儲器設(shè)備，其特征在于所述存儲器設(shè)備包括嵌入式的動態(tài)隨機(jī)存取存儲器(DRAM)的宏單元。
5.如權(quán)利要求2所述的存儲器設(shè)備，其特征在于不依賴輸入地址的所述讀命令包括整行存取操作，包括以下步驟(a)位線預(yù)充電與補(bǔ)償；(b)字線地址解碼與字線維持；(c)存儲單元存取相關(guān)位線對；(d)位線讀出；(e)存儲單元恢復(fù)；(f)字線脫離維持。
6.如權(quán)利要求2所述的存儲器設(shè)備，其特征在于所述存儲器設(shè)備能利用系統(tǒng)時鐘的每個上升沿接收新命令。
7.如權(quán)利要求2所述的存儲器設(shè)備，其特征在于所述存儲器設(shè)備能根據(jù)同步讀/寫命令在單個系統(tǒng)時鐘周期內(nèi)執(zhí)行讀與寫操作。
8.如權(quán)利要求7所述的存儲器設(shè)備，其特征在于，在所述同步讀/寫操作包括在行周期的第一部分期間執(zhí)行寫操作，同時，位線讀出放大器對選中的位線上的差分電壓進(jìn)行放大，然后在所述位線上建立全值差分電位。
9.如權(quán)利要求5所述的存儲器設(shè)備，其特征在于所述字線地址解碼和位線預(yù)充電與補(bǔ)償?shù)牟襟E實(shí)際上是在行周期的第一部分期間同步執(zhí)行的。
10.一種用于在存儲器器件中以與系統(tǒng)時鐘同步的方式執(zhí)行讀命令的方法，包括以下步驟(a)生成一個從系統(tǒng)時鐘衍生的自定時主脈沖；(b)生成多個自定時脈沖，這些脈沖根據(jù)所述自定時主脈沖以串行方式激活，用于對地址與數(shù)據(jù)電路的運(yùn)行進(jìn)行控制。
11.如權(quán)利要求9所述的用于執(zhí)行讀命令的方法，其特征在于所述多個自定時脈沖包括第一自定時脈沖，用于激活所選的讀出放大器電源，和從所述第一自定時脈沖生成的第二自定時脈沖，用于激活局部存儲列。
全文摘要
一種動態(tài)隨機(jī)存取存儲器(DRAM)，執(zhí)行讀，寫，與刷新操作。該DRAM包括多個子陣列，每個子陣列有多個存儲單元，每個單元與互補(bǔ)位線對以及字線耦合。該DRAM還包括用于維持選中的字線的字線激活部件以及用于維持選中的一個位線對的列選擇部件。定時電路用于根據(jù)字線定時脈沖對字線激活部件、列選擇部件、以及讀，寫，和刷新操作進(jìn)行控制。讀，寫，以及刷新操作是在等量的時間內(nèi)執(zhí)行的。
文檔編號G11C11/408GK1446358SQ01812427
公開日2003年10月1日 申請日期2001年6月29日 優(yōu)先權(quán)日2000年7月7日
發(fā)明者保羅·德蒙 申請人:睦塞德技術(shù)公司