1.一種方法，包括：
在應(yīng)用處理器(AP)處將數(shù)據(jù)的字節(jié)串行化；
跨總線的單個(gè)通道向動態(tài)隨機(jī)存取存儲器(DRAM)元件傳送數(shù)據(jù)的經(jīng)串行化字節(jié)；以及
在所述DRAM元件處從所述總線的所述單個(gè)通道接收數(shù)據(jù)的所述經(jīng)串行化字節(jié)。
2.如權(quán)利要求1所述的方法，其特征在于，進(jìn)一步包括在所述DRAM元件處將數(shù)據(jù)的所述經(jīng)串行化字節(jié)解串行化。
3.如權(quán)利要求2所述的方法，其特征在于，進(jìn)一步包括在先進(jìn)先出(FIFO)緩沖器中存儲數(shù)據(jù)的經(jīng)解串行化字節(jié)。
4.如權(quán)利要求1所述的方法，其特征在于，進(jìn)一步包括，將來自數(shù)據(jù)的所述經(jīng)解串行化字節(jié)的數(shù)據(jù)加載到所述DRAM元件的存儲器陣列中。
5.如權(quán)利要求1所述的方法，其特征在于，進(jìn)一步包括，在AP處將數(shù)據(jù)的一個(gè)以上其他字節(jié)串行化；以及
在所述總線的不同通道上向所述DRAM元件發(fā)送數(shù)據(jù)的所述一個(gè)以上其他字節(jié)。
6.如權(quán)利要求5所述的方法，其特征在于，進(jìn)一步包括，基于存在多少數(shù)據(jù)的一個(gè)以上其他字節(jié)來改變所使用的所述不同通道的數(shù)目。
7.一種存儲器系統(tǒng)，包括：
通信總線，其包括多個(gè)數(shù)據(jù)通道和命令通道；
應(yīng)用處理器(AP)，包括：
串化器；
操作地耦合到所述通信總線的總線接口；以及
控制系統(tǒng)，其配置成使得所述串化器將數(shù)據(jù)的字節(jié)串行化并且通過所述總線接口向所述通信總線傳遞數(shù)據(jù)的所述經(jīng)串行化字節(jié)；以及
動態(tài)隨機(jī)存取存儲器(DRAM)系統(tǒng)，其包括：
操作地耦合到所述通信總線的DRAM總線接口；
解串器，其配置成從所述DRAM總線接口接收數(shù)據(jù)并將所接收到的數(shù)據(jù)解串行化；以及
存儲器陣列，其配置成存儲由所述DRAM元件接收到的數(shù)據(jù)。
8.如權(quán)利要求7所述的存儲器系統(tǒng)，其特征在于，所述DRAM元件進(jìn)一步包括先進(jìn)先出(FIFO)緩沖器，其配置成在經(jīng)解串行化的數(shù)據(jù)加載到所述存儲器陣列中之前存儲所述經(jīng)解串行化的數(shù)據(jù)。
9.如權(quán)利要求7所述的存儲器系統(tǒng)，其特征在于，所述通信總線進(jìn)一步包括時(shí)鐘通道。
10.如權(quán)利要求9所述的存儲器系統(tǒng)，其特征在于，所述時(shí)鐘通道是所述命令通道。
11.如權(quán)利要求7所述的存儲器系統(tǒng)，其特征在于，所述控制系統(tǒng)配置成在所述多個(gè)數(shù)據(jù)通道上發(fā)送數(shù)據(jù)并且基于所計(jì)算的將所述數(shù)據(jù)發(fā)送給所述DRAM元件所要求的帶寬來改變數(shù)據(jù)通道的數(shù)目。
12.如權(quán)利要求7所述的存儲器系統(tǒng)，其特征在于，所述AP進(jìn)一步包括鎖相環(huán)來創(chuàng)建時(shí)鐘信號。
13.一種應(yīng)用處理器(AP)，包括：
串化器；
操作地耦合到通信總線的總線接口；以及
控制系統(tǒng)，其配置成使得所述串化器將數(shù)據(jù)的字節(jié)串行化并且通過所述總線接口向所述通信總線的單個(gè)通道傳遞數(shù)據(jù)的所述經(jīng)串行化字節(jié)。
14.如權(quán)利要求13所述的AP，其特征在于，進(jìn)一步包括鎖相環(huán)來創(chuàng)建時(shí)鐘信號，所述時(shí)鐘信號由所述總線接口使用。
15.如權(quán)利要求13所述的AP，其特征在于，所述總線接口配置成處理與所述通信總線相關(guān)聯(lián)的多個(gè)數(shù)據(jù)通道。
16.如權(quán)利要求15所述的AP，其特征在于，所述總線接口配置成耦合到通信通道，所述通信通道配置成接收時(shí)鐘信號和命令與地址信號。
17.如權(quán)利要求16所述的AP，其特征在于，所述通信通道配置成攜帶所述時(shí)鐘信號和所述命令與地址信號二者。
18.如權(quán)利要求15所述的AP，其特征在于，所述控制系統(tǒng)配置成在所述多個(gè)數(shù)據(jù)通道中開啟和關(guān)閉通道。
19.一種動態(tài)隨機(jī)存取存儲器(DRAM)系統(tǒng)，其包括：
操作地耦合到通信總線的DRAM總線接口；
解串器，其配置成從所述DRAM總線接口接收數(shù)據(jù)并將所接收到的數(shù)據(jù)解串行化；以及
存儲器陣列，其配置成存儲由所述DRAM元件接收到的所述數(shù)據(jù)。
20.如權(quán)利要求19所述的DRAM元件，其特征在于，所述DRAM總線接口配置成從所述通信總線接收多個(gè)數(shù)據(jù)通道。
21.如權(quán)利要求20所述的DRAM元件，其特征在于，所述多個(gè)數(shù)據(jù)通 道中的一者包括時(shí)鐘通道。
22.如權(quán)利要求20所述的DRAM元件，其特征在于，所述多個(gè)數(shù)據(jù)通道中的一者包括命令通道。
23.如權(quán)利要求19所述的DRAM元件，其特征在于，進(jìn)一步包括先進(jìn)先出(FIFO)緩沖器，所述FIFO緩沖器連接到所述解串器并且配置成從所述解串器接收經(jīng)解串行化的數(shù)據(jù)。
24.如權(quán)利要求23所述的DRAM元件，其特征在于，所述FIFO緩沖器進(jìn)一步配置成將數(shù)據(jù)加載到所述存儲器陣列。