包括作為構(gòu)成高速OCO電路的振蕩器的金屬電阻元件的區(qū)域。配線區(qū)域是構(gòu)成高速OCO電路的特別是多層配線的部分。在配線區(qū)域也與金屬電阻元件區(qū)域同樣地形成有第I配線層Ml以及第2配線層M2，在配線區(qū)域中與金屬電阻元件區(qū)域同樣地，第I配線層Ml以及第2配線層M2也配置為在俯視視角中相互重疊。
[0080]第I配線層Ml具有下層Mla、配線主體Mlb和上層Mlc。同樣，第2配線層M2具有下層M2a、配線主體M2b和上層M2c。
[0081]在配線區(qū)域以及金屬電阻元件區(qū)域中，均是第I配線層Ml和與其在俯視視角中重疊的第2配線層M2通過作為導(dǎo)電層的接觸插頭CPl而相互電連接。接觸插頭CPl形成有多個(gè)，其使得多個(gè)第I配線層Ml中的各個(gè)第I配線層Ml和與這些第I配線層Ml在俯視視角中重疊的多個(gè)第2配線層M2中的各個(gè)第2配線層M2連接。接觸插頭CPl通過側(cè)底面層CPll和其內(nèi)部的內(nèi)部填充層CP12形成。
[0082]在上述金屬電阻元件區(qū)域形成的接觸插頭CPl在此定義為作為電阻元件區(qū)域?qū)щ妼拥碾娮柙^(qū)域接觸插頭CP1，在配線區(qū)域形成的接觸插頭CPl在此定義為作為配線區(qū)域?qū)щ妼拥呐渚€區(qū)域接觸插頭CPl。
[0083]在配線區(qū)域中，在配線區(qū)域的(例如一個(gè))第I配線層Ml和與其在俯視視角中重疊的(與其相對的)配線區(qū)域的(例如一個(gè))第2配線層M2之間，接觸插頭CPl通過沿著與基板SUB等的主表面交叉的方向(例如Z方向)延伸而將這些配線層Ml、M2相互連接。換言之，配線區(qū)域接觸插頭CPl以從配線區(qū)域的第2配線層M2到達(dá)第I配線層Ml的方式延伸。
[0084]另一方面，在金屬電阻元件區(qū)域中，配置為金屬電阻元件層Rmn夾在第I配線層Ml和第2配線層M2之間。因此金屬電阻元件區(qū)域的接觸插頭CPl例如分別從在金屬電阻元件區(qū)域配置的多個(gè)(例如兩個(gè))第2配線層M2、例如在Z方向上朝向金屬電阻元件層Rmn延伸。該接觸插頭CPl進(jìn)而與金屬電阻元件層Rmn接觸，貫通金屬電阻元件層Rmn (包括金屬配線層Rm)，并沿著Z方向延伸從而分別到達(dá)在金屬電阻元件區(qū)域配置的多個(gè)(例如兩個(gè))第I配線層Ml。由此，在金屬電阻元件區(qū)域中，多個(gè)第2配線層M2也分別和與其相對的(在平面上重疊的)第I配線層Ml通過接觸插頭CPl連接。其結(jié)果是，金屬電阻元件區(qū)域的接觸插頭CPl的側(cè)面(側(cè)底面層CPl I)與金屬配線層Rm接觸，并與金屬配線層Rm (電氣式)連接。
[0085]由此，金屬電阻元件層Rmn被第I以及第2配線層Ml、M2之間的接觸插頭CPl貫通。因此，在本實(shí)施方式中，在金屬電阻元件層Rmn的上層配置有配線層(第2配線層M2)，這意味著金屬電阻元件層Rmn配置為比構(gòu)成高速OCO電路的多層配線結(jié)構(gòu)的最上層靠下層側(cè)。
[0086]圖2中的各金屬電阻元件層Rml?Rm4的兩端部所配置的接觸插頭CPl相當(dāng)于貫通圖3中的區(qū)域B的金屬電阻元件層Rmn的接觸插頭CPl。因此，也可以認(rèn)為圖2中的插座層Ma以及插座層Mb分別相當(dāng)于圖3中的金屬電阻元件區(qū)域的第2配線層M2以及第I配線層Ml。
[0087]此外，在第2絕緣膜S013上第3絕緣膜S014以及鈍化膜SNll以覆蓋多個(gè)第2配線層M2的上表面的方式依次層積而形成。
[0088]接著，使用圖4?圖8，說明作為本實(shí)施方式的半導(dǎo)體裝置的制造方法的微型計(jì)算機(jī)芯片的制造方法。在此，特別是，說明微型計(jì)算機(jī)芯片中圖3所示的部分的制造方法。
[0089]參照圖4，首先在例如硅片等的基板SUB的(一方的)主表面上至少局部地形成公知的多層配線結(jié)構(gòu)，通過該過程形成表面平坦化的層間絕緣膜soil。作為層間絕緣膜SOlI，氧化娃膜例如通過通常的等離子CVD (Chemical Vapor Deposit1n，化學(xué)氣相沉積)法而形成。
[0090]接著，在層間絕緣膜SOll上，多個(gè)第I配線層Ml在X方向上相互隔開間隔地形成。第I配線層Ml形成為下層Mia、配線主體Mlb和上層Mlc依次層積。下層Mla例如是TiN/Ti膜，配線主體Mlb例如是銅加銷(copper-added aluminum, Al-Cu)膜，上層Mlc例如是TiN/Ti膜，這些各層Mla?Mlc例如通過通常的濺鍍法、照相制版技術(shù)以及干蝕刻處理而成膜為圖4所示的相互隔開間隔而多個(gè)分離的第I配線層Ml。其中，作為配線主體Mlb，例如也可以形成由鋁的單體構(gòu)成的薄膜，也可以形成由銅或鎢的單體構(gòu)成的薄膜。第I配線層Ml整體的膜厚優(yōu)選為數(shù)百nm以上I μπι以下。
[0091]此外，雖然圖4中省略，但是也可以在基板SUB和層間絕緣膜SOll之間的(Ζ方向上的)各層形成有一層與第I配線層Ml相同的配線層(構(gòu)成多層配線結(jié)構(gòu)的一部分)的結(jié)構(gòu)，或形成有兩層以上的任意層數(shù)層積而成的結(jié)構(gòu)，也可以不形成這樣配線層。
[0092]參照圖5，第I絕緣膜S012以覆蓋多個(gè)第I配線層Ml的上表面的方式形成。優(yōu)選的是，第I絕緣膜S012形成為第I絕緣膜下層S012a和第I絕緣膜上層S012b依次層積而成，均例如是氧化娃膜。第I絕緣膜下層S012a是通過所謂的HDP(High Density Plasma，高密度等離子)-CVD法形成的、臺階差覆蓋性比通過除了 HDP-CVD法以外的方法形成的氧化硅膜良好的USG(Undope Silicate Glass，未摻雜硅酸鹽玻璃)膜(HDP-USG)。由此，第I絕緣膜下層S012a可吸收由第I配線層Ml產(chǎn)生的臺階差。此外，優(yōu)選第I絕緣膜上層S012b是通過所謂的等離子CVD法形成的所謂的TEOS膜(P-TEOS)。在這樣的兩層層積后，進(jìn)而在其上表面(第I絕緣膜上層S012b的上表面)通過稱為CMP (Chemical MechanicalPolishing，化學(xué)機(jī)械拋光)的化學(xué)機(jī)械性的拋光法而拋光得平坦。由此，形成有上表面平坦化的第I絕緣膜S012。
[0093]參照圖6，在第I絕緣膜S012的上表面上的、多個(gè)第I配線層Ml中的至少一個(gè)第I配線層Ml的正上方形成有金屬電阻元件層Rmn。具體而言，在金屬電阻元件區(qū)域中的兩個(gè)第I配線層Ml的正上方形成有金屬電阻元件層Rmn。金屬電阻元件層Rmn具有金屬配線層Rm和防反射膜層SNl的雙層結(jié)構(gòu)。作為高恪點(diǎn)金屬的一例，在金屬配線層Rm通過通常的濺鍍法、照相制版技術(shù)以及干蝕刻處理而形成有TiN膜。通過該工序，如圖2的俯視圖所示，金屬電阻元件層Rml?Rm4(包括虛擬金屬電阻元件層Rmd)以條紋狀進(jìn)行圖案形成。
[0094]金屬配線層Rm為了得到作為電阻元件的約40 Ω / 口的電阻值，成膜為例如約30nm的膜厚。使用例如等離子氮化(P-SiN)膜，通過CVD法成膜為防反射膜層SNl。防反射膜層SNl的膜厚例如約45nm。
[0095]此外，作為金屬配線層Rm，也可以形成TaN膜來代替上述TiN膜。并且，作為防反射膜層SNl，也可以形成氧化硅膜來代替上述SiN膜。
[0096]參照圖7，第2絕緣膜S013以覆蓋金屬電阻元件層Rmn以及第I絕緣膜S012的上表面的方式形成。作為第2絕緣膜S013，優(yōu)選使用通過等離子CVD法成膜的TEOS膜(P-TEOS)。第2絕緣膜S013的上表面可以通過CMP法拋光，但是也可以不進(jìn)行這樣的拋光。
[0097]接下來，形成有從第2絕緣膜S013的上表面沿與基板SUB的主表面交叉的方向(即Z方向)朝向金屬電阻元件層Rmn延伸的多個(gè)導(dǎo)電層CPl。
[0098]具體而言，在例如金屬電阻元件區(qū)域中，兩個(gè)接觸孔Val形成為從第2絕緣膜S013的上表面中的圖7中的兩個(gè)第I配線層Ml各自的正上方的區(qū)域朝向金屬電阻元件層Rmn延伸，進(jìn)而貫通金屬電阻元件層Rmn (包括金屬配線層Rm)而到達(dá)各自的正下方的第I配線層Ml，另一方面，在例如配線區(qū)域中，一個(gè)接觸孔Val形成為從第2絕緣膜S013的上表面中的、圖7中的一個(gè)第I配線層Ml的正上方的區(qū)域朝向金屬電阻元件層Rmn(即朝向Z方向上的下側(cè))延伸，進(jìn)而超過在Z方向上配置有金屬電阻元件層Rmn (包括金屬配線層Rm)的位置而到達(dá)其正下方的第I配線層Ml。
[0099]此后，在接觸孔Val內(nèi)形成有接觸插頭CPl。此處的接觸插頭CPl包括金屬電阻元件區(qū)域的電阻元件區(qū)域接觸插頭CPl以及配線區(qū)域的配線區(qū)域接觸插頭CPl這雙方。具體而言，在接觸孔Val內(nèi)，作為阻擋金屬，由TiN/Ti層積膜構(gòu)成的側(cè)底面層CPll通過濺鍍法成膜，此后，由鎢(W)膜構(gòu)成的內(nèi)部填充層CP12通過CVD法成膜。此后，通過CMP法，側(cè)底面層CPll以及內(nèi)部填充層CP12的上表面成為平坦?fàn)?。由此，在圖7中形成有共計(jì)三個(gè)接觸插頭CPI。
[0100]電阻元件區(qū)域接觸插頭CPl貫通金屬電阻元件層Rmn(包括金屬配線層Rm)，因此形成的電阻元件區(qū)域接觸插頭CPl的側(cè)面與金屬配線層Rm連接。
[0101]參照圖8，多個(gè)第2配線層M2在X方向上相互隔開間隔地形成，從而在第2絕緣膜S013上分別覆蓋多個(gè)導(dǎo)電層CPl。第2配線層M2形成為下層M2a、配線主體M2b和上層M2c依次層積而成。下層M2a例如是TiN/Ti膜，配線主體M2b例如是銅加鋁(Al-Cu)膜，上層M2c例如是TiN/Ti膜，這些各層M2a?M2c基本上與上述第I配線層Ml的各層Mla?Mlc同樣地形成。
[0102]此外，雖然未圖示，但也可以是作為防反射膜的例如等離子氮氧化物膜(P-S1N)通過通常的CVD法形成，從而覆蓋第2配線層M2上層M2c的上表面。
[0103]通過該第2配線層M2的形成，金屬電阻元件區(qū)域的接觸插頭CPl可以說形成為從第2配線層M2貫通金屬電阻元件層Rmn并到達(dá)第I配線層Ml，配線區(qū)域的接觸插頭CPl可以說形成為從第2配線層M2到達(dá)第I配線層Ml。
[0104]再次參照圖3，此后，在第2絕緣膜S013上第3絕緣膜S014以及鈍化膜SNll以覆蓋第2配線層M2的上表面的方式依次形成。作為第3絕緣膜S014，由P-TEOS膜構(gòu)成的氧化硅膜通過CVD法形成。對于鈍化膜SNlLP-SiN膜通過CVD法成膜。根據(jù)需要，第3絕緣膜S014以及鈍化膜SNll可以通過通常的照相制版技術(shù)以及干蝕刻處理而進(jìn)行圖案形成。
[0105]接下來，參照圖9?圖11的比較例說明本實(shí)施方式的作用效果。首先使用圖9，說明比較例的高速OCO電路所構(gòu)成的多層配線結(jié)構(gòu)的一部分。
[0106]圖9表示比較例中的與圖3相同的區(qū)域，例如圖9中的金屬電阻元件層Rmn與圖3中的金屬電阻元件層Rmn對應(yīng)(以下的各實(shí)施方式中也相同)。參照圖9，在比較例中，在金屬電阻元件區(qū)域中金屬電阻元件層Rmn成為多層配線結(jié)構(gòu)的最上層，在該上層側(cè)未形成例如第2配線層M2以及第2絕緣膜S013。金屬電阻元件區(qū)域中的接觸插頭CPl沿著附圖的Z方向從金屬電阻元件層Rmn延伸到第I配線層Ml。
[0107]在圖9的配線區(qū)域中，第I配線層Ml成為多層配線結(jié)構(gòu)的最上層，在該上層側(cè)未形成例如第2配線層M2以及第2絕緣膜S013。第3絕緣膜S014形成為，在配線區(qū)域中覆蓋層間絕緣膜SOll的上表面，并在金屬電阻元件區(qū)域中覆蓋金屬電阻元件層Rmn以及第I絕緣膜SO12的上表面。
[0108]此外，該比較例的除此以外的結(jié)構(gòu)與實(shí)施方式I的結(jié)構(gòu)大致相同，因此對于同一要素附加同一標(biāo)號，不重復(fù)其說明。
[0109]接著，使用圖10?圖11，說明圖9的比較例的結(jié)構(gòu)的制造方法。
[0110]參照圖10，在進(jìn)行與圖4?圖5所示的工序相同的處理后，在金屬電阻元件區(qū)域中，在第I絕緣膜S012的上表面，從圖10中的兩個(gè)第I配線層Ml各自的正上方的區(qū)域形成有兩個(gè)接觸插頭CPl (電阻元件區(qū)域接觸插頭CPl)。
[0111]參照圖11，單一的金屬電阻元件層Rmn在金屬電阻元件區(qū)域形成在第I絕緣膜S012上，從而橫跨并覆蓋兩個(gè)接觸插頭CPl的每一個(gè)。此后，與實(shí)施方式I同樣地形成有第3絕緣膜S014以及鈍化膜SN11，從而覆蓋在圖11中形成的結(jié)構(gòu)的整體。
[0112]在以上的比較例中，為了僅形成從圖10所示的金屬電阻元件層Rmn延伸的接觸插頭CP1，需要準(zhǔn)備一個(gè)掩模。即，使用與形成用于連接構(gòu)成多層配線結(jié)構(gòu)的一個(gè)配線層和其他配線層的(未圖示的任意的)接觸插頭CPl所使用的掩模相同的掩模，不能形成從金屬電阻元件層Rmn延伸的接觸插頭CPl。因此，掩模的制造成本高漲，需要的總工序數(shù)增加。因此，存在多層配線結(jié)構(gòu)整體的制造成本高漲的可能性。
[0113]并且，在比較例中，為了在多層配線結(jié)構(gòu)的最上層形成金屬電阻元件層Rmn，鈍化膜SNll等最上層的保護(hù)膜形成于與金屬電阻元件層Rmn非常近的區(qū)域，鈍化膜SNll也存在形成于金屬電阻元件層Rmn的正上方(覆蓋金屬電阻元件層Rmn的最上層的上表面)的情況。此時(shí)，金屬電阻元件層Rmn容易受到來自鈍化膜SNll的應(yīng)力，存在作為包括金屬電阻元件層Rmn在內(nèi)的OCO電路的振蕩器的精度降低的可能性。
[0114]因此，在本實(shí)施方式中，金屬電阻元件區(qū)域中的接觸插頭CPl成為貫通金屬電阻元件層Rmn的結(jié)構(gòu)，接觸插頭CPl的側(cè)面成為以與金屬電阻元件層Rmn接觸、特別是與金屬配線層Rm接觸的方式連接的結(jié)構(gòu)。例如在圖3中，與金屬電阻元件層Rmn的電信號的輸入輸出利用在第I配線層Ml和第2配線層M2之間延伸且在第I配線層Ml和第2配線層M2之間交換電信號的電阻元件區(qū)域接觸插頭CPl來實(shí)現(xiàn)。由此，因此不需要準(zhǔn)備僅用于形成從金屬電阻元件層Rmn提取出電信號的接觸插頭CPl所使用的掩模，能夠削減制造成本。并且，不需要僅形成用于從金屬電阻元件層Rmn提取出電信號的接觸插頭CPl的工序，因此能夠?qū)崿F(xiàn)由工序數(shù)的削減實(shí)現(xiàn)的制造成本的削減。
[0115]此外，在本實(shí)施方式中，在金屬電阻元件層Rmn的正上方形成有第2配線層M2，因此金屬電阻元件層Rmn成為不被鈍化膜SNll直接覆蓋的形態(tài)。因此，能夠減少金屬電阻元件層Rmn因受到來自鈍化膜SNll的應(yīng)力而降低作為高速OCO電路的振蕩器的精度的可能性。
[0116]另外，更優(yōu)選的是，在金屬電阻元件區(qū)域形成的電阻元件區(qū)域接觸插頭CPl如上所述形成為從第2配線層M2到達(dá)第I配線層M1，但構(gòu)成為至少在金屬電阻元件層Rmn的金屬配線層Rm內(nèi)與接觸插頭CPl的側(cè)面的一部分接觸并且接觸插頭CPl的側(cè)面和金屬配線層Rm相互連接即可。因此，電阻元件區(qū)域接觸插頭CPl構(gòu)成為至少稍許進(jìn)入金屬配線層Rm內(nèi)即可。以下，說明具有這種結(jié)構(gòu)的本實(shí)施方式的變形例。
[0117]參照圖12，在本實(shí)施方式的第I變形例中，具有基本上與圖3同樣的結(jié)構(gòu)，但電阻元件區(qū)域接觸插頭CPl形成為不到達(dá)第I配線層Ml的上表面，而是到達(dá)比金屬電阻元件層Rmn(金屬配線層Rm)的最下部稍微靠下方的區(qū)域。
[0118]參照圖13，在圖12的結(jié)構(gòu)中，在本實(shí)施方式的圖7所示的工序中，用于形成電阻元件區(qū)域接觸插頭CPl的接觸孔Val形成為僅到達(dá)比第I配線層Ml的上表面淺的區(qū)域即比金屬電阻元件層Rmn(金屬配線層Rm)的最下部稍微靠下方的區(qū)域。
[0119]參照圖14，在本實(shí)施方式的第2變形例中，具有基本上與圖12同樣的結(jié)構(gòu)，但電阻元件區(qū)域接觸插頭CPl形成為比圖12更淺，到達(dá)金屬電阻元件層Rmn(金屬配線層Rm)的最下部。
[0120]參照圖15，在圖14的結(jié)構(gòu)中，在本實(shí)施方式的圖7所示的工序中，用于形成電阻元件區(qū)域接觸插頭CPl的接觸孔Val形成為僅到達(dá)比圖13更淺的區(qū)域即金屬電阻元件層Rmn (金屬配線層Rm)的最下部。
[0121]在圖12?圖15中，任一電阻元件區(qū)域接觸插頭CPl均形成為，從金屬配線層Rm的、與沿著基板SUB的主表面的X方向上的防反射膜層SNl接觸的最上表面(第I面)，到與上述最上表面相對且與第I絕緣膜S012 (第I絕緣膜上層S012b)的最上表面接觸的最下表面(第2面)，貫通金屬配線層Rm。
[0122]在這些第I以及第2變形例中，接觸插頭CPl至少可將第2配線層M2和金屬電阻元件層Rmn電連接。此外，接觸插頭CPl的形成可利用與用于在配線區(qū)域中形成從第2配線層M2延伸到第I配線層Ml的接觸插頭CPl的掩模相同的掩模來形成。因此，在第I以及第2變形例中也與圖3?圖8同樣地，實(shí)現(xiàn)將形成與金屬電阻元件層Rmn連接專用的接觸插頭CPl的工序省略的效果。