半導(dǎo)體裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體裝置，特別是涉及具有金屬電阻元件層的半導(dǎo)體裝置。
【背景技術(shù)】
[0002]以往，微型計(jì)算機(jī)制品和振蕩器為分體結(jié)構(gòu)，但近些年來，通過在微型計(jì)算機(jī)芯片內(nèi)內(nèi)置振蕩器，能夠?qū)崿F(xiàn)布局面積的縮小、成本降低等。為了在微型計(jì)算機(jī)芯片內(nèi)內(nèi)置振蕩器，需要在所有環(huán)境下(電壓.溫度)輸出穩(wěn)定的振蕩頻率，在微型計(jì)算機(jī)制品的高速OCO (On Chip Oscillator)電路中，謀求實(shí)現(xiàn)例如40MHz ± I %作為目標(biāo)精度。
[0003]在此，在作為模擬電路的高速OCO(On Chip Oscillator)電路內(nèi)的恒定電流產(chǎn)生電路的電阻體中使用多晶硅電阻。但是，多晶硅電阻由于所謂的壓阻效應(yīng)，根據(jù)應(yīng)力而電阻值變動(dòng)。特別是，因封裝工序以后的模具應(yīng)力所引起的電阻值的變動(dòng)顯著。因此，考慮有高速OCO電路的頻率變動(dòng)變大而實(shí)現(xiàn)高速OCO電路的目標(biāo)精度變得困難的情況。
[0004]微型計(jì)算機(jī)制品的高速OCO電路通常通過所謂的多層配線結(jié)構(gòu)形成，但多數(shù)情況下電阻體形成于多層配線結(jié)構(gòu)的最上層。由此，電阻體被保護(hù)膜直接覆蓋其上表面，容易從保護(hù)膜受到應(yīng)力。從抑制因來自該保護(hù)膜的應(yīng)力引起的電阻值的偏差的觀點(diǎn)出發(fā)，在比多層配線結(jié)構(gòu)的最上層靠下側(cè)的層形成電阻體的技術(shù)例如在日本特開2001-267320號公報(bào)、日本特開2011-155192號公報(bào)、日本特開2008-130918號公報(bào)中公開。
[0005]在日本特開2001-267320號公報(bào)中，通過以從電阻體上方的配線層到達(dá)電阻體的方式延伸的導(dǎo)電層(埋入接觸孔)，配線層和電阻體電連接。相反地，在日本特開2011-155192號公報(bào)中，通過從電阻體向其下方延伸的導(dǎo)電層(接觸插頭)，電阻體和其下方的配線層電連接。
[0006]但是，在日本特開2001-267320號公報(bào)、日本特開2011-155192號公報(bào)中的任一個(gè)中，此外在沒有由上述導(dǎo)電層實(shí)現(xiàn)的電連接的日本特開2008-130918號公報(bào)中，均沒有公開如下考慮:使用同一掩模同時(shí)形成用于與形成于比最上層更靠下側(cè)的層的電阻體電連接的導(dǎo)電層、和用于連接不是電阻體的配線層彼此的導(dǎo)電層。由此，如果沒有為了如上所述使用同一掩模同時(shí)形成電阻體用的導(dǎo)電層、和不是電阻體的配線層用的導(dǎo)電層的考慮，則存在需要使用不同的掩膜形成電阻體用的導(dǎo)電層、和不是電阻體的配線層用的導(dǎo)電層的可能性。這樣一來，存在工序變得非常復(fù)雜、制造成本高漲的可能性。
[0007]其他課題和新的特征通過本說明書的記述以及附圖而明確。

【發(fā)明內(nèi)容】

[0008]一實(shí)施方式所涉及的半導(dǎo)體裝置具有多個(gè)第I配線層、第I絕緣膜、第2絕緣膜、多個(gè)第2配線層、金屬電阻元件層和多個(gè)導(dǎo)電層。多個(gè)第I配線層配置在基板的主表面上。第I絕緣膜配置為覆蓋多個(gè)第I配線層的上表面。第2絕緣膜配置為覆蓋第I絕緣膜的上表面。多個(gè)第2配線層配置在第2絕緣膜上。金屬電阻元件層配置在第I絕緣膜的上表面上的多個(gè)第2配線層中的至少一個(gè)第2配線層的正下方。多個(gè)導(dǎo)電層分別從多個(gè)第2配線層沿與主表面交叉的方向朝向金屬電阻元件層延伸。金屬電阻元件層包括金屬配線層。多個(gè)導(dǎo)電層中的至少一個(gè)導(dǎo)電層的側(cè)面的至少一部分與金屬配線層連接。
[0009]其他實(shí)施方式所涉及的半導(dǎo)體裝置具有至少一個(gè)第I配線層、第I絕緣膜、第2配線層、金屬電阻元件層和多個(gè)導(dǎo)電層。至少一個(gè)第I配線層配置在基板的主表面上。第I絕緣膜配置為覆蓋第I配線層的上表面。第2配線層在第I絕緣膜上配置有多個(gè)。金屬電阻元件層配置為在與主表面交叉的方向上比多個(gè)第2配線層靠第I配線層側(cè)，并且配置在多個(gè)第2配線層中的至少一個(gè)第2配線層的正下方。多個(gè)導(dǎo)電層分別從多個(gè)第2配線層沿與主表面交叉的方向朝向金屬電阻元件層延伸。多個(gè)導(dǎo)電層中的至少一個(gè)導(dǎo)電層是電阻元件區(qū)域?qū)щ妼?，該電阻元件區(qū)域?qū)щ妼优渲糜谂c金屬電阻元件層在平面上重疊的金屬電阻元件區(qū)域，并且以從多個(gè)第2配線層中的配置在金屬電阻元件區(qū)域的至少一個(gè)第2配線層到達(dá)金屬電阻元件層的方式連接，多個(gè)導(dǎo)電層中的至少一個(gè)導(dǎo)電層是配線區(qū)域?qū)щ妼?，該配線區(qū)域?qū)щ妼釉诓皇墙饘匐娮柙^(qū)域的配線區(qū)域中從多個(gè)第2配線層中的至少一個(gè)第2配線層延伸并到達(dá)至少一個(gè)第I配線層，電阻元件區(qū)域?qū)щ妼雍团渚€區(qū)域?qū)щ妼釉谂c主表面交叉的方向上的深度相等。
[0010]另一其他實(shí)施方式所涉及的半導(dǎo)體裝置具有多個(gè)第I配線層、第I絕緣膜、至少一個(gè)金屬電阻元件層、多個(gè)第2配線層和多個(gè)導(dǎo)電層。多個(gè)第I配線層配置在基板的主表面上。第I絕緣膜配置為覆蓋多個(gè)第I配線層的上表面。至少一個(gè)金屬電阻元件層以覆蓋第I絕緣膜的上表面的方式配置在多個(gè)第I配線層中的至少一個(gè)第I配線層的正上方。多個(gè)第2配線層配置在第I絕緣膜上。多個(gè)導(dǎo)電層分別從至少一個(gè)金屬電阻元件層以及至少一個(gè)第2配線層沿與主表面交叉的方向分別延伸到多個(gè)第I配線層。至少一個(gè)金屬電阻元件層的上表面被多個(gè)第2配線層中的至少一個(gè)覆蓋。
[0011]根據(jù)一實(shí)施方式，能夠提供一種半導(dǎo)體裝置，在金屬電阻元件層的正上方配置有第2配線層，因此能夠減少金屬電阻元件層因受到來自上層的應(yīng)力而降低作為振蕩器的精度的可能性。
[0012]根據(jù)其他實(shí)施方式，電阻元件區(qū)域?qū)щ妼雍团渚€區(qū)域?qū)щ妼泳纬蔀閺牡?絕緣膜上的第2配線層延伸，因此在半導(dǎo)體裝置形成時(shí)，不需要單獨(dú)準(zhǔn)備僅用于形成用于與金屬電阻元件層連接的導(dǎo)電層的掩模。即，能夠使用用于形成配線區(qū)域?qū)щ妼拥难谀硇纬呻娮柙^(qū)域?qū)щ妼?。因此，能夠提供一種能夠減少制造成本的半導(dǎo)體裝置。
[0013]根據(jù)另一其他實(shí)施方式，金屬電阻元件層的上表面被第2配線層覆蓋，從而金屬電阻元件層被第2配線層保護(hù)。因此，能夠提供一種提高金屬電阻元件層的可靠性的半導(dǎo)體裝置。
[0014]本發(fā)明的上述記載以及其他目的、特征、方式以及優(yōu)點(diǎn)通過與附圖關(guān)聯(lián)來理解的本發(fā)明相關(guān)的如下詳細(xì)說明而變得明確。
【附圖說明】
[0015]圖1是表示裝載有實(shí)施方式I中的半導(dǎo)體裝置的微型計(jì)算機(jī)芯片的整體結(jié)構(gòu)的俯視圖。
[0016]圖2是由圖1中的圓包圍的區(qū)域II的放大俯視圖。
[0017]圖3是表示包括圖2的高速OCO電路的、實(shí)施方式I的微型計(jì)算機(jī)芯片的局部的結(jié)構(gòu)的概略剖視圖。
[0018]圖4是表示實(shí)施方式I中特別是圖3的結(jié)構(gòu)的制造方法的第I工序的概略剖視圖。
[0019]圖5是表示實(shí)施方式I中特別是圖3的結(jié)構(gòu)的制造方法的第2工序的概略剖視圖。
[0020]圖6是表示實(shí)施方式I中特別是圖3的結(jié)構(gòu)的制造方法的第3工序的概略剖視圖。
[0021]圖7是表示實(shí)施方式I中特別是圖3的結(jié)構(gòu)的制造方法的第4工序的概略剖視圖。
[0022]圖8是表示實(shí)施方式I中特別是圖3的結(jié)構(gòu)的制造方法的第5工序的概略剖視圖。
[0023]圖9是表示包括圖2的高速OCO電路的、比較例的微型計(jì)算機(jī)芯片的局部的結(jié)構(gòu)的概略剖視圖。
[0024]圖10是表示比較例中特別是圖9的結(jié)構(gòu)的制造方法的第I工序的概略剖視圖。
[0025]圖11是表示比較例中特別是圖9的結(jié)構(gòu)的制造方法的第2工序的概略剖視圖。
[0026]圖12是表示包括圖2的高速OCO電路的、實(shí)施方式I的微型計(jì)算機(jī)芯片的局部的結(jié)構(gòu)的第I變形例的概略剖視圖。
[0027]圖13是表示實(shí)施方式I的第I變形例中特別是圖12的結(jié)構(gòu)的制造方法的第I工序的概略剖視圖。
[0028]圖14是表示包括圖2的高速OCO電路的、實(shí)施方式I的微型計(jì)算機(jī)芯片的局部的結(jié)構(gòu)的第2變形例的概略剖視圖。
[0029]圖15是表示實(shí)施方式I的第2變形例中特別是圖14的結(jié)構(gòu)的制造方法的第I工序的概略剖視圖。
[0030]圖16是表示包括圖2的高速OCO電路的、實(shí)施方式2的微型計(jì)算機(jī)芯片的局部的結(jié)構(gòu)的概略剖視圖。
[0031]圖17是表示實(shí)施方式2中特別是圖16的結(jié)構(gòu)的制造方法的第I工序的概略剖視圖。
[0032]圖18是表示實(shí)施方式2中特別是圖16的結(jié)構(gòu)的制造方法的第2工序的概略剖視圖。
[0033]圖19是表示實(shí)施方式2中特別是圖16的結(jié)構(gòu)的制造方法的第3工序的概略剖視圖。
[0034]圖20是表示實(shí)施方式2中特別是圖16的結(jié)構(gòu)的制造方法的第4工序的概略剖視圖。
[0035]圖21是表示實(shí)施方式2中特別是圖16的結(jié)構(gòu)的制造方法的第5工序的概略剖視圖。
[0036]圖22是表示包括圖2的高速OCO電路的、實(shí)施方式3的微型計(jì)算機(jī)芯片的局部的結(jié)構(gòu)的概略剖視圖。
[0037]圖23是表示圖22的金屬電阻元件層以及其上表面上的第2配線層的概略俯視圖。
[0038]圖24是表示實(shí)施方式3中特別是圖22的結(jié)構(gòu)的制造方法的第I工序的概略剖視圖。
[0039]圖25是表示實(shí)施方式3中特別是圖22的結(jié)構(gòu)的制造方法的第2工序的概略剖視圖。
[0040]圖26是表示實(shí)施方式3中特別是圖22的結(jié)構(gòu)的制造方法的第3工序的概略剖視圖。
[0041]圖27是表示包括圖2的高速OCO電路的、實(shí)施方式4的微型計(jì)算機(jī)芯片的局部的結(jié)構(gòu)的概略剖視圖。
[0042]圖28是表示實(shí)施方式4中特別是圖27的結(jié)構(gòu)的制造方法的第I工序的概略剖視圖。
[0043]圖29是表示實(shí)施方式4中特別是圖27的結(jié)構(gòu)的制造方法的第2工序的概略剖視圖。
[0044]圖30是表示實(shí)施方式4中特別是圖27的結(jié)構(gòu)的制造方法的第3工序的概略剖視圖。
[0045]圖31是表示實(shí)施方式4中特別是圖27的結(jié)構(gòu)的制造方法的第4工序的概略剖視圖。
[0046]圖32是表示包括圖2的高速OCO電路的、實(shí)施方式5的微型計(jì)算機(jī)芯片的局部的結(jié)構(gòu)的概略剖視圖。
[0047]圖33是表示實(shí)施方式5中特別是圖32的結(jié)構(gòu)的制造方法的第I工序的概略剖視圖。
[0048]圖34是表示實(shí)施方式5中特別是圖32的結(jié)構(gòu)的制造方法的第2工序的概略剖視圖。
[0049]圖35是表示包括圖2的高速OCO電路的、實(shí)施方式6的微型計(jì)算機(jī)芯片的局部的結(jié)構(gòu)的概略剖視圖。
[0050]圖36是表示實(shí)施方式6中特別是圖35的結(jié)構(gòu)的制造方法的第I工序的概略剖視圖。
[0051]圖37是表示實(shí)施方式6中特別是圖35的結(jié)構(gòu)的制造方法的第2工序的概略剖視圖。
[0052]圖38是表示實(shí)施方式6中特別是圖35的結(jié)構(gòu)的制造方法的第3工序的概略剖視圖。
[0053]圖39是表示包括圖2的高速OCO電路的、實(shí)施方式7的微型計(jì)算機(jī)芯片的局部的結(jié)構(gòu)的概略剖視圖。
[0054]圖40是表示實(shí)施方式7中特別是圖39的結(jié)構(gòu)的制造方法的第I工序的概略剖視圖。
[0055]圖41是表示包括圖2的高速OCO電路的、實(shí)施方式8的微型計(jì)算機(jī)芯片的局部的結(jié)構(gòu)的概略剖視圖。
[0056]圖42是表示圖41所示的配線區(qū)域的結(jié)構(gòu)的第I變形例的概略剖視圖。
[0057]圖43是表示圖41所示的配線區(qū)域的結(jié)構(gòu)的第2變形例的概略剖視圖。
[0058]圖44是表示實(shí)施方式8中特別是圖41的結(jié)構(gòu)的制造方法的第I工序的概略剖視圖。
[0059]圖45是表示實(shí)施方式8中特別是圖41的結(jié)構(gòu)的制造方法的第2工序的概略剖視圖。
[0060]圖46是表示通過圖45的工序形成的配線區(qū)域的結(jié)構(gòu)的第I變形例的概略剖視圖。
[0061]圖47是表示通過圖45的工序形成的配線區(qū)域的結(jié)構(gòu)的第2變形例的概略剖視圖。
[0062]圖48是表示包括圖2的高速OCO電路的、實(shí)施方式8的微型計(jì)算機(jī)芯片的局部的結(jié)構(gòu)的第I變形例的概略剖視圖。
[0063]圖49是表示包括圖2的高速OCO電路的、實(shí)施方式8的微型計(jì)算機(jī)芯片的局部的結(jié)構(gòu)的第2變形例的概略剖視圖。
【具體實(shí)施方式】
[0064]以下，基于【附圖說明】本實(shí)施方式。
[0065](實(shí)施方式I)
[0066]首先，使用圖1說明作為本實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)的微型計(jì)算機(jī)芯片的結(jié)構(gòu)。
[0067]參照圖1，微型計(jì)算機(jī)芯片MCl包括RAM形成區(qū)域MCll、CPU形成區(qū)域MC12、周邊電路形成區(qū)域MC13、MC15、ROM形成區(qū)域MC14以及電源電路區(qū)域MC16等。電源電路區(qū)域MC16包括高速OCO電路。多個(gè)電極墊SP以圍繞這些各區(qū)域的方式相互隔開間隔而配置。此外，本布局結(jié)構(gòu)終歸只是微型計(jì)算機(jī)芯片的一例，并不限定于此。
[0068]接著，使用圖2，說明作為半導(dǎo)體裝置的一例的高速OCO電路的一部分結(jié)構(gòu)。
[0069]參照圖2，該高速OCO電路具有在基板的一方的主表面上配置的金屬電阻元件層Rmn。金屬電阻元件層Rmn在此作為將例如多個(gè)(例如四個(gè))金屬電阻元件層Rml、Rm2、Rm3、Rm4集合的名稱。此外，金屬是指，包括過渡金屬以及除了過渡金屬以外的金屬、并且不包括半金屬、半導(dǎo)體以及非金屬。
[0070]在圖2所示的俯視視角中，金屬電阻元件層Rml?Rm4配置為分別沿著X方向延伸并在Y方向上相互具有預(yù)定的間隙。在金屬電阻元件層Rml?Rm4各自的兩端部介設(shè)作為導(dǎo)電層的接觸插頭CPl而與插座層(tap layer)M1、Ma?Mc、Mo連接。此外，在金屬電阻元件層Rml?Rm4(Rmn)和電極墊SP之間設(shè)置有恒定的間隔SI。
[0071]此外，從提高照相制版技術(shù)中的制造精度的觀點(diǎn)出發(fā)，在金屬電阻元件層Rml以及Rm4各自的外側(cè)設(shè)置有虛擬金屬電阻元件層Rmd以及虛擬插座層Mde。
[0072]由此，金屬電阻元件層Rml?Rm4成為以下述方式電連接的串聯(lián)連接:插座層Mi —接觸插頭CPl —金屬電阻元件層Rml —接觸插頭CPl —插座層Ma —接觸插頭CPl —金屬電阻元件層Rm2 —接觸插頭CPl —插座層Mb —接觸插頭CPl —金屬電阻元件層Rm3 —接觸插頭CPl —插座層Mc —接觸插頭CPl —金屬電阻元件層Rm4 —接觸插頭CPl —插座層Mo ο
[0073]接著，使用圖3，說明由圖2中的虛線包圍的區(qū)域A即包括金屬電阻元件層Rmn的、構(gòu)成高速OCO電路的多層配線結(jié)構(gòu)的一部分。
[0074]參照圖3，該半導(dǎo)體裝置具有在基板SUB的(一方的)主表面上配置的層間絕緣膜SOll和在層間絕緣膜SOll的上方沿X方向相互隔開間隔地配置有多個(gè)的第I配線層Ml。
[0075]第I絕緣膜S012以覆蓋多個(gè)第I配線層Ml的上表面的方式在層間絕緣膜SOll上形成。第I絕緣膜S012具有第I絕緣膜下層S012a和第I絕緣膜上層S012b依次層積的結(jié)構(gòu)。
[0076]第2絕緣膜S013以覆蓋第I絕緣膜S012的上表面的方式形成。在第2絕緣膜S013的上表面上具有在X方向上相互隔開間隔地配置有多個(gè)的第2配線層M2。多個(gè)第2配線層M2分別配置于在俯視視角中與第I配線層Ml重疊的位置。
[0077]由圖3中的虛線包圍的區(qū)域B(金屬電阻元件層Rmn)與由圖2中的虛線包圍的區(qū)域A (構(gòu)成金屬電阻元件層Rmn的金屬電阻元件層Rm2)對應(yīng)。該金屬電阻元件層Rmn配置為在第I絕緣膜S012的上表面上的、多個(gè)第2配線層M2中的至少一個(gè)第2配線層M2的正下方，在俯視視角中與該第2配線層M2重疊。換言之，該金屬電阻元件層Rmn配置為在多個(gè)第I配線層Ml中的至少一個(gè)第I配線層Ml的正上方，在俯視視角中與該第I配線層Ml重疊。
[0078]更具體而言，圖3的金屬電阻元件層Rmn配置為在X方向上的一方以及另一方的端部的附近在俯視視角中與第I配線層Ml以及第2配線層M2重疊，且金屬電阻元件層Rmn以被第I配線層Ml以及第2配線層M2夾著的方式配置于兩者之間。因此，圖3的金屬電阻元件層Rmn配置為在俯視視角中與兩個(gè)第I以及第2配線層Ml、M2重疊，其結(jié)果是第I配線層Ml和第2配線層M2在俯視視角中相互重疊。金屬電阻元件層Rmn具有金屬配線層Rm和防反射膜層SNl的雙層結(jié)構(gòu)。
[0079]圖3所示的區(qū)域中的配置有金屬電阻元件層Rmn的區(qū)域(與其在平面上重疊的區(qū)域)在此定義為金屬電阻元件區(qū)域，除了金屬電阻元件區(qū)域以外的區(qū)域在此定義為配線區(qū)域。金屬電阻元件區(qū)域是