本發(fā)明涉及集成電路片上集成器件領(lǐng)域，尤其涉及一種片上集成的磁芯電感及其制造方法。

背景技術(shù)：

隨著各類移動(dòng)消費(fèi)類電子產(chǎn)品的迅猛發(fā)展，如何實(shí)現(xiàn)產(chǎn)品更持久的使用，優(yōu)化產(chǎn)品的電源管理系統(tǒng)，進(jìn)一步減小電源控制電路的尺寸、降低產(chǎn)品的功耗變得越來越重要。

如今的多芯片處理器多采用動(dòng)態(tài)電壓頻率調(diào)節(jié)系統(tǒng)(dvfs)來工作，即以一個(gè)電壓為基準(zhǔn)電壓，然后在該電壓附近根據(jù)實(shí)際使用情況動(dòng)態(tài)進(jìn)行電壓調(diào)節(jié)。dvfs一般通過電源管理芯片(pmic)來完成，目前廣泛使用的獨(dú)立電源管理芯片與計(jì)算芯片間的信號(hào)傳遞時(shí)間一般處于10μs的水平，減小這個(gè)傳輸時(shí)間將減少系統(tǒng)約20％左右的功耗損失，如果能將電源管理芯片與運(yùn)算芯片進(jìn)行集成或者作為統(tǒng)一系統(tǒng)進(jìn)行封裝，兩者間的傳輸時(shí)間將減小到100ns的水平。

為了實(shí)現(xiàn)電源管理芯片與計(jì)算芯片間的集成需要相關(guān)的可集成電感器和電容器。相比于可集成電感器，可集成電容器在業(yè)界已經(jīng)非常成熟和完善，為了解決上述集成化的問題，癥結(jié)在于可集成電感的設(shè)計(jì)與實(shí)現(xiàn)。目前應(yīng)用于電源控制系統(tǒng)的電感主要是smt氣芯電感和平面螺旋電感，然而這兩種電感的電感密度均處于比較低的水平，對(duì)于給定的感值，這些電感會(huì)占用大量寶貴的芯片面積，另外，電感的襯底損失，高電阻帶來的功耗損失等使它們并不能很好的滿足集成電源系統(tǒng)的制備所需的各種性能要求。

因此，急需一種新型的集成電感至少部分的解決上述現(xiàn)有技術(shù)中存在的問題。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)現(xiàn)有技術(shù)中存在的問題，根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供一種用于片上集成的磁芯電感結(jié)構(gòu)，包括：芯片；設(shè)置在芯片背面的絕緣層；設(shè)置在所述絕緣層表面的第一線圈層；覆蓋于所述第一線圈層及所述絕緣層的絕緣包覆層；設(shè)置在所述絕緣包覆層表面的第二線圈層；設(shè)置所述絕緣包覆層內(nèi)部且與第一線圈層與所述第二線圈層電連接的導(dǎo)電通孔，以及設(shè)置所述第一線圈層與所述第二線圈層之間，且位于所述絕緣包覆層之內(nèi)的磁芯層。

在本發(fā)明的一個(gè)實(shí)施例中，該第一線圈層、所述第二線圈層以及所述導(dǎo)電通孔構(gòu)成螺旋導(dǎo)電回路。

在本發(fā)明的一個(gè)實(shí)施例中，該第一線圈層中一條導(dǎo)線通過所述導(dǎo)電通孔分別與所述第二線圈中的相鄰的兩條導(dǎo)線電連接，從而形成螺旋導(dǎo)電回路。

在本發(fā)明的一個(gè)實(shí)施例中，該磁芯層為分層電感磁芯。

在本發(fā)明的一個(gè)實(shí)施例中，該分層電感磁芯包括磁性薄膜層和磁性絕緣層。

在本發(fā)明的一個(gè)實(shí)施例中，該磁性薄膜層材料為nife、cozrta、cozrtab或cozro。

在本發(fā)明的一個(gè)實(shí)施例中，該磁性絕緣層材料為sio2或coo。

在本發(fā)明的一個(gè)實(shí)施例中，該磁性薄膜層的厚度為15nm-25nm，所述磁性絕緣層的厚度為3nm-7nm，所述分層電感磁芯的厚度為1μm～4μm。

根據(jù)本發(fā)明的另一個(gè)實(shí)施例，提供一種用于片上集成的磁芯電感結(jié)構(gòu)的制造方法，包括：在cmos芯片的背面形成絕緣層；在所述絕緣層上制作第一線圈層；在第一線圈層及絕緣層上形成磁芯層窗口；在磁芯層窗口中依次形成底部絕緣包覆層及磁芯層；制作整體絕緣包覆層并進(jìn)行絕緣包覆層表面的平整化；在平整化后的絕緣包覆層中形成導(dǎo)電通孔；在絕緣包覆層表面形成第二線圈層。

在本發(fā)明的另一個(gè)實(shí)施例中，制作第一線圈層進(jìn)一步包括：

光刻形成第一線圈層圖形；

制作ti粘附層及銅電鍍種子層；

電鍍銅至高于光刻形成的圖形臺(tái)階；

化學(xué)機(jī)械拋光多余銅層，形成第一線圈層。

在本發(fā)明的另一個(gè)實(shí)施例中，磁芯層是通過濺射形成的，且在磁芯層濺射過程中施加外部磁場(chǎng)以使所形成的磁芯層磁化。

在本發(fā)明的另一個(gè)實(shí)施例中，磁芯層形成后，非磁芯層的磁性材料通過lift-off剝離工藝去除。

相比于其他種類的電感及其制作方法，其主要特點(diǎn)是，在電感制備過程中引入了高飽和磁場(chǎng)強(qiáng)度、高磁導(dǎo)率、高電阻的層狀磁芯薄膜材料，該高磁導(dǎo)率薄膜材料的引入有效的增加了電感密度，層狀結(jié)構(gòu)的磁芯增大了磁芯電阻，優(yōu)化了電感高頻下的工作性能。

附圖說明

為了進(jìn)一步闡明本發(fā)明的各實(shí)施例的以上和其它優(yōu)點(diǎn)和特征，將參考附圖來呈現(xiàn)本發(fā)明的各實(shí)施例的更具體的描述?？梢岳斫?，這些附圖只描繪本發(fā)明的典型實(shí)施例，因此將不被認(rèn)為是對(duì)其范圍的限制。在附圖中，為了清楚明了，相同或相應(yīng)的部件將用相同或類似的標(biāo)記表示。

圖1示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的一種用于片上集成的磁芯電感結(jié)構(gòu)的剖面投影示意圖。

圖2示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的一種用于片上集成的磁芯電感結(jié)構(gòu)的三維立體示意圖。

圖3示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的一種用于片上集成的磁芯電感結(jié)構(gòu)的分層電感磁芯示意圖。

圖4a至圖4g示出根據(jù)本發(fā)明的一個(gè)實(shí)施例形成用于片上集成的磁芯電感結(jié)構(gòu)的過程剖面投影示意圖。

圖5示出的是根據(jù)本發(fā)明的一個(gè)實(shí)施例形成用于片上集成的磁芯電感結(jié)構(gòu)的流程圖。

具體實(shí)施方式

在以下的描述中，參考各實(shí)施例對(duì)本發(fā)明進(jìn)行描述。然而，本領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到可在沒有一個(gè)或多個(gè)特定細(xì)節(jié)的情況下或者與其它替換和/或附加方法、材料或組件一起實(shí)施各實(shí)施例。在其它情形中，未示出或未詳細(xì)描述公知的結(jié)構(gòu)、材料或操作以免使本發(fā)明的各實(shí)施例的諸方面晦澀。類似地，為了解釋的目的，闡述了特定數(shù)量、材料和配置，以便提供對(duì)本發(fā)明的實(shí)施例的全面理解。然而，本發(fā)明可在沒有特定細(xì)節(jié)的情況下實(shí)施。此外，應(yīng)理解附圖中示出的各實(shí)施例是說明性表示且不一定按比例繪制。

在本說明書中，對(duì)“一個(gè)實(shí)施例”或“該實(shí)施例”的引用意味著結(jié)合該實(shí)施例描述的特定特征、結(jié)構(gòu)或特性被包括在本發(fā)明的至少一個(gè)實(shí)施例中。在本說明書各處中出現(xiàn)的短語“在一個(gè)實(shí)施例中”并不一定全部指代同一實(shí)施例。

需要說明的是，本發(fā)明的實(shí)施例以特定順序?qū)に嚥襟E進(jìn)行描述，然而這只是為了方便區(qū)分各步驟，而并不是限定各步驟的先后順序，在本發(fā)明的不同實(shí)施例中，可根據(jù)工藝的調(diào)節(jié)來調(diào)整各步驟的先后順序。

本發(fā)明提供的一種用于片上集成的磁芯電感結(jié)構(gòu)屬于片上集成的磁芯電感，該電感結(jié)構(gòu)可以用于制備小體積、高性能單片集成電壓控制器，后者可廣泛應(yīng)用于各種電子產(chǎn)品的電源系統(tǒng)中。本發(fā)明提供的一種用于片上集成的磁芯電感結(jié)構(gòu)的制造方法是一種可完全與cmos工藝兼容的用于片上集成的磁芯電感制備工藝，該工藝可方便快速實(shí)現(xiàn)芯片電感與其他電壓控制電路的集成制造。

下面結(jié)合圖1和圖2來詳細(xì)描述根據(jù)本發(fā)明的一個(gè)實(shí)施例的一種用于片上集成的磁芯電感結(jié)構(gòu)。圖1示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的一種用于片上集成的磁芯電感結(jié)構(gòu)100的剖面投影示意圖。圖2示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的一種用于片上集成的磁芯電感結(jié)構(gòu)的三維立體示意圖200。如圖1、圖2所示，該用于片上集成的磁芯電感結(jié)構(gòu)100進(jìn)一步包括芯片101；絕緣層102；底部線圈層103；絕緣包覆層104(圖2未示出)；磁芯層105；導(dǎo)電通孔106；以及頂層線圈層107。

在本發(fā)明的一個(gè)實(shí)施例中，芯片101為已經(jīng)制備好的電源管理芯片或該芯片的部分區(qū)域，也可以是其他需要集成電感元件的芯片或?qū)?yīng)芯片的部分區(qū)域。芯片101可以是cmos芯片，下文中以cmos芯片為例進(jìn)行描述，然而本領(lǐng)域的技術(shù)人員應(yīng)該理解，本發(fā)明的保護(hù)范圍不限于cmos芯片，例如，芯片101還可以是雙極芯片或其他類型的芯片。

絕緣層102位于cmos芯片101的背面，其材質(zhì)可以為二氧化硅、氮化硅、樹脂、聚酰亞胺等絕緣材料，絕緣層102的形成方法包括但不限于熱氧化、沉積、旋涂、粘貼等，絕緣層102用于電絕緣cmos芯片與后續(xù)電感結(jié)構(gòu)。

底部線圈層103位于與絕緣層102的緊鄰cmos芯片101面的相對(duì)面上。底部線圈層103的材料可以采用電導(dǎo)率與銅相同或更高的導(dǎo)體材料，一般為銅，但本領(lǐng)域的技術(shù)人員應(yīng)該認(rèn)識(shí)到，其他的導(dǎo)電材料，如鋁、重?fù)诫s半導(dǎo)體材料等都可以作為底部線圈層103的材料，底部線圈層103一般通過光刻形成線圈圖形、種子層沉積、電鍍、刻蝕等加成法工藝形成，當(dāng)然也可以通過整體沉積銅膜后進(jìn)行圖形化減成工藝形成，具體制備工藝并非本專利的發(fā)明要點(diǎn)，在此不再贅述。

絕緣包覆層104位于底部線圈層103之上，用于對(duì)底部線圈層103、頂部線圈層107以及磁芯105進(jìn)行絕緣包覆。在本發(fā)明的具體實(shí)施例中，絕緣包覆層104可以是工藝過程中多種絕緣材料的集合體，其中包含的材料包括各種光刻膠以及聚酰亞胺等絕緣及平整化過程中使用的絕緣材料。其形成過程主要包括兩步，首先，在底部線圈層103形成后，在底部線圈層103上形成覆蓋底部線圈層103的絕緣層，用于使底部線圈層103與后面形成的磁芯105絕緣；然后，在磁芯105形成后，在磁芯105上形成覆蓋磁芯105的絕緣層，用于使磁芯105與頂部線圈層107絕緣。

磁芯層105位于底部線圈層103和頂部線圈層107之間，且位于絕緣包覆層104之內(nèi)，通過絕緣包覆層104與底部線圈層103以及頂部線圈層107電絕緣。磁芯層105為分層電感磁芯，具體為層狀磁性薄膜材料。如圖3所示，圖3示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的一種用于片上集成的磁芯電感結(jié)構(gòu)的分層電感磁芯示意圖，磁芯層105進(jìn)一步包括磁性薄膜層1051和磁性絕緣層1052。磁性薄膜層1051的材料包括但不限于nife、cozrta、cozrtab、cozro等高飽和磁場(chǎng)強(qiáng)度、高磁導(dǎo)率、低矯頑力軟磁薄膜材料。磁性絕緣層1052的材料包括但不限于sio2、coo等絕緣材料，該磁性絕緣層1052的絕緣材料主要用于磁芯薄膜材料間的絕緣，增大磁芯電阻，減少高頻等條件下工作時(shí)的渦流損耗。

導(dǎo)電通孔106位于絕緣包覆層104中，且貫通絕緣包覆層104，并與底部線圈層103以及頂部線圈107形成電連接。導(dǎo)電通孔106的材料與底部線圈層103以及頂部線圈107類似，一般采用電導(dǎo)率與銅相同或更高的導(dǎo)體材料，一般為銅，可以通過電鍍等沉積工藝形成。

頂層線圈層107位于絕緣包覆層104上面，與磁芯層105以及底部線圈層103通過絕緣包覆層104絕緣，且頂層線圈層107通過導(dǎo)電通孔106與底層線圈103連接。如圖2所示，頂層線圈層107與底層線圈103成一定非零的夾角，從而使頂層線圈層107中一條導(dǎo)線通過導(dǎo)電通孔106分別與底層線圈103中的相鄰的兩條導(dǎo)線電連接，從而形成螺旋導(dǎo)電回路。

下面結(jié)合圖4a至圖4g以及圖5來詳細(xì)描述形成用于片上集成的磁芯電感結(jié)構(gòu)100的過程。圖4a至圖4g示出根據(jù)本發(fā)明的一個(gè)實(shí)施例形成用于片上集成的磁芯電感結(jié)構(gòu)的過程剖面投影示意圖。圖5示出的是根據(jù)本發(fā)明的一個(gè)實(shí)施例形成用于片上集成的磁芯電感結(jié)構(gòu)的流程圖500。

首先，在步驟501，如圖4a所示，在cmos芯片101的背面形成絕緣層102。絕緣層102其材質(zhì)可以為二氧化硅、氮化硅、樹脂、聚酰亞胺等絕緣材料，絕緣層102的形成方法包括但不限于熱氧化、沉積、旋涂、粘貼等，絕緣層102用于電絕緣cmos芯片與后續(xù)電感結(jié)構(gòu)。在本發(fā)明的一個(gè)實(shí)施例中國(guó)，絕緣層102的形成方法為在cmos芯片背面上生長(zhǎng)足夠厚的sio2層(如1～2μm厚)。

接下來，在步驟502，如圖4b所示，在步驟501形成的絕緣層102上，制作底部線圈層103。底部線圈層103的材料可以采用電導(dǎo)率與銅相同或更高的導(dǎo)體材料，一般為銅，但本領(lǐng)域的技術(shù)人員應(yīng)該認(rèn)識(shí)到，其他的導(dǎo)電材料，如鋁、重?fù)诫s半導(dǎo)體材料等都可以作為底部線圈層103的材料，底部線圈層103一般通過光刻形成線圈圖形、種子層沉積、電鍍、刻蝕等加成法工藝形成，當(dāng)然也可以通過整體沉積銅膜后進(jìn)行圖形化減成工藝形成。

在本發(fā)明的一個(gè)具體實(shí)施例中，底部線圈層103的形成步驟進(jìn)一步包括：1)在絕緣層102上涂布光刻膠，光刻出底層銅線圈的圖形，固化后膠厚為5μm；2)完成圖形后，濺射一次薄ti粘附層，然后濺射銅種子層。采用電鍍的方法增加種子銅層的厚度至5.5μm，厚度大于膠厚即可；3)采用化學(xué)機(jī)械拋光(cmp)拋光銅鍍層，將高于5μm的所有銅層和ti層全部去除掉，該步驟可獲得平整度較好，粗糙度較低的磁芯層濺射臺(tái)面，該濺射臺(tái)面的制備對(duì)于獲得性能良好的磁芯材料具有重要意義。

接下來，在步驟503，如圖4c所示，在步驟502形成的底部線圈層103及絕緣層上形成磁芯層窗口。磁芯層窗口通過光刻工藝形成，其寬度小于底部線圈層103的導(dǎo)線長(zhǎng)度。

接下來，在步驟504，如圖4d所示，在步驟503形成的磁芯層窗口中依次形成部分絕緣包覆層104及磁芯層105。

在本發(fā)明的一個(gè)具體實(shí)施例中，部分絕緣包覆層104及磁芯層105的形成方法進(jìn)一步包括：1)制備磁芯層105與下層線圈103間的部分絕緣包覆層104；2)制備磁芯層，采用濺射的方法濺射形成磁芯層。由于磁芯層為層狀結(jié)構(gòu)，需交替變換濺射條件，磁性薄膜層1051厚度為20nm，具體厚度應(yīng)由電感結(jié)構(gòu)的工作頻率決定，更高的頻率需要更薄的厚度，磁性絕緣層1052厚度為5nm，具體厚度根據(jù)實(shí)際情況調(diào)整，磁芯總厚度范圍通常為1μm～4μm。值得注意的是，磁芯濺射過程中需要在適當(dāng)?shù)姆较蚴┘右欢ù笮〉耐獠看艌?chǎng)，例如可使外加磁場(chǎng)方向與電感的易磁化方向平行。濺射完磁芯層后，通過去膠剝離完成磁芯制備。磁芯層的圖形可以采用lift-off剝離工藝進(jìn)行。在本發(fā)明的其他實(shí)施例中，磁芯層的圖形也可以采用合適的刻蝕方法來形成。

接下來，在步驟505，如圖4e所示，形成整體絕緣包覆層104并進(jìn)行絕緣包覆層104表面的平整化。絕緣包覆層104為工藝過程中多種絕緣材料的集合體，中間包含的材料包括各種光刻膠以及聚酰亞胺等絕緣及平整化過程中使用的絕緣材料，形成方法可以為涂覆、沉積等工藝。平整化方法一般為化學(xué)機(jī)械拋光工藝。

接下來，在步驟506，如圖4f所示，在步驟505形成的平整化后的絕緣包覆層104中形成導(dǎo)電通孔106的開口。導(dǎo)電通孔106的開口可以通過激光通孔或者刻蝕工藝形成，導(dǎo)電通孔106的開口需通至底層線圈103，以保證后續(xù)導(dǎo)電通孔填充后與底層線圈形成良好的導(dǎo)電連接。

接下來，在步驟507，如圖4g所示，在步驟506形成的導(dǎo)電通孔106的開口中的導(dǎo)電填充，從而完成導(dǎo)電通孔106的制造，并形成頂層線圈層107。導(dǎo)電通孔106與底部線圈層103以及頂部線圈107形成電連接。導(dǎo)電通孔106以及頂部線圈107的材料與底部線圈層103類似，一般采用電導(dǎo)率與銅相同或更高的導(dǎo)體材料，一般為銅，可以通過電鍍等沉積工藝形成。在本發(fā)明的一個(gè)具體實(shí)施例中，導(dǎo)電通孔106以及頂部線圈107的制作方法為首先濺射ti粘附層和電鍍銅的種子層，再電鍍銅加厚至5μm而成。

通過上述工藝方法制作形成的電感結(jié)構(gòu)可以很好地和目前的cmos工藝兼容，該工藝方案將將電感制備進(jìn)cmos芯片的beol中，為實(shí)現(xiàn)節(jié)能、小型、集成度高、高速、低成本的pmiv系統(tǒng)奠定了良好的基礎(chǔ)。容易實(shí)現(xiàn)電感集成進(jìn)電源控制系統(tǒng)，進(jìn)而將電源控制系統(tǒng)與運(yùn)算芯片進(jìn)行集成的目標(biāo)。

本發(fā)明提供的一種用于片上集成的磁芯電感結(jié)構(gòu)以及其與cmos工藝完全兼容的制備方法。相比于其他種類的電感及其制作方法，其主要特點(diǎn)是，在電感制備過程中引入了高飽和磁場(chǎng)強(qiáng)度、高磁導(dǎo)率、高電阻的層狀磁芯薄膜材料，該高磁導(dǎo)率薄膜材料的引入有效的增加了電感密度，層狀結(jié)構(gòu)的磁芯增大了磁芯電阻，優(yōu)化了電感高頻下的工作性能。本發(fā)明提供的一種用于片上集成的磁芯電感結(jié)構(gòu)具有以下優(yōu)勢(shì)：

1、可集成性，該電感結(jié)構(gòu)可完全與cmos工藝兼容，從而方便地集成。

2、節(jié)省空間，基于該電感結(jié)構(gòu)制備的電源管理芯片能節(jié)約15％～35％的板面積。

3、降低功耗，基于該電感結(jié)構(gòu)制備的電源管理芯片可有效與計(jì)算芯片集成，從而降低20％左右整體功耗。

4、節(jié)約成本，使用該電感結(jié)構(gòu)，不考慮包括主板、走線和其他零件的成本下降的情況下，僅電壓控制器本身的成本就可降低近40％。

5、高速響應(yīng)，基于該電感結(jié)構(gòu)的電壓控制器要比板級(jí)電壓控制器快100多倍，響應(yīng)時(shí)間從10μs減小到100ns量級(jí)，極大的提高了性能。

盡管上文描述了本發(fā)明的各實(shí)施例，但是，應(yīng)該理解，它們只是作為示例來呈現(xiàn)的，而不作為限制。對(duì)于相關(guān)領(lǐng)域的技術(shù)人員顯而易見的是，可以對(duì)其做出各種組合、變型和改變而不背離本發(fā)明的精神和范圍。因此，此處所公開的本發(fā)明的寬度和范圍不應(yīng)被上述所公開的示例性實(shí)施例所限制，而應(yīng)當(dāng)僅根據(jù)所附權(quán)利要求書及其等同替換來定義。