本申請(qǐng)是申請(qǐng)日為2013年04月27日、申請(qǐng)?zhí)枮?01310166873.5、發(fā)明名稱為“半導(dǎo)體器件”的發(fā)明專利申請(qǐng)的分案申請(qǐng)。

相關(guān)申請(qǐng)的交叉引用

本申請(qǐng)基于并要求2012年4月27日提交的日本專利申請(qǐng)no.2012-103066的優(yōu)先權(quán)的權(quán)益，這里通過(guò)引用并入其全部公開(kāi)內(nèi)容。

本發(fā)明涉及半導(dǎo)體器件，更具體地涉及其中形成有穿透半導(dǎo)體襯底的通孔的半導(dǎo)體器件。

背景技術(shù)：

近年來(lái)，已經(jīng)開(kāi)發(fā)了用于將多個(gè)半導(dǎo)體芯片包封在單個(gè)半導(dǎo)體封裝體中的多芯片封裝技術(shù)，以減少例如半導(dǎo)體器件的安裝面積。將多個(gè)半導(dǎo)體芯片包封在單個(gè)半導(dǎo)體封裝體中能夠使得芯片之間的線數(shù)增加以及數(shù)據(jù)傳送速率提高。

日本未審專利申請(qǐng)公開(kāi)no.2011-145257公開(kāi)了利用多芯片封裝技術(shù)的半導(dǎo)體器件的示例。在日本未審專利申請(qǐng)公開(kāi)no.2011-145257中公開(kāi)的技術(shù)中，半導(dǎo)體襯底具有形成在其中以穿透半導(dǎo)體襯底的通孔(tsv：硅通孔)。在日本未審專利申請(qǐng)公開(kāi)no.2011-145257中公開(kāi)的技術(shù)中，通過(guò)利用通孔疊置多個(gè)半導(dǎo)體芯片。日本未審專利申請(qǐng)公開(kāi)no.2011-145257公開(kāi)了一種用于通過(guò)使用垂直疊置的兩個(gè)半導(dǎo)體芯片進(jìn)行測(cè)試以檢查是否存在通孔的ac特性差異的技術(shù)。

技術(shù)實(shí)現(xiàn)要素：

然而，日本未審專利申請(qǐng)公開(kāi)no.2011-145257中公開(kāi)的技術(shù)需要多個(gè)半導(dǎo)體芯片檢查每個(gè)通孔的特性。這導(dǎo)致難以在半導(dǎo)體芯片的疊置之前檢查每個(gè)通孔的故障的問(wèn)題。

本發(fā)明的第一方面在于，一種半導(dǎo)體器件，包括：通孔，形成為穿透半導(dǎo)體襯底；第一緩沖器電路和第二緩沖器電路；布線形成層，形成在所述半導(dǎo)體襯底的上層中；連接布線部分，假設(shè)從所述半導(dǎo)體襯底到所述布線形成層的方向?yàn)橄蛏戏较?，則所述連接布線部分形成在所述通孔的上部，所述連接布線部分形成在所述通孔的芯片內(nèi)端面上，所述芯片內(nèi)端面為所述通孔面對(duì)所述半導(dǎo)體襯底的上部部分的端面；第一路徑，連接所述第一緩沖器電路和所述通孔；以及第二路徑，連接所述第二緩沖器電路和所述通孔。所述第一路徑和所述第二路徑經(jīng)由所述連接布線部分電連接。

根據(jù)本發(fā)明第一方面的半導(dǎo)體器件包括連接布線部分，該連接布線部分形成在通孔的芯片內(nèi)端面的上部。第一路徑和第二路徑通過(guò)連接布線部分連接。從而，在根據(jù)本發(fā)明的半導(dǎo)體器件中，當(dāng)由于通孔的膨脹或收縮芯片內(nèi)從通孔到線的連接狀態(tài)出現(xiàn)異常時(shí)，可以使用第一路徑和第二路徑檢查連接布線部分的狀態(tài)并且可以檢查芯片內(nèi)從通孔到線的連接狀態(tài)。換言之，根據(jù)本發(fā)明的半導(dǎo)體器件能夠通過(guò)僅使用自己的芯片檢查芯片內(nèi)從通孔到線的連接狀態(tài)。

根據(jù)本發(fā)明的半導(dǎo)體器件能夠通過(guò)僅使用自己的芯片檢查芯片內(nèi)從通孔到線的連接狀態(tài)。

附圖說(shuō)明

上述以及其它方面、優(yōu)勢(shì)和特征從結(jié)合附圖作出的特定實(shí)施例的以下描述中將更顯而易見(jiàn)，其中：

圖1是根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖；

圖2是圖示根據(jù)第一實(shí)施例的半導(dǎo)體器件的通孔與芯片線之間的連接區(qū)的截面圖；

圖3是圖示根據(jù)第一實(shí)施例的半導(dǎo)體器件的通孔與芯片線之間的連接區(qū)的平面布局的示意圖；

圖4是示出涉及根據(jù)第一實(shí)施例的半導(dǎo)體器件的測(cè)試的電路的電路圖；

圖5是圖示根據(jù)第一實(shí)施例的關(guān)于通孔的溫度應(yīng)變的膨脹和收縮的截面圖；

圖6是圖示在根據(jù)第一實(shí)施例的半導(dǎo)體器件中進(jìn)行對(duì)于通孔的斷開(kāi)測(cè)試時(shí)的電路操作的示圖；

圖7是圖示在根據(jù)第一實(shí)施例的半導(dǎo)體器件中進(jìn)行對(duì)于通孔的斷開(kāi)測(cè)試時(shí)的電路操作的示圖；

圖8是圖示根據(jù)第二實(shí)施例的半導(dǎo)體器件的通孔與芯片線之間的連接區(qū)的截面圖；

圖9是圖示根據(jù)第三實(shí)施例的半導(dǎo)體器件的通孔與芯片線之間的連接區(qū)的截面圖；

圖10是圖示根據(jù)第三實(shí)施例的半導(dǎo)體器件的通孔與芯片線之間的連接區(qū)的平面布局的示意圖；

圖11是圖示根據(jù)第三實(shí)施例的連接到連接布線部分的第一芯片線和第二芯片線的平面布局的示意圖；

圖12是圖示根據(jù)第四實(shí)施例的半導(dǎo)體器件的通孔與芯片線之間的連接區(qū)的截面圖；

圖13是圖示根據(jù)第五實(shí)施例的半導(dǎo)體器件的通孔與芯片線之間的連接區(qū)的截面圖；

圖14是圖示根據(jù)第六實(shí)施例的半導(dǎo)體器件的通孔與芯片線之間的連接區(qū)的截面圖；

圖15是圖示根據(jù)第七實(shí)施例的半導(dǎo)體器件的通孔與芯片線之間的連接區(qū)的截面圖；

圖16是圖示根據(jù)第八實(shí)施例的半導(dǎo)體器件的通孔與芯片線之間的連接區(qū)的截面圖；

圖17是示出涉及根據(jù)第九實(shí)施例的半導(dǎo)體器件的測(cè)試的電路的電路圖；

圖18是示出根據(jù)第九實(shí)施例的半導(dǎo)體器件的iolh測(cè)試中的理想電壓和導(dǎo)通狀態(tài)中的晶體管數(shù)目之間關(guān)系的表；

圖19是示出涉及根據(jù)第十實(shí)施例的半導(dǎo)體器件的測(cè)試的電路的電路圖；

圖20是示出根據(jù)第十實(shí)施例的半導(dǎo)體器件的斷開(kāi)測(cè)試和iolh測(cè)試中理想電壓與導(dǎo)通狀態(tài)中的晶體管數(shù)目之間關(guān)系的表；

圖21是示出涉及根據(jù)第十一實(shí)施例的半導(dǎo)體器件的測(cè)試的電路的電路圖；以及

圖22是圖示當(dāng)進(jìn)行根據(jù)第十一實(shí)施例的半導(dǎo)體器件的測(cè)試時(shí)的電路操作的表。

具體實(shí)施方式

第一實(shí)施例

下面將參照附圖描述本發(fā)明的實(shí)施例。圖1示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖。如圖1所示，根據(jù)第一實(shí)施例的半導(dǎo)體器件具有其中以疊置狀態(tài)將多個(gè)半導(dǎo)體芯片(例如半導(dǎo)體芯片ch0至ch4)包封在單個(gè)封裝體中的配置。在圖1所示示例中，以面向下的方式(例如，在其中半導(dǎo)體襯底的電路形成表面面向封裝基底plt的方向上)安裝半導(dǎo)體芯片ch0至ch4。

在圖1所示的示例中，半導(dǎo)體器件具有如下配置，在該配置中半導(dǎo)體芯片ch0通過(guò)微凸塊2連接到封裝基底plt。凸塊bmp提供在封裝基底plt的背表面上，并且這些凸塊允許半導(dǎo)體器件安裝在并入半導(dǎo)體器件的裝置的基底上。半導(dǎo)體芯片ch0具有形成在其中以穿透半導(dǎo)體襯底的通孔(tsv：硅通孔)1。半導(dǎo)體芯片ch0通過(guò)通孔1與其上疊置的另一半導(dǎo)體芯片通信數(shù)據(jù)。

半導(dǎo)體芯片ch0包括半導(dǎo)體襯底(例如硅層sil)、布線形成層(例如金屬層mel)以及焊盤(pán)3u和3t。硅層sil是其中形成電路元件的半導(dǎo)體襯底層。金屬層mel是其中形成芯片線的布線形成層，該芯片線連接電路并連接每個(gè)電路與外部端子(例如焊盤(pán)3t)。每個(gè)焊盤(pán)3t是形成在半導(dǎo)體芯片的金屬層mel側(cè)處的表面上的外部端子。每個(gè)焊盤(pán)3t通過(guò)形成在金屬層mel中的芯片線連接到形成在電路形成表面上的電路。每個(gè)焊盤(pán)3u為形成在每個(gè)通孔1的端面中處于半導(dǎo)體的硅層sil側(cè)的端面處的外部端子。下面的描述是在假設(shè)從硅層sil到金屬層mel的方向?yàn)橄蛏戏较虻那闆r下進(jìn)行的。

半導(dǎo)體芯片ch1至ch3中的每一個(gè)包括硅層sil、金屬層mel、通孔1a以及焊盤(pán)4t和4u。形成在半導(dǎo)體芯片ch1至ch3的每一個(gè)中的通孔1a被形成為穿透硅層sil和金屬層mel。這些通孔1a連接到金屬層mel的最上布線層中的每個(gè)芯片的芯片線。焊盤(pán)4t形成在半導(dǎo)體芯片的前表面?zhèn)?例如，在半導(dǎo)體芯片的金屬層mel側(cè)處的表面)上。焊盤(pán)4u形成在半導(dǎo)體芯片的背表面(例如在半導(dǎo)體芯片的半導(dǎo)體襯底層側(cè)處的表面)上。半導(dǎo)體芯片ch0至ch3中的每一個(gè)連接到在其上部上形成有焊盤(pán)4t的半導(dǎo)體芯片，并且連接到在其下部上形成有焊盤(pán)4u的半導(dǎo)體芯片。半導(dǎo)體芯片ch1至ch3中的每一個(gè)通過(guò)微凸塊2連接到另一芯片。

半導(dǎo)體芯片ch4包括硅層sil、金屬層mel和焊盤(pán)4t。半導(dǎo)體芯片ch4為作為最上層疊置的芯片并因而不具有通孔。半導(dǎo)體芯片ch4的焊盤(pán)4t通過(guò)形成在金屬層mel中的芯片線連接到在電路形成表面上形成的電路。半導(dǎo)體芯片ch4連接到在其下部上形成有焊盤(pán)4t的半導(dǎo)體芯片。半導(dǎo)體芯片ch4通過(guò)微凸塊2連接到另一芯片。圖1示出其中半導(dǎo)體芯片ch4不具有通孔的配置。然而，也可以采用其中半導(dǎo)體芯片ch4具有與半導(dǎo)體芯片ch0或半導(dǎo)體芯片ch1至ch3中那樣的通孔的配置。

在圖1所示的半導(dǎo)體器件中，例如使用并入大量邏輯電路的soc(系統(tǒng)級(jí)芯片)作為布置為最下層的半導(dǎo)體芯片ch0，并且使用存儲(chǔ)器芯片(例如dram(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器))作為布置為上層的半導(dǎo)體芯片ch1至ch4。

根據(jù)第一實(shí)施例的半導(dǎo)體器件的一個(gè)特征駐留于配置每個(gè)通孔和自己芯片之間的芯片線的方法中。該特征能夠使得僅通過(guò)使用自己的芯片檢查每個(gè)通孔與芯片線之間的連接狀態(tài)。下面將詳細(xì)地描述直接連接到根據(jù)第一實(shí)施例的半導(dǎo)體器件的通孔的每個(gè)通孔和芯片線的結(jié)構(gòu)。具體而言，下面將描述圖1所示的通孔外圍區(qū)域a。

圖2是圖示根據(jù)第一實(shí)施例的半導(dǎo)體器件的通孔和芯片線之間的連接區(qū)(對(duì)應(yīng)于圖1所示的通孔連接區(qū)域a的第一實(shí)施例的通孔連接區(qū)域a1)的截面圖。通過(guò)圖2所示的截面圖圖示了通孔連接區(qū)域a，為便于說(shuō)明的理解，在圖1和圖2中顛倒上下關(guān)系。同樣在下面的描述中，在對(duì)應(yīng)于通孔連接區(qū)域a的每個(gè)圖中使用其中顛倒上下關(guān)系的截面圖。在下面的描述中，根據(jù)每個(gè)截面圖中圖示的上下關(guān)系使用術(shù)語(yǔ)“上部”和“下部”。換言之，下面的描述是在假設(shè)從硅層sil到金屬層mel的方向?yàn)橄蛏戏较虻那闆r下進(jìn)行的。圖2圖示了連接到半導(dǎo)體芯片ch0的半導(dǎo)體芯片ch1的金屬層mel中的通孔1的連接狀態(tài)。

如圖2所示，根據(jù)第一實(shí)施例的半導(dǎo)體器件包括通孔1、連接布線部分14、第一芯片線12a和第二芯片線12b。通孔1形成為穿透半導(dǎo)體襯底11。在圖2所示的示例中，通過(guò)阻擋金屬10隔離通孔1和半導(dǎo)體襯底11。在圖2中，上側(cè)對(duì)應(yīng)于電路形成表面，下側(cè)對(duì)應(yīng)于半導(dǎo)體芯片的背表面?zhèn)?。用作與上面布置的半導(dǎo)體芯片的連接端子的焊盤(pán)3u形成在通孔1的背表面的端面處。

假設(shè)從半導(dǎo)體襯底11到金屬層mel的方向?yàn)橄蛏戏较?，連接布線部分14形成在通孔1上方并且提供在芯片內(nèi)端面上，該內(nèi)端面為通孔1的面對(duì)半導(dǎo)體襯底的上側(cè)的端面。從另一角度而言，連接布線部分14包括過(guò)孔連接線，該過(guò)孔連接線在過(guò)孔連接區(qū)域utsv中連接到通孔并且形成在半導(dǎo)體襯底的電路形成表面上，該過(guò)孔連接區(qū)域utsv夾在截面圖中沿著通孔1的第一側(cè)壁的第一直線與沿著與第一側(cè)壁相對(duì)的第二側(cè)壁的第二直線之間，假設(shè)垂直于電路形成表面的表面為截面。在圖2所示的示例中，將第一芯片線12a的一端的一部分和第二芯片線12b的一端的一部分形成為過(guò)孔連接線。

第一芯片線12a的一端連接到連接布線部分14。如下面詳細(xì)描述的那樣，第一芯片線12a的另一端連接到第一緩沖器電路。在圖2所示示例中，通過(guò)形成在第一布線層l1至第五布線層l5中的線配置第一芯片線12a，并且形成在不同布線層中到的線通過(guò)過(guò)孔13連接。第一芯片線12a和過(guò)孔13構(gòu)成第一路徑。下文將在連接布線部分14處從包括第一芯片線12a和過(guò)孔13的布線路徑分支的布線路徑稱為“第一路徑”。

第二芯片線12b通過(guò)連接布線部分14連接到第一芯片線12a。如稍后詳細(xì)描述的那樣，第二芯片線12b的另一端連接到第二緩沖器電路。在圖2所示示例中，通過(guò)形成在第一布線層l1至第四布線層l4中的線配置第二芯片線12b，并且形成在不同布線層中的線通過(guò)過(guò)孔13連接。第二芯片線12b和過(guò)孔13構(gòu)成第二路徑。下文將在連接布線部分14處從包括第二芯片線12b和過(guò)孔13的布線路徑分支的布線路徑稱為“第二路徑”。

在圖2所示示例中，連接布線部分14對(duì)應(yīng)于通孔1的電路形成表面?zhèn)忍幍亩嗣?下文將該面稱為“芯片內(nèi)端面”)。第一芯片線12a的一端連接到通孔1的芯片內(nèi)端面，并且第二芯片線12b的一端連接到通孔1的芯片內(nèi)端面。第一芯片線12a與第二芯片線12b中的每一個(gè)包括連接到通孔1的最下層線(例如形成在第一布線層l1中的線)和通過(guò)除了過(guò)孔連接區(qū)域utsv之外的區(qū)域中的過(guò)孔連接到最下層線的至少一個(gè)上層線。

具體而言，連接布線部分14是將包括第一芯片線12a的第一路徑與包括第二芯片線12b的第二路徑電連接的部分。在半導(dǎo)體芯片ch0中，連接布線部分14是面向通孔1的金屬層mel的芯片內(nèi)端面的上層，并且使用與芯片內(nèi)端面相接觸的金屬層mel、不與芯片內(nèi)端面相接觸的金屬層mel或通孔1本身來(lái)形成。如圖2所示，在根據(jù)第一實(shí)施例的半導(dǎo)體芯片ch0中，連接布線部分14使用通孔1本身形成。

下面將更詳細(xì)地描述連接布線部分14。圖3是圖示根據(jù)第一實(shí)施例的半導(dǎo)體器件的通孔和芯片線之間的連接區(qū)的平面布局(從半導(dǎo)體芯片ch0的電路形成表面?zhèn)瓤吹降牟季?的示意圖。

如圖3所示，連接布線部分14為形成有其面積等于或小于通孔1的芯片內(nèi)端面的面積的布線區(qū)域。在圖3所示示例中，連接布線部分14與過(guò)孔連接區(qū)域utsv匹配。在根據(jù)第一實(shí)施例的半導(dǎo)體器件中，第一芯片線12a和第二芯片線12b形成為使得確保與通孔1的芯片內(nèi)端面的電接觸。第一芯片線12a和第二芯片線12b形成為使得彼此分離，并且通過(guò)通孔1電連接。

接下來(lái)，將描述檢查根據(jù)第一實(shí)施例的半導(dǎo)體器件中的通孔1與芯片線之間的連接狀態(tài)的電路。圖4是示出涉及根據(jù)第一實(shí)施例的半導(dǎo)體器件的測(cè)試的電路的電路圖。

如圖4所示，根據(jù)第一實(shí)施例的電路包括緩沖器電路20和測(cè)試電路30。緩沖器電路20包括控制電路(例如柵極控制邏輯生成電路21)、第一緩沖器電路22和第二緩沖器電路23。第一緩沖器電路22使得電流通過(guò)連接布線部分14流到第二緩沖器電路23。

更具體而言，第一緩沖器電路22包括pmos晶體管p0和p1以及第一阻抗元件(例如電阻器rp)。pmos晶體管p0的源極連接到第一電源(例如高電壓側(cè)電源vdd)。pmos晶體管p0的漏極通過(guò)電阻器rp連接到第一路徑na。pmos晶體管p0的柵極被供給有來(lái)自柵極控制邏輯生成電路21的驅(qū)動(dòng)信號(hào)。pmos晶體管p1的源極連接到高電壓側(cè)電源vdd。pmos晶體管p1的漏極連接到第一路徑na。pmos晶體管p1的柵極被供給有來(lái)自柵極控制邏輯生成電路21的驅(qū)動(dòng)信號(hào)。

第二緩沖器電路23包括nmos晶體管n0和n1以及第二阻抗元件(例如電阻器rn)。nmos晶體管n0的源極連接到第二電源(例如恒定電壓側(cè)電源vss)。nmos晶體管n0的漏極通過(guò)電阻器rn連接到第二路徑nb。nmos晶體管n0的柵極被供給有來(lái)自柵極控制邏輯生成電路21的驅(qū)動(dòng)信號(hào)。nmos晶體管n0的源極連接到低電壓側(cè)電源vss。nmos晶體管n1的漏極連接到第二路徑nb。nmos晶體管n1的柵極被供給有來(lái)自柵極控制邏輯生成電路21的驅(qū)動(dòng)信號(hào)。

pmos晶體管p0、電阻器rp、nmos晶體管n0和電阻器rn構(gòu)成測(cè)試緩沖器電路24。在該實(shí)施例中，假設(shè)電阻器rp和電阻器rn具有相同電阻值。pmos晶體管p1和nmos晶體管n1構(gòu)成輸出緩沖器電路25。

柵極控制邏輯生成電路21基于從另一電路(未示出)供給或從外部供給的控制信號(hào)而生成驅(qū)動(dòng)信號(hào)，并根據(jù)驅(qū)動(dòng)信號(hào)控制第一緩沖器電路22和第二緩沖器電路23中的每一個(gè)的導(dǎo)通狀態(tài)。

更具體而言，在斷開(kāi)測(cè)試期間，柵極控制邏輯生成電路21控制構(gòu)成測(cè)試緩沖器電路24的第一pmos晶體管(例如pmos晶體管p0)和第一nmos晶體管(例如nmos晶體管n0)進(jìn)入導(dǎo)通狀態(tài)。在該配置中，如果沒(méi)有發(fā)生斷開(kāi)，則電流從pmos晶體管p0流到nmos晶體管n0，并且在第一路徑na和第二路徑nb處生成相同電壓(例如1/2vdd)。如果發(fā)生斷開(kāi)，則沒(méi)有電流從pmos晶體管p0流到nmos晶體管n0。此外，第一路徑na的電壓vna變?yōu)楦唠妷簜?cè)電源vdd的電壓vdd，并且第二路徑nb的電壓vnb變?yōu)榈碗妷簜?cè)電源vss的電壓vss。在斷開(kāi)測(cè)試期間，柵極控制邏輯生成電路21使pmos晶體管p1和nmos晶體管n1進(jìn)入斷開(kāi)狀態(tài)。

在正常操作期間，柵極控制邏輯生成電路21使構(gòu)成輸出緩沖器電路25的pmos晶體管p1和nmos晶體管n1之一進(jìn)入導(dǎo)通狀態(tài)中，由此向通孔1輸出高電平信號(hào)(例如，高電壓側(cè)電源電壓vdd)或低電平信號(hào)(例如，低電壓側(cè)電源電壓vss)作為輸出信號(hào)。

基于第一路徑na的電壓和第二路徑nb的電壓具有不同電壓值的事實(shí)，測(cè)試電路30輸出指示連接布線部分14發(fā)生斷開(kāi)的測(cè)試結(jié)果信號(hào)tout。

測(cè)試電路30包括比較器31和32、反相器33以及nor電路34。比較器31具有閾值電壓vtha。當(dāng)?shù)谝宦窂絥a的電壓vna低于閾值電壓vtha時(shí)，比較器31輸出低電平信號(hào)，并且當(dāng)電壓vna高于閾值電壓vtha時(shí)，比較器31輸出高電平信號(hào)。比較器32具有閾值電壓vthb。當(dāng)?shù)诙窂絥b的電壓vnb低于閾值電壓vthb時(shí)，比較器32輸出低電平信號(hào)，并且當(dāng)電壓vnb高于閾值電壓vthb時(shí)，比較器32輸出高電平信號(hào)。

反相器33輸出比較器32的輸出信號(hào)的反相邏輯。nor電路34輸出指示比較器31的輸出信號(hào)與反相器33的輸出信號(hào)的反相邏輯or的信號(hào)，作為測(cè)試結(jié)果信號(hào)tout。

接下來(lái)，下面將詳細(xì)描述根據(jù)第一實(shí)施例的半導(dǎo)體器件的斷開(kāi)測(cè)試。首先，將描述根據(jù)第一實(shí)施例的半導(dǎo)體器件中出現(xiàn)斷開(kāi)連接的故障模式的示例。在具有通孔1的半導(dǎo)體器件中，由于在制造工藝期間施加到每個(gè)通孔1的溫度應(yīng)力引起的膨脹和收縮，可能在通孔和芯片線之間出現(xiàn)斷開(kāi)連接。圖5示出了圖示由于施加到根據(jù)第一實(shí)施例的通孔而引起的膨脹和收縮的截面圖。如圖5所示，用于半導(dǎo)體器件的制造工藝包括加熱工藝和冷卻工藝。通孔1在制造工藝期間的加熱處理中膨脹。該膨脹使得通孔1上推芯片線，從而在芯片線中可能出現(xiàn)斷開(kāi)連接。在加熱工藝之后，執(zhí)行冷卻工藝。當(dāng)通孔1由于冷卻工藝收縮時(shí)，通孔1的前表面?zhèn)榷嗣婵s回到比其上形成芯片線的表面更低的位置，這會(huì)引起芯片線和通孔1之間的斷開(kāi)連接。

在根據(jù)第一實(shí)施例的半導(dǎo)體器件中，可以僅使用自己的芯片在測(cè)試工藝中檢查該斷開(kāi)連接。下面將詳細(xì)地描述用于根據(jù)第一實(shí)施例的半導(dǎo)體器件的斷開(kāi)連接測(cè)試方法。

首先，給出在正常狀態(tài)下得到的測(cè)試結(jié)果的描述，在正常狀態(tài)中，在根據(jù)第一實(shí)施例的半導(dǎo)體器件中沒(méi)有出現(xiàn)涉及通孔的斷開(kāi)連接。圖6是圖示在根據(jù)第一實(shí)施例的半導(dǎo)體器件中沒(méi)有出現(xiàn)斷開(kāi)連接的情況下進(jìn)行通孔的斷開(kāi)連接測(cè)試時(shí)的電路操作的示圖。

如圖6所示，當(dāng)沒(méi)有出現(xiàn)斷開(kāi)連接時(shí)，第一路徑na的電壓vna和第二路徑nb的電壓vnb相同。設(shè)定根據(jù)第一實(shí)施例的比較器31和32的閾值電壓vtha和vthb，使得夾在當(dāng)沒(méi)有出現(xiàn)斷開(kāi)連接時(shí)獲得的電壓vna和vnb之間。相應(yīng)地，在圖6所示的狀態(tài)中，比較器31的輸出信號(hào)va變?yōu)榈碗娖讲⑶冶容^器32的輸出信號(hào)va變?yōu)楦唠娖?。因而，基于輸出信?hào)va和輸出信號(hào)vb的反相信號(hào)，向nor電路34輸出高電平信號(hào)。

另一方面，圖7示出了圖示在根據(jù)第一實(shí)施例的半導(dǎo)體器件中出現(xiàn)斷開(kāi)連接的情況下進(jìn)行通孔的斷開(kāi)連接測(cè)試時(shí)的電路操作的示圖。如圖7所示，當(dāng)出現(xiàn)斷開(kāi)連接時(shí)，第一路徑na的電壓vna變?yōu)楦唠妷簜?cè)電源的電壓vdd，并且第二路徑nb的電壓vnb變?yōu)榈碗妷簜?cè)電源的電壓vss。相應(yīng)地，在圖7所示的狀態(tài)中，比較器31的輸出信號(hào)va變?yōu)楦唠娖?，并且比較器32的輸出信號(hào)vb變?yōu)榈碗娖健Ｒ蚨?，基于輸出信?hào)va和輸出信號(hào)vb的反相信號(hào)，向nor電路34輸出低電平信號(hào)。

在根據(jù)第一實(shí)施例的半導(dǎo)體器件中，當(dāng)在連接布線部分14中(尤其是在通孔1與芯片線1之間的部分中)出現(xiàn)斷開(kāi)連接時(shí)，測(cè)試結(jié)果信號(hào)tout的值變化。這使得能夠通過(guò)監(jiān)測(cè)來(lái)自外部的測(cè)試結(jié)果信號(hào)來(lái)檢查斷開(kāi)連接的存在或不存在。

如上所述，假設(shè)從半導(dǎo)體襯底11到金屬層mel的方向?yàn)橄蛏戏较?，則根據(jù)第一實(shí)施例的半導(dǎo)體器件包括連接布線部分14，該連接布線部分14形成在通孔1的上部處并且在芯片內(nèi)端面處提供，該芯片內(nèi)端面為通孔1的面對(duì)半導(dǎo)體襯底11的上側(cè)的端面；連接第一緩沖器電路和通孔1的第一路徑na；以及連接第二緩沖器電路和通孔的第二路徑nb。在根據(jù)第一實(shí)施例的半導(dǎo)體器件中，第一路徑na和第二路徑nb通過(guò)連接布線部分14電連接。

利用該配置，根據(jù)第一實(shí)施例的半導(dǎo)體器件僅通過(guò)使用自己的芯片就能夠檢測(cè)由于通孔1引起的芯片線的斷開(kāi)連接以及通孔1與芯片線之間的斷開(kāi)連接。

寬io標(biāo)準(zhǔn)是利用通孔1的標(biāo)準(zhǔn)之一。在該寬io標(biāo)準(zhǔn)中，通孔1以40μm的間距布置，并且分別連接到通孔1的每個(gè)焊盤(pán)具有約20μm的直徑。在寬io標(biāo)準(zhǔn)中，每芯片形成數(shù)百個(gè)通孔1。相應(yīng)地，具有符合寬io標(biāo)準(zhǔn)等的大量通孔的半導(dǎo)體芯片具有的問(wèn)題在于：每個(gè)通孔1的特性無(wú)法實(shí)際通過(guò)探針測(cè)試來(lái)檢查。然而，如在日本未審專利申請(qǐng)公開(kāi)no.2011-145257中公開(kāi)的技術(shù)中那樣，當(dāng)在疊置半導(dǎo)體芯片的狀態(tài)下檢查每個(gè)通孔1的特性時(shí)，存在半導(dǎo)體器件的制造產(chǎn)量降級(jí)的問(wèn)題。

然而，根據(jù)第一實(shí)施例的半導(dǎo)體器件能夠在疊置半導(dǎo)體芯片的階段之前的階段檢查每個(gè)通孔1的特性，這導(dǎo)致半導(dǎo)體器件的制造產(chǎn)量的提高。此外，在多芯片封裝中，可以通過(guò)將由其自己的公司制造的半導(dǎo)體芯片與從另一公司購(gòu)買(mǎi)的半導(dǎo)體芯片組合來(lái)制造一個(gè)半導(dǎo)體器件。然而，在這樣的情況下，根據(jù)第一實(shí)施例的半導(dǎo)體芯片的使用防止其中在通孔1中出現(xiàn)斷開(kāi)連接的缺陷芯片分發(fā)到另一公司。這提高了自己公司制造的每個(gè)半導(dǎo)體芯片的可靠性。

第二實(shí)施例

在第二實(shí)施例中，將描述第一芯片線12a和第二芯片線12b中的每一個(gè)的另一模式。圖8示出了圖示根據(jù)第二實(shí)施例的半導(dǎo)體器件的通孔與芯片線之間的連接區(qū)域(對(duì)應(yīng)于圖1所示通孔連接區(qū)域a的第二實(shí)施例的通孔連接區(qū)域a2)的截面圖。

如圖8所示，在根據(jù)第二實(shí)施例的半導(dǎo)體器件中，第一芯片線12a和第二芯片線12b中的每一個(gè)包括過(guò)孔連接線和至少一個(gè)上層線，該過(guò)孔連接線連接到通孔1，并且該至少一個(gè)上層線通過(guò)過(guò)孔連接區(qū)域utsv中的過(guò)孔來(lái)連接到過(guò)孔連接線。

因而，即使當(dāng)通過(guò)過(guò)孔連接區(qū)域utsv中的過(guò)孔疊置多個(gè)線時(shí)，如果通孔1膨脹，則在線和過(guò)孔中出現(xiàn)斷裂，結(jié)果在第一芯片線12a和第二芯片線12b之間出現(xiàn)斷開(kāi)連接。此外，當(dāng)通孔1收縮并且第一芯片線12a和第二芯片線12b彼此分隔開(kāi)時(shí)，在通孔1和芯片線之間出現(xiàn)斷開(kāi)連接。因此，根據(jù)第一實(shí)施例可以使用緩沖器的電路20和測(cè)試電路30檢查該斷開(kāi)連接。

第三實(shí)施例

在第三實(shí)施例中，將描述連接布線部分14的配置的另一模式。圖9示出了圖示根據(jù)第三實(shí)施例的半導(dǎo)體器件的通孔和芯片線之間的連接區(qū)(對(duì)應(yīng)于圖1所示通孔連接區(qū)域a的第三實(shí)施例的通孔連接區(qū)域a3)的截面圖。

如圖9所示，在根據(jù)第三實(shí)施例的半導(dǎo)體器件中，連接布線部分14包括形成在通孔1的電路形成表面?zhèn)忍幍亩嗣嫔蠈又械淖钕聦泳€。第一芯片線12a和第二芯片線12b中的每一個(gè)包括至少一個(gè)上層線，該至少一個(gè)上層線通過(guò)除了過(guò)孔連接區(qū)域utsv之外的區(qū)域中的過(guò)孔連接到最下層線。

下面將更詳細(xì)地描述根據(jù)第三實(shí)施例的連接布線部分14。圖10是圖示根據(jù)第三實(shí)施例的半導(dǎo)體器件的通孔和芯片線之間的連接區(qū)的平面布局的示意圖。圖10所示的平面布局圖示了構(gòu)成連接布線部分14的最下層線和形成在最下層線上的過(guò)孔。

如圖10所示，將連接布線部分14限定為使得適配通孔1的外圍形狀。也就是，連接布線部分14直接適配過(guò)孔連接區(qū)域utsv。在根據(jù)第三實(shí)施例的半導(dǎo)體器件中，將最下層線12(l1)形成為包含在過(guò)孔連接區(qū)域utsv中。該最下層線12(l1)形成為確保與通孔1的電接觸。

圖11示出了圖示連接到根據(jù)第三實(shí)施例的半導(dǎo)體器件的連接布線部分14的第一芯片線和第二芯片線的平面布局的示意圖。如圖11所示，在根據(jù)第三實(shí)施例的半導(dǎo)體器件中，形成于第二布線層l2中的線形成為彼此分隔開(kāi)。形成為彼此分隔開(kāi)的線之一用作第一芯片線12a，并且另一線用作第二芯片線12b。第一芯片線12a和第二芯片線12b通過(guò)圖10所示過(guò)孔來(lái)連接到最下層線。

因而，在第三實(shí)施例中，將通過(guò)連續(xù)形成連接布線部分14的過(guò)孔連接線而形成的最下層線形成并且通過(guò)過(guò)孔連接區(qū)域utsv中的過(guò)孔疊置的線限定為第一芯片線12a和第二芯片線12b。即使當(dāng)以此方式形成連接布線部分14時(shí)，如果通孔1膨脹，在線和過(guò)孔中也會(huì)出現(xiàn)斷裂，結(jié)果在第一芯片線12a和第二芯片線12b之間出現(xiàn)斷開(kāi)連接。而且，當(dāng)通孔1收縮并且第一芯片線12a和第二芯片線12b彼此分隔開(kāi)時(shí)，在通孔1和芯片線之間出現(xiàn)斷開(kāi)連接。因此，可以使用根據(jù)第一實(shí)施例的緩沖器電路20和測(cè)試電路30來(lái)檢查斷開(kāi)連接。

第四實(shí)施例

在第四實(shí)施例中，將描述根據(jù)第三實(shí)施例的半導(dǎo)體器件的第一芯片線12a和第二芯片線12b中每一個(gè)的另一模式。圖12示出了圖示根據(jù)第四實(shí)施例的半導(dǎo)體器件的通孔和芯片線之間的連接區(qū)(對(duì)應(yīng)于圖1所示通孔連接區(qū)域a的第四實(shí)施例的通孔連接區(qū)域a4)的截面圖。

如圖12所示，在根據(jù)第四實(shí)施例的半導(dǎo)體器件中，連接布線部分14包括過(guò)孔連接線，該過(guò)孔連接線形成在通孔1的電路形成表面?zhèn)忍幍亩嗣娴纳蠈又小５谝恍酒€12a和第二芯片線12b中的每一個(gè)包括至少一個(gè)上層線，該至少一個(gè)上層線通過(guò)過(guò)孔連接區(qū)域utsv中的過(guò)孔來(lái)連接到過(guò)孔連接線。

因而，即使當(dāng)通過(guò)過(guò)孔連接區(qū)域utsv中的過(guò)孔疊置多個(gè)線時(shí)，如果通孔1膨脹，則線和過(guò)孔中出現(xiàn)斷裂，結(jié)果在第一芯片線12a和第二芯片線12b之間出現(xiàn)斷開(kāi)連接。如果通孔1收縮，則過(guò)孔連接線斷開(kāi)，從而消除了電連接第一芯片線12a和第二芯片線12b的部分。作為結(jié)果，在第一芯片線12a和第二芯片線12b之間出現(xiàn)斷開(kāi)連接。因此，可以使用根據(jù)第一實(shí)施例的緩沖器電路20和測(cè)試電路30來(lái)檢查該斷開(kāi)連接。

第五實(shí)施例

在第五實(shí)施例中，將描述根據(jù)第三實(shí)施例的半導(dǎo)體器件的第一芯片線12a和第二芯片線12b中每一個(gè)的另一模式。圖13示出了圖示根據(jù)第五實(shí)施例的半導(dǎo)體器件的通孔和芯片線之間的連接區(qū)(對(duì)應(yīng)于圖1所示通孔連接區(qū)域a的第五所示的通孔連接區(qū)域a5)的截面圖。

如圖13所示，在根據(jù)第五實(shí)施例的半導(dǎo)體器件中，連接布線部分14包括過(guò)孔連接線和至少一個(gè)第一上層線，該過(guò)孔連接線形成在通孔1的電路形成表面?zhèn)忍幍亩嗣娴纳蠈又?；該至少一個(gè)第一上層線通過(guò)過(guò)孔來(lái)連接到過(guò)孔連接線。第一芯片線12a和第二芯片線12b中的每一個(gè)包括通過(guò)過(guò)孔連接到第一上層線的第二上層線。

因而，即使當(dāng)通過(guò)過(guò)孔連接區(qū)域utsv中的過(guò)孔疊置多個(gè)線時(shí)，如果通孔1膨脹，則在線和過(guò)孔中出現(xiàn)斷裂，結(jié)果在第一芯片線12a和第二芯片線12b之間出現(xiàn)斷開(kāi)連接。如果通孔1收縮，則過(guò)孔連接線斷開(kāi)，從而消除了電連接第一芯片線12a和第二芯片線12b的部分。作為結(jié)果，在第一芯片線12a和第二芯片線12b之間出現(xiàn)斷開(kāi)連接。因此，可以使用根據(jù)第一實(shí)施例的緩沖器電路20和測(cè)試電路30來(lái)檢查斷開(kāi)連接。因而，當(dāng)連接布線部分14由形成在多個(gè)布線層中的多個(gè)線形成時(shí)，防止了由于例如通孔1的膨脹和收縮的特定量引起通孔1和芯片線之間的斷開(kāi)連接。

第六實(shí)施例

在第六實(shí)施例中，將描述根據(jù)第三實(shí)施例的半導(dǎo)體器件的第一芯片線12a和第二芯片線12b中每一個(gè)的另一模式。圖14示出了圖示根據(jù)第六實(shí)施例的半導(dǎo)體器件的通孔和芯片線之間的連接區(qū)(對(duì)應(yīng)于圖1所示通孔連接區(qū)域a的第六實(shí)施例的通孔連接區(qū)域a6)的截面圖。

如圖14所示，在根據(jù)第六實(shí)施例的半導(dǎo)體器件中，連接布線部分14包括過(guò)孔連接線，該過(guò)孔連接線形成在通孔1的電路形成表面?zhèn)忍幍亩嗣娴纳蠈又?。第一芯片線12a和第二芯片線12b中的每一個(gè)包括至少一個(gè)上層線，該至少一個(gè)上層線通過(guò)在除了過(guò)孔連接區(qū)域utsv之外的區(qū)域中的過(guò)孔來(lái)連接到過(guò)孔連接線。

因而，即使當(dāng)通過(guò)在除了過(guò)孔連接區(qū)域utsv之外的區(qū)域中的過(guò)孔疊置多個(gè)線時(shí)，如果通孔1膨脹，在與過(guò)孔連接線形成在相同布線層中的線和過(guò)孔連接線之間也出現(xiàn)斷裂，從而在第一芯片線12a和第二芯片線12b之間出現(xiàn)斷開(kāi)連接。如果通孔1收縮，則過(guò)孔連接線與第一芯片線12a和第二芯片線12b分隔開(kāi)，結(jié)果在第一芯片線12a和第二芯片線12b之間出現(xiàn)斷開(kāi)連接。因而，可以使用根據(jù)第一實(shí)施例的緩沖器電路20和測(cè)試電路30來(lái)檢查斷開(kāi)連接。

第七實(shí)施例

在第七實(shí)施例中，將描述根據(jù)第三實(shí)施例的半導(dǎo)體器件的第一芯片線12a和第二芯片線12b的另一模式。圖15示出了圖示根據(jù)第七實(shí)施例的半導(dǎo)體器件的通孔和芯片線之間的連接區(qū)(對(duì)應(yīng)于圖1所示通孔連接區(qū)域a的第七實(shí)施例的通孔連接區(qū)域a7)的截面圖。

如圖15所示，在根據(jù)第七實(shí)施例的半導(dǎo)體器件中，連接布線部分14包括過(guò)孔連接線，該過(guò)孔連接線形成在通孔1的電路形成表面?zhèn)忍幍亩嗣娴纳蠈又?。第一芯片線12a和第二芯片線12b中的每一個(gè)包括形成在與過(guò)孔連接線相同層中的最下層線。

因而，即使當(dāng)?shù)谝恍酒€12a和第二芯片線12b在沒(méi)有疊置多個(gè)線的情況下形成時(shí)，如果通孔1膨脹，則在過(guò)孔連接線和與過(guò)孔連接線形成在相同布線層中的線之間也出現(xiàn)斷裂，從而在第一芯片線12a和第二芯片線12b之間出現(xiàn)斷開(kāi)連接。如果通孔1收縮，則過(guò)孔連接線與第一芯片線12a和第二芯片線12b分隔開(kāi)，結(jié)果在第一芯片線12a和第二芯片線12b之間出現(xiàn)斷開(kāi)連接。因此，可以使用根據(jù)第一實(shí)施例的緩沖器電路20和測(cè)試電路30來(lái)檢查該斷開(kāi)連接。

第八實(shí)施例

在第八實(shí)施例中，將描述根據(jù)第三實(shí)施例的半導(dǎo)體器件的第一芯片線12a和第二芯片線12b中每一個(gè)的另一模式。圖16示出了圖示根據(jù)第八實(shí)施例的半導(dǎo)體器件的通孔和芯片線之間的連接區(qū)(對(duì)應(yīng)于圖1所示通孔連接區(qū)域a的第八實(shí)施例的通孔連接區(qū)域a8)的截面圖。

如圖16所示，在根據(jù)第八實(shí)施例的半導(dǎo)體器件中，連接布線部分14包括過(guò)孔連接線，該過(guò)孔連接線形成在通孔1的電路形成表面?zhèn)忍幍亩嗣娴纳蠈又小５谝恍酒€12a包括至少一個(gè)上層線，該至少一個(gè)上層線通過(guò)過(guò)孔來(lái)連接到過(guò)孔連接線，并且第二芯片線12b包括最下層線，該最下層線形成在與過(guò)孔連接線相同的層中。

因而，即使當(dāng)通過(guò)疊置多個(gè)線形成第一芯片線12a并且在不疊置多個(gè)線的情況下形成第二芯片線12b時(shí)，如果通孔1膨脹，則在過(guò)孔連接線和形成在與過(guò)孔連接線相同層中的線之間也出現(xiàn)斷裂，從而在第一芯片線12a和第二芯片線12b之間出現(xiàn)斷開(kāi)連接。如果通孔1收縮，則過(guò)孔連接線與第一芯片線12a和第二芯片線12b分隔開(kāi)，結(jié)果在第一芯片線12a和第二芯片線12b之間出現(xiàn)斷開(kāi)連接。因此，可以使用根據(jù)第一實(shí)施例的緩沖器電路20和測(cè)試電路30來(lái)檢查該斷開(kāi)連接。

第九實(shí)施例

第九實(shí)施例圖示了如下示例，其中向用于進(jìn)行斷開(kāi)連接測(cè)試的電路添加用于進(jìn)行輸出緩沖器電路的驅(qū)動(dòng)性能測(cè)試的功能。圖17是示出涉及根據(jù)第九實(shí)施例的半導(dǎo)體器件的測(cè)試的電路的電路圖。

如圖17所示，根據(jù)第九實(shí)施例的半導(dǎo)體器件包括緩沖器電路40和ad轉(zhuǎn)換電路46。緩沖器電路40包括控制電路(例如柵極控制邏輯生成電路41)、第一緩沖器電路42和第二緩沖器電路43。第一緩沖器電路42使得電流通過(guò)連接布線部分14流到第二緩沖器電路43。

更具體而言，第一緩沖器電路42包括pmos晶體管p0至p3和第一阻抗元件(例如電阻器rp)。pmos晶體管p0的源極連接到第一電源(例如高電壓側(cè)電源vdd)。pmos晶體管p0的漏極通過(guò)電阻器rp連接到第一路徑na。pmos晶體管p0的柵極被供給有來(lái)自柵極控制邏輯生成電路41的驅(qū)動(dòng)信號(hào)。pmos晶體管p0至p3的源極連接到高電壓側(cè)電源vdd。pmos晶體管p0至p3的漏極連接到第一路徑na。pmos晶體管p0至p3的柵極被供給有來(lái)自柵極控制邏輯生成電路41的驅(qū)動(dòng)信號(hào)。

第二緩沖器電路43包括nmos晶體管n0至n3和第二阻抗元件(例如電阻器rn)。nmos晶體管n0的源極連接到第二電源(例如恒定電壓側(cè)電源vss)。nmos晶體管n0的漏極通過(guò)電阻器rn連接到第二路徑nb。nmos晶體管n0的柵極被供給有來(lái)自柵極控制邏輯生成電路41的驅(qū)動(dòng)信號(hào)。nmos晶體管n1至n3的源極連接到低電壓側(cè)電源vss。nmos晶體管n1至n3的漏極連接到第二路徑nb。nmos晶體管n1至n3的柵極被供給有來(lái)自柵極控制邏輯生成電路41的驅(qū)動(dòng)信號(hào)。

pmos晶體管p0、電阻器rp、nmos晶體管n0和電阻器rn構(gòu)成測(cè)試緩沖器電路44。在該實(shí)施例中，假設(shè)電阻器rp和電阻器rn具有相同的電阻值。pmos晶體管p1至p3和nmos晶體管n1至n3構(gòu)成輸出緩沖器電路45。

柵極控制邏輯生成電路41基于從外部供給或從另一電路(未示出)供給的控制信號(hào)來(lái)生成驅(qū)動(dòng)信號(hào)，并且根據(jù)驅(qū)動(dòng)信號(hào)控制第一緩沖器電路42和第二緩沖器電路43的每一個(gè)的導(dǎo)通狀態(tài)。

更具體而言，在斷開(kāi)連接測(cè)試期間，柵極控制邏輯生成電路41控制構(gòu)成測(cè)試緩沖器電路44的第一pmos晶體管(例如pmos晶體管p0)和第一nmos晶體管(例如nmos晶體管n0)進(jìn)入導(dǎo)通狀態(tài)。在該配置中，如果沒(méi)有發(fā)生斷開(kāi)連接，則電流從pmos晶體管p0流到nmos晶體管n0，并且在第一路徑na和第二路徑nb處生成相同的電壓(例如1/2vdd)。如果發(fā)生斷開(kāi)連接，則沒(méi)有電流從pmos晶體管p0流到nmos晶體管n0，并且第一路徑na的電壓vna變?yōu)楦唠妷簜?cè)電源vdd的電壓vdd，并且第二路徑nb的電壓vnb變?yōu)榈碗妷簜?cè)電源vss的電壓vss。在斷開(kāi)連接測(cè)試期間，柵極控制邏輯生成電路41使pmos晶體管p1至p3和nmos晶體管n1至n3進(jìn)入斷開(kāi)狀態(tài)。

在正常操作期間，柵極控制邏輯生成電路41使構(gòu)成輸出緩沖器電路45的pmos晶體管p1至p3和nmos晶體管n1至n3中的一個(gè)進(jìn)入導(dǎo)通狀態(tài)，由此輸出高電平信號(hào)(例如高電壓側(cè)電源vdd的電壓)或低電平信號(hào)(例如低電壓側(cè)電源vss)作為去往通孔1的輸出信號(hào)。

此外，在驅(qū)動(dòng)性能測(cè)試中，柵極控制邏輯生成電路41控制pmos晶體管p1至p3之中進(jìn)入導(dǎo)通狀態(tài)的pmos晶體管的數(shù)目與被控制與pmos晶體管同時(shí)進(jìn)入導(dǎo)通狀態(tài)的nmos晶體管n1至n3的數(shù)目之差。

ad轉(zhuǎn)換電路46是用作測(cè)試電路的電路。ad轉(zhuǎn)換電路46監(jiān)視第一路徑na的電壓vna和第二路徑nb的電壓vnb，確定電壓vna和電壓vnb是否滿足標(biāo)準(zhǔn)值，并且輸出確定結(jié)果作為測(cè)試結(jié)果信號(hào)tout。

更具體而言，在斷開(kāi)連接測(cè)試中，當(dāng)電壓vna和vnb具有相同電壓電平(例如1/2vdd)時(shí)，ad轉(zhuǎn)換電路46輸出指示沒(méi)有出現(xiàn)斷開(kāi)連接的測(cè)試結(jié)果信號(hào)tout。在斷開(kāi)連接測(cè)試中，當(dāng)電壓vna和vnb不同時(shí)(例如當(dāng)電壓vna等于vdd并且電壓vnb等于vss時(shí))，ad轉(zhuǎn)換電路46輸出指示出現(xiàn)斷開(kāi)連接的測(cè)試結(jié)果信號(hào)tout。

在驅(qū)動(dòng)性能測(cè)試中，ad轉(zhuǎn)換電路46基于電壓vna和vnb的電壓電平確定輸出緩沖器電路45的驅(qū)動(dòng)性能是否良好。圖18是示出根據(jù)第九實(shí)施例的半導(dǎo)體器件的理想電壓(例如iolh測(cè)試)與導(dǎo)通狀態(tài)的晶體管的數(shù)目之間的關(guān)系的表。

如圖18所示，在輸出緩沖器電路45中，當(dāng)一個(gè)pmos晶體管和一個(gè)nmos晶體管進(jìn)入導(dǎo)通狀態(tài)時(shí)，電壓vna和vnb中的每一個(gè)的理想值為1/2vdd。當(dāng)一個(gè)pmos晶體管進(jìn)入導(dǎo)通狀態(tài)并且兩個(gè)nmos晶體管進(jìn)入導(dǎo)通狀態(tài)時(shí)，電壓vna和vnb中的每一個(gè)的理想值為1/3vdd。當(dāng)一個(gè)pmos晶體管進(jìn)入導(dǎo)通狀態(tài)并且三個(gè)nmos晶體管進(jìn)入導(dǎo)通狀態(tài)時(shí)，電壓vna和vnb中的每一個(gè)的理想值為1/4vdd。當(dāng)兩個(gè)pmos晶體管進(jìn)入導(dǎo)通狀態(tài)并且一個(gè)nmos晶體管進(jìn)入導(dǎo)通狀態(tài)時(shí)，電壓vna和vnb中的每一個(gè)的理想值為2/3vdd。當(dāng)三個(gè)pmos晶體管進(jìn)入導(dǎo)通狀態(tài)并且一個(gè)nmos晶體管進(jìn)入導(dǎo)通狀態(tài)時(shí)，電壓vna和vnb中的每一個(gè)的理想值為3/4vdd。

當(dāng)電壓vna和vnb落在圖18中通過(guò)可允許范圍值或更大值示出的理想值之外時(shí)，ad轉(zhuǎn)換電路46輸出指示出現(xiàn)驅(qū)動(dòng)性能故障的測(cè)試結(jié)果信號(hào)tout。當(dāng)電壓vna和vnb落在被確定為圖18所示理想值的可允許范圍值以內(nèi)時(shí)，ad轉(zhuǎn)換電路46輸出指示輸出緩沖器電路45具有滿足標(biāo)準(zhǔn)的驅(qū)動(dòng)性能的測(cè)試結(jié)果信號(hào)tout。

如上所述，在根據(jù)第九實(shí)施例的半導(dǎo)體器件中，可以僅使用自己的芯片執(zhí)行斷開(kāi)連接測(cè)試以及輸出緩沖器電路45的驅(qū)動(dòng)性能測(cè)試。如上所述，在每個(gè)通孔1中，暴露于外部的焊盤(pán)極小，這使得難以實(shí)際地進(jìn)行探針測(cè)試。然而，圖17所示的ad轉(zhuǎn)換電路46的設(shè)置能夠使得在不進(jìn)行任何探針測(cè)試的情況下檢查輸出緩沖器電路45的驅(qū)動(dòng)性能。

第十實(shí)施例

第十實(shí)施例圖示了其中使用輸出緩沖器電路進(jìn)行斷開(kāi)連接測(cè)試的示例。圖19是示出涉及根據(jù)第十實(shí)施例的半導(dǎo)體器件的測(cè)試的電路的電路圖。如圖19所示，根據(jù)第十實(shí)施例的半導(dǎo)體器件包括緩沖器電路50和ad轉(zhuǎn)換電路46。

緩沖器電路50包括控制電路(例如柵極控制邏輯生成電路51)、第一緩沖器電路52a和第二緩沖器電路52b。柵極控制邏輯生成電路51向構(gòu)成第一緩沖器電路52a和第二緩沖器電路52b的晶體管供給控制信號(hào)。

通過(guò)劃分輸出緩沖器得到第一緩沖器電路52a和第二緩沖器電路52b，該輸出緩沖器向通孔1輸出信號(hào)。第一緩沖器電路52a向第一路徑na輸出輸出信號(hào)，第二緩沖器電路52b向第二路徑nb輸出輸出信號(hào)。

第一緩沖器電路52a包括pmos晶體管p1a至p6a和nmos晶體管n1a至n6a。pmos晶體管p1a至p6a的源極連接到高電壓側(cè)電源vdd。pmos晶體管p1a至p6a的漏極連接到第一路徑na。pmos晶體管p1a至p6a的柵極被分別供給有從柵極控制邏輯生成電路51輸出的控制信號(hào)gpa1至gpa6。nmos晶體管n1a至n6a的源極連接到低電壓側(cè)電源vss。nmos晶體管n1a至n6a的漏極連接到第一路徑na。nmos晶體管n1a至n6a的柵極被分別供給有來(lái)自柵極控制邏輯生成電路51的控制信號(hào)gna1至gna6。

第二緩沖器電路52b包括pmos晶體管p1b至p6b和nmos晶體管n1b至n6b。pmos晶體管p1b至p6b的源極連接到高電壓側(cè)電源vdd。pmos晶體管p1b至p6b的漏極連接到第二路徑nb。pmos晶體管p1b至p6b的柵極被分別供給有從柵極控制邏輯生成電路51輸出的控制信號(hào)gpb1至gpb6。nmos晶體管n1b至n6b的源極連接到低電壓側(cè)電源vss。nmos晶體管n1b至n6b的漏極連接到第二路徑nb。nmos晶體管n1b至n6b的柵極被分別供給有來(lái)自柵極控制邏輯生成電路51的控制信號(hào)gnb1至gnb6。

隨后，將描述根據(jù)第十實(shí)施例的半導(dǎo)體器件的斷開(kāi)連接測(cè)試和驅(qū)動(dòng)性能測(cè)試的測(cè)試方法。圖20是示出根據(jù)第十實(shí)施例的半導(dǎo)體器件的斷開(kāi)連接測(cè)試和驅(qū)動(dòng)性能測(cè)試(例如iolh測(cè)試)的每一個(gè)中導(dǎo)通狀態(tài)的晶體管的數(shù)目與理想電壓之間的關(guān)系的表。

首先，在驅(qū)動(dòng)性能測(cè)試中，當(dāng)?shù)谝痪彌_器電路52a的pmos晶體管進(jìn)入導(dǎo)通狀態(tài)時(shí)，根據(jù)第十實(shí)施例的半導(dǎo)體器件使第一緩沖器電路52a的nmos晶體管和第二緩沖器電路52b的pmos晶體管進(jìn)入斷開(kāi)狀態(tài)，并且使第二緩沖器電路52b的nmos晶體管進(jìn)入導(dǎo)通狀態(tài)。在驅(qū)動(dòng)性能測(cè)試中，當(dāng)?shù)谝痪彌_器電路52a的nmos晶體管進(jìn)入導(dǎo)通狀態(tài)時(shí)，根據(jù)第十實(shí)施例的半導(dǎo)體器件使第一緩沖器電路52a的pmos晶體管和第二緩沖器電路52b的nmos晶體管進(jìn)入斷開(kāi)狀態(tài)，并且使第二緩沖器電路52b的pmos晶體管進(jìn)入導(dǎo)通狀態(tài)。

如圖20所示，在根據(jù)第十實(shí)施例的半導(dǎo)體器件中，在驅(qū)動(dòng)性能測(cè)試中，當(dāng)一個(gè)pmos晶體管和一個(gè)nmos晶體管進(jìn)入導(dǎo)通狀態(tài)時(shí)，電壓vna和vnb中每一個(gè)的理想值為1/2vdd。當(dāng)一個(gè)pmos晶體管進(jìn)入導(dǎo)通狀態(tài)并且兩個(gè)nmos晶體管進(jìn)入導(dǎo)通狀態(tài)時(shí)，電壓vna和vnb中每一個(gè)的理想值為1/3vdd。當(dāng)一個(gè)pmos晶體管進(jìn)入導(dǎo)通狀態(tài)并且三個(gè)nmos晶體管進(jìn)入導(dǎo)通狀態(tài)時(shí)，電壓vna和vnb中每一個(gè)的理想值為1/4vdd。當(dāng)兩個(gè)pmos晶體管進(jìn)入導(dǎo)通狀態(tài)并且一個(gè)nmos晶體管進(jìn)入導(dǎo)通狀態(tài)時(shí)，電壓vna和vnb中每一個(gè)的理想值為2/3vdd。當(dāng)三個(gè)pmos晶體管進(jìn)入導(dǎo)通狀態(tài)并且一個(gè)nmos晶體管進(jìn)入導(dǎo)通狀態(tài)時(shí)，電壓vna和vnb中每一個(gè)的理想值為3/4vdd。

注意，在驅(qū)動(dòng)性能測(cè)試中，如果在第一路徑na和第二路徑nb之間出現(xiàn)斷開(kāi)連接，則在連接到導(dǎo)通狀態(tài)的pmos晶體管的節(jié)點(diǎn)處的電壓變?yōu)関dd，并且在連接到導(dǎo)通狀態(tài)的nmos晶體管的節(jié)點(diǎn)處的電壓變?yōu)関ss。

在根據(jù)第十實(shí)施例的半導(dǎo)體器件中，當(dāng)在斷開(kāi)連接測(cè)試中緩沖器電路之一的pmos晶體管進(jìn)入導(dǎo)通狀態(tài)時(shí)，緩沖器電路的nmos晶體管以及另一緩沖器電路的pmos晶體管和nmos晶體管進(jìn)入斷開(kāi)連接狀態(tài)。此外，當(dāng)在斷開(kāi)連接測(cè)試中緩沖器電路之一的nmos晶體管進(jìn)入導(dǎo)通狀態(tài)時(shí)，根據(jù)第十實(shí)施例的半導(dǎo)體器件使緩沖器電路的pmos晶體管和另一緩沖器電路的pmos晶體管和nmos晶體管進(jìn)入斷開(kāi)連接狀態(tài)。

如圖20所示，在根據(jù)第十實(shí)施例的半導(dǎo)體器件中，在斷開(kāi)連接測(cè)試中，一個(gè)pmos晶體管進(jìn)入導(dǎo)通狀態(tài)并且一個(gè)nmos晶體管進(jìn)入斷開(kāi)連接狀態(tài)。作為結(jié)果，如果沒(méi)有出現(xiàn)斷開(kāi)連接，則電壓vna和vnb中每一個(gè)的理想值變?yōu)関dd。這時(shí)，如果出現(xiàn)斷開(kāi)連接，則連接到導(dǎo)通狀態(tài)的pmos晶體管的路徑的電壓變?yōu)関dd，并且其他路徑變?yōu)楦咦杩埂Ｔ诟鶕?jù)第十實(shí)施例的半導(dǎo)體器件中，在斷開(kāi)連接測(cè)試中，可以使一個(gè)nmos晶體管進(jìn)入導(dǎo)通狀態(tài)，并且可以使一個(gè)pmos晶體管進(jìn)入斷開(kāi)連接狀態(tài)。在這種情況下，如果沒(méi)有出現(xiàn)斷開(kāi)連接，則電壓vna和vnb中每一個(gè)的理想值變?yōu)関ss。這時(shí)，如果出現(xiàn)斷開(kāi)連接，則連接到導(dǎo)通狀態(tài)的nmos晶體管的路徑的電壓變?yōu)関ss，并且其他路徑變?yōu)楦咦杩埂?/p>

參照?qǐng)D20所示的表，ad轉(zhuǎn)換電路46確定第一緩沖器電路52a和第二緩沖器電路52b中每一個(gè)的驅(qū)動(dòng)性能是否良好并且確定在第一路徑na和第二路徑nb的每一個(gè)中存在還是不存在斷開(kāi)連接，并且然后基于確定結(jié)果輸出測(cè)試結(jié)果信號(hào)tout。

如上所述，在根據(jù)第十實(shí)施例的半導(dǎo)體器件中，可以僅通過(guò)使用在正常操作中使用的緩沖器電路52a和52b執(zhí)行驅(qū)動(dòng)性能測(cè)試以及斷開(kāi)連接測(cè)試，而無(wú)需使用任何測(cè)試緩沖器電路。因而，根據(jù)第十實(shí)施例的半導(dǎo)體器件可以通過(guò)省略測(cè)試緩沖器電路減少電路尺寸。

第十一實(shí)施例

在第十一實(shí)施例中，將描述用于在斷開(kāi)連接測(cè)試中使用的每個(gè)電路的另一模式。圖21是示出涉及根據(jù)第十一實(shí)施例的半導(dǎo)體器件的測(cè)試的電路的電路圖。如圖21所示，根據(jù)第十一實(shí)施例的半導(dǎo)體器件包括用作連接到第一路徑na的第一緩沖器電路的輸出緩沖器電路和用作連接到第二路徑nb的第二緩沖器電路的輸入緩沖器電路。

輸出緩沖器電路向第一路徑na輸出電流。輸出緩沖器電路是由pmos晶體管p4和nmos晶體管n4組成的反相器電路。該反相器電路接收測(cè)試輸入信號(hào)tin。反相器電路向第一路徑na和第二路徑nb中的每一個(gè)供給指示測(cè)試輸入信號(hào)tin的反相邏輯的輸出信號(hào)。

輸入緩沖器電路基于第二路徑nb的電壓輸出測(cè)試結(jié)果信號(hào)。輸入緩沖器電路包括上拉電阻器rup和比較器35。上拉電阻器rup連接在比較器35的輸入端子與高電壓側(cè)電源vdd之間。

隨后，將描述根據(jù)第十一實(shí)施例的半導(dǎo)體器件中的斷開(kāi)連接測(cè)試的測(cè)試方法。圖22是圖示執(zhí)行根據(jù)第十一實(shí)施例的半導(dǎo)體器件的斷開(kāi)連接測(cè)試的電路操作的表。

如圖22所示，在根據(jù)第十一實(shí)施例的半導(dǎo)體器件中，在進(jìn)行斷開(kāi)連接測(cè)試的情況下輸入高電平信號(hào)作為測(cè)試輸入信號(hào)tin。此時(shí)，如果沒(méi)有出現(xiàn)斷開(kāi)連接，則反相器電路輸出低電平信號(hào)，并且第二路徑nb的電壓變?yōu)榈碗妷簜?cè)電源vss的電壓。比較器35確定第二路徑nb的電壓低于閾值電壓并且輸出低電平測(cè)試結(jié)果信號(hào)。另一方面，如果出現(xiàn)斷開(kāi)連接，則不向第二路徑nb傳輸反相器電路的輸出信號(hào)，并且通過(guò)上拉電阻器rup使第二路徑nb的電壓置于高電平。因此，如果出現(xiàn)斷開(kāi)連接，則比較器35輸出高電平測(cè)試結(jié)果信號(hào)。

如上所述，在包括通孔和連接布線部分14的半導(dǎo)體器件中，具有如下配置的任何電路都可以進(jìn)行斷開(kāi)連接測(cè)試，在該配置中電流通過(guò)連接布線部分14在第一路徑na和第二路徑nb之間流動(dòng)。具體而言，可以考慮各種模式作為用于檢查具有通孔的半導(dǎo)體器件的斷開(kāi)連接的電路。考慮第十一實(shí)施例中描述的電路作為反相器電路的示例，該反相器電路通過(guò)連接布線部分14提取來(lái)自第一路徑na的電流以進(jìn)行斷開(kāi)連接測(cè)試。

本領(lǐng)域普通技術(shù)人員根據(jù)需要可以組合第一至第十一實(shí)施例。

盡管就若干實(shí)施例描述了本發(fā)明，但本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到的是，本發(fā)明可以在所附權(quán)利要求的精神和范圍內(nèi)以各種變型實(shí)施，并且本發(fā)明并不限于上述示例。

此外，權(quán)利要求的范圍不受上述實(shí)施例限制。

而且，注意申請(qǐng)人的目的在于涵蓋即使之后在申請(qǐng)期間進(jìn)行修改的所有請(qǐng)求保護(hù)元素的等同方案。