本發(fā)明涉及半導體技術領域，特別涉及一種存儲器及其制備方法。

背景技術：

存儲器包括用于存儲數(shù)據(jù)的存儲單元陣列，以及位于所述存儲單元陣列外圍的外圍電路。其中，所述存儲單元陣列由多個呈陣列排布的存儲單元對構成，在所述存儲單元對之間通常形成有一位線接觸，所述位線接觸與存儲單元中的源區(qū)/漏區(qū)接觸。

然而，目前的存儲器中，位線接觸與源區(qū)/漏區(qū)之間仍存在著較大的漏電流現(xiàn)象，進而對存儲器的性能造成影響。此外，在存儲器的制備過程中，存儲單元陣列和外圍電路由于其結構存在差異，因此，兩者通常需在不同的工藝步驟中形成，這也必然導致工藝流程較為繁雜，并且制備成本較高。

技術實現(xiàn)要素：

本發(fā)明的目的在于提供一種存儲器的制備方法，以解決現(xiàn)有的存儲器在其制備過程中，工藝制備繁雜、成本較高的問題。

本發(fā)明的有一目的在于提供一種存儲器，以解決現(xiàn)有的存儲器中存在較大漏電流的問題。

為解決上述技術問題，本發(fā)明提供一種存儲器的制備方法，包括:

提供一半導體襯底，在所述半導體襯底上定義有一用于形成存儲單元陣列的第一區(qū)域和一用于形成外圍電路的第二區(qū)域，所述第一區(qū)域中具有一用于形成位線接觸的位線接觸區(qū)，所述第二區(qū)域中具有一用于形成外圍晶體管的外圍電路有源區(qū)；

在所述位線接觸區(qū)的半導體襯底中形成一第一導電類型的摻雜區(qū)，在所述外圍電路有源區(qū)的半導體襯底上形成一外圍晶體管的外圍閘極介電層；

在所述位線接觸區(qū)的半導體襯底上形成一與所述摻雜區(qū)接觸的位線接觸，與所述摻雜區(qū)接觸的位線接觸中摻雜有第一導電類型的離子，在所述外圍晶體管的外圍閘極介電層上形成一外圍閘極電極層，所述位線接觸和所述外圍閘極電極層通過同一工藝步驟形成。

本發(fā)明提供的存儲器的制備方法中，將位線接觸區(qū)中的摻雜區(qū)的形成工藝與外圍電路中的外圍閘極介電層的形成工藝相互結合，以簡化存儲器的制備流程。同時，使位線接觸和外圍電路中外圍閘極電極層通過同一步驟形成，進一步簡化了工藝流程，并且能夠有效節(jié)省制備成本，同時，還可有效改善所形成的存儲器的漏電流現(xiàn)象，提高存儲器的性能。

即，根據(jù)如上所述的存儲器的制備方法，本發(fā)明還提供了一種存儲器，所述存儲器包括多個存儲單元對，所述存儲單元對之間形成有一位線接觸，所述位線接觸用于與一摻雜區(qū)接觸，其中，所述位線接觸與所述摻雜區(qū)的導電類型相同，從而可使所述位線接觸與摻雜區(qū)之間形成一低漏電流的接觸面。優(yōu)選的，所述位線接觸中導電離子的摻雜濃度高于摻雜區(qū)中導電離子的摻雜濃度，進而可使位線接觸和摻雜區(qū)之間構成一濃度梯度，進一步改善了存儲器的漏電流現(xiàn)象。

附圖說明

圖1為本發(fā)明實施例一中的存儲器的制備方法的流程示意圖；

圖2為本發(fā)明實施例一中的存儲器在其執(zhí)行步驟s100過程中的俯視圖；

圖3為本發(fā)明實施例一中的存儲器在其制備存儲隔離層時的流程示意圖；

圖4a‐圖4b為圖2所示的本發(fā)明實施例一中的存儲器在其執(zhí)行步驟s100過程中沿a‐a’方向的剖面示意圖；

圖5為本發(fā)明實施例一中的存儲器在其執(zhí)行步驟s200過程中的流程示意圖；

圖6a～圖6c為本發(fā)明實施例一中的存儲器在其執(zhí)行步驟s200過程中的結構示意圖；

圖7為本發(fā)明實施例一中的存儲器在其執(zhí)行步驟s300過程中的流程示意圖；

圖8為本發(fā)明實施例一中的存儲器在其執(zhí)行步驟s300過程中的俯視圖；

圖9a‐1、圖9a‐2、圖9b‐圖9e、圖10a‐圖10c、圖11、圖12a‐圖12c和圖13為圖8所示的本發(fā)明實施例一中的存儲器在其執(zhí)行步驟s300過程中沿a‐a’方向的剖面示意圖；

圖14為本發(fā)明實施例二中的存儲器的俯視圖；

圖15為圖14所示的本發(fā)明實施例二中的存儲器沿aa’方向的剖面示意圖；

圖16為本發(fā)明實施例三中的存儲器的俯視圖；

圖17為圖16所示的本發(fā)明實施例三中的存儲器沿b‐b’方向的剖面示意圖；

圖18為圖16所示的本發(fā)明實施例三中的存儲器沿c‐c’方向的剖面示意圖；

其中，附圖標記如下：

10‐襯底；

100‐第一區(qū)域；100a‐位線接觸區(qū)；

110‐存儲單元有源區(qū)；110a/110b‐存儲單元；

111‐存儲閘極介電層；112‐存儲閘極電極層；113‐存儲隔離層；113d‐位線接觸窗；114a‐離子注入工藝；114‐摻雜區(qū)；

120‐位線接觸；

130‐字線；

140‐隔離結構；

200‐第二區(qū)域；200p‐pmos有源區(qū)；200n‐nmos有源區(qū)；

210‐外圍電路有源區(qū)；

220‐外圍晶體管閘極結構；211p/211n‐外圍閘極介電層；222‐外圍閘極電極層；

210p/210n‐離子注入工藝；230n/230n’‐閾值電壓修正區(qū)；

240‐隔離結構；

250‐外圍電路接觸層；

310氧化層；

410‐第一導電材料層；410a/410b‐第一導電層；

411‐第一導電薄膜；412‐犧牲材料層；410n/410p‐離子注入工藝；

420‐第二導電材料層；420a/420b‐第二導電層；

430‐絕緣材料層；430a/430b‐絕緣層；

320/330/413/414/500‐掩膜層；

510/511‐硬式薄膜；521/522‐遮蔽層；530‐光刻膠；

60‐襯底；

600‐第一區(qū)域；

610‐存儲有源區(qū)；

611/811‐存儲閘極介電層；612/812‐存儲閘極電極層；613‐遮蔽層；

620‐位線接觸；

630‐字線；

640‐隔離結構；

700‐第二區(qū)域；

710‐外圍電路有源區(qū)；

720‐外圍晶體管閘極結構。

具體實施方式

如背景技術所述，申請人發(fā)現(xiàn)，現(xiàn)有的存儲器中，位線接觸與源區(qū)/漏區(qū)之間存在較大漏電流現(xiàn)象。并且，由于存儲陣列中的位線接觸與外圍電路所形成的晶體管的結構不同，因此，兩者通常是在不同的工藝制程完成，進而導致工藝流程較為復雜，以及制作成本的增加。

為此，本發(fā)明提供了一種存儲器的制備方法，如圖1所示，所述制備方法包括：

步驟s100，提供一半導體襯底，所述半導體襯底上定義有一用于形成存儲單元陣列的第一區(qū)域和一用于形成外圍電路的第二區(qū)域，所述第二區(qū)域位于所述第一區(qū)域的外圍，所述第一區(qū)域中具有一用于形成位線接觸的位線接觸區(qū)，所述第二區(qū)域中具有一用于形成外圍晶體管的外圍電路有源區(qū)；

步驟s200，在所述位線接觸區(qū)的半導體襯底中形成一第一導電類型的摻雜區(qū)，在所述外圍電路有源區(qū)的半導體襯底上形成一外圍晶體管的外圍閘極介電層；

步驟s300，在所述位線接觸區(qū)的半導體襯底上形成一與所述摻雜區(qū)接觸的位線接觸，與所述摻雜區(qū)接觸的位線接觸中摻雜有第一導電類型的離子，在所述外圍晶體管的外圍閘極介電層上形成一外圍閘極電極層，所述位線接觸和所述外圍閘極電極層通過同一工藝步驟形成。

本發(fā)明提供的存儲器的制備方法中，位線接觸和外圍閘極電極層通過同一工藝步驟形成，從而可有效減少存儲器的制備步驟，簡化工藝流程。同時，通過本發(fā)明提供的制備方法，可形成具有較小漏電流的存儲器，有效提高了存儲器的性能。

以下結合附圖和具體實施例對本發(fā)明提出存儲器及其制備方法作進一步詳細說明。根據(jù)下面說明和權利要求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。

圖2為本發(fā)明實施例一中的存儲器在其執(zhí)行步驟s100過程中的俯視圖，圖4a‐圖4b為圖2所示的本發(fā)明實施例一中的存儲器在其執(zhí)行步驟s100過程中沿a‐a’方向的剖面示意圖。

在步驟s100中，具體參考圖2和圖4b所示，半導體襯底10上定義有一用于形成存儲單元陣列的第一區(qū)域100和一用于形成外圍電路的第二區(qū)域200，所述第二區(qū)域200配置于所述第一區(qū)域100的外圍。這里，所述第二區(qū)域200配置于所述第一區(qū)域100的外圍是指所述第二區(qū)域200配置于所述第一區(qū)域100的一側或兩側，并且，第一區(qū)域100和第二區(qū)域200沿x方向的尺寸不需相同，本處僅為示例。其中，所述第一區(qū)域100中具有一用于形成位線接觸的位線接觸區(qū)100a，所述第二區(qū)域200中具有一用于形成外圍晶體管的外圍電路有源區(qū)210。

進一步的，重點參考圖2和圖4b，所述第一區(qū)域100上定義有多個呈陣列排布的存儲有源區(qū)110，在所述存儲有源區(qū)110中形成有至少一個存儲單元對，所述存儲單元對具有兩個存儲單元，其分別為第一存儲單元110a和第二存儲單元110b，兩個存儲單元之間的區(qū)域即為所述位線接觸區(qū)100a。本實施例中，所述第一存儲單元110a和第二存儲單元110b沿第一方向排布，即，所述存儲單元對中的兩個存儲單元沿著圖2所示的y方向排布。此外，在第一區(qū)域100所對應的半導體襯底10中還形成有多個隔離結構140，所述隔離結構140位于多個所述存儲有源區(qū)110之間，以用于對多個所述存儲有源區(qū)110進行隔離。

繼續(xù)參考圖2和圖4b所示，在所述第二區(qū)域200上定義有多個外圍電路有源區(qū)210，所述外圍電路有源區(qū)210用于在后續(xù)形成外圍晶體管。這些外圍晶體管可以是具有相同性能的晶體管，也可以是具有不同性能的晶體管(例如，nmos晶體管和pmos晶體管，高壓晶體管和低壓晶體管等)。具體的，多個所述外圍電路有源區(qū)210之間通過一隔離結構240實現(xiàn)電隔離。其中，隔離結構140和隔離結構240可均為淺溝槽隔離結構(sti)。

所述第一存儲單元110a和第二存儲單元110b例如為存儲晶體管，其包括一存儲閘極結構(gate)，其中，所述存儲晶體管可以為平面型晶體管，也可以是溝槽型晶體管。本實施例中，以所述存儲晶體管為溝槽型晶體管進行解釋說明，即，所述存儲閘極結構形成于所述半導體襯底10中。

繼續(xù)參考圖2所示，在所述第一區(qū)域100上還形成有多條平行排布的字線130，所述字線130沿著第二方向(即，圖2所示的x方向)延伸，所述第二方向與所述第一方向相交，用于通過所述字線130對存儲單元進行選址操作。結合圖4b所示，本實施例中，每個存儲單元的存儲閘極結構可用于構成所述存儲單元的字線接觸(圖中未示出)，從而在第二方向上的存儲單元的字線接觸相互連接構成所述字線130。即，沿第一方向(y方向)排布的存儲單元中的多個字線接觸分別連接至不同的字線，使多條平行的字線130的延伸方向與第一方向(存儲單元對中存儲單元的排布方向)相交。

優(yōu)選的，在所述存儲閘極電極層112上還形成有一存儲隔離層113，所述存儲隔離層113至少覆蓋所述存儲閘極電極層112，以將所述存儲閘極電極層112隔離開，從而可避免其受到其他導電材料的干擾。需說明的是，此處所述的存儲隔離層113至少覆蓋存儲閘極電極層112，即意味著所述存儲隔離層113可以是僅僅覆蓋所述存儲閘極電極層112，也可以是覆蓋所述存儲閘極電極層112并延伸至半導體襯底10的表面上，只要暴露出第一存儲單元110a和第二存儲單元110b之間的位線接觸區(qū)100a即可，以用于后續(xù)形成位線接觸。本實施例中，如圖4b所示，所述存儲隔離層113不僅覆蓋存儲閘極電極層112，還延伸至半導體襯底10的部分區(qū)域。

圖3為本發(fā)明實施例一中的存儲器在其制備存儲隔離層時的流程示意圖，以下結合圖2、圖3和圖4a‐4b所示，對本實施例中存儲隔離層的制備方法進行說明，其具體包括：

步驟s110，參見圖4a所示，在所述半導體襯底10上依次形成一隔離材料層113a和一有機聚合物層113b；其中，所述隔離材料層113a的介電常數(shù)優(yōu)選在1.0～10之間，以確保其具備較好的隔離效果，例如所述隔離材料層113a可以是氧化硅或氮化硅。進一步的，所述隔離材料113a層的厚度優(yōu)選為5nm～80nm；

步驟s120，繼續(xù)參考圖4a所示，在所述有機聚合物層113b上形成一圖形化的光刻膠113c，通過所述圖形化的光刻膠113c定義出需形成的存儲隔離層113的圖形，因而，所述圖形化的光刻膠113c至少暴露出位線接觸區(qū)100a；

步驟s130，參考圖4b所示，執(zhí)行蝕刻工藝，以依次去除未被所述光刻膠113c覆蓋的有機聚合物層113b和隔離材料層113a，暴露出位線接觸區(qū)100a所對應的半導體襯底10；在此過程中，由于蝕刻工藝的特性，在刻蝕過程中會部分甚至全部消耗掉光刻膠，使最初所形成的圖形化的光刻膠的圖案產生變化，此時，若僅采用光刻膠作用刻蝕隔離材料層113a的掩膜層時，則極易導致所形成的存儲隔離層的形貌不符合要求；因此，在本實施例中，在隔離材料層113a和光刻膠113c之間還形成有有機聚合物層113b，從而可緩解在刻蝕過程中由于光刻膠的圖形發(fā)生變化而對最終所形成的存儲隔離層的形貌造成的影響，進而能夠更為精確的制備出所需圖案的存儲隔離層113；

步驟s140，參考圖4b所示，通過灰化工藝去除有機聚合物層113b，暴露出存儲隔離層113，此時，對應所述位線接觸區(qū)100a的位置形成一貫穿所述存儲隔離層113的位線接觸窗113d，所述位線接觸窗113d暴露出所述位線接觸區(qū)100a的半導體襯底。

需說明的是，本實施例中提供了一種能夠更為精確的控制存儲隔離層113形貌的制備方法，但并不限定于該制備方法，在其他實施例中，也可僅通過在隔離材料層上形成光刻膠，以進行刻蝕工藝。

圖5為本發(fā)明實施例一中的存儲器在其執(zhí)行步驟s200過程中的流程示意圖，圖6a～圖6c為本發(fā)明實施例一中的存儲器在其執(zhí)行步驟s200過程中的結構示意圖。

在步驟s200中，如圖5和圖6c所示，在所述位線接觸區(qū)100a的半導體襯底10中形成一第一導電類型的摻雜區(qū)114，所述摻雜區(qū)114用于構成存儲單元的源區(qū)/漏區(qū)s/d，其與后續(xù)所形成的位線接觸接觸；在所述外圍電路有源區(qū)210的半導體襯底10上形成一外圍晶體管的外圍閘極介電層。

其中，所述外圍閘極介電層可通過高溫氧化工藝形成，所述高溫氧化工藝的溫度例如為900℃～1200℃。所述摻雜區(qū)114可通過離子注入工藝形成。本實施例中，在形成外圍閘極介電層的過程中，結合離子注入工藝，從而在注入離子的過程中，有效緩解由于高能量離子的轟擊而對半導體襯底造成損傷的問題，并能夠節(jié)省一步形成離子注入保護層的步驟。其具體形成方法包括：首先，通過執(zhí)行高溫氧化工藝，在所述半導體襯底10上形成一氧化層；位于外圍電路有源區(qū)210上的氧化層即可構成所述外圍晶體管的外圍閘極介電層，同時，在所述位線接觸區(qū)100a的半導體襯底上也相應的形成所述氧化層；接著，執(zhí)行離子注入工藝，以在位線接觸區(qū)100a的半導體襯底中形成摻雜區(qū)114，此時，由于所述氧化層的保護作用，可有效避免對半導體襯底造成損傷。

如上所述，所述外圍電路中包括至少一個外圍晶體管，當所述外圍電路中包括多個外圍晶體管時，多個外圍晶體管的類型(例如，pmos晶體管或nmos晶體管)和性能(例如，具有不同的閾值電壓)可以相同也可以不相同。舉例說明，當所需形成的多個晶體管的閾值電壓相同時，則可相應的形成具有相同厚度的外圍閘極介電層。此時，制備所述外圍閘極介電層以及形成摻雜區(qū)114時的第一離子注入工藝的流程可參考如上所述，即，先在位線接觸區(qū)100a和外圍電路有源區(qū)210的半導體襯底10上形成氧化層，再執(zhí)行離子注入工藝。

當需形成具有不同類型和/或不同性能的外圍晶體管時，則可相應地調整工藝流程，以形成具有預期性能的晶體管。例如，當所形成晶體管中，一部分為高壓晶體管、另一部分為低壓晶體管時，則可通過調整相應的晶體管的閘極介電層的厚度，以使所形成的晶體管可達到其預期的性能。本實施例中，需在第二區(qū)域200上分別形成nmos晶體管和pmos晶體管，其中，用于形成nmos晶體管的區(qū)域定義為nmos有源區(qū)200n，用于形成pmos晶體管的區(qū)域定義為pmos有源區(qū)200p。

下面結合附圖2、附圖5以及附圖6a‐6c，并以在pmos有源區(qū)200p上形成高壓pmos晶體管，以及在nmos有源區(qū)200n上形成低壓nmos晶體管為例，進行解釋說明。

首先，執(zhí)行步驟s210，具體參考圖6a所示，執(zhí)行氧化工藝，在所述半導體襯底10上形成一氧化層一310；

接著，執(zhí)行步驟s220，繼續(xù)參考圖6a所示，在所述氧化層一310上形成一圖形化的掩膜層一320，所述掩膜層一320覆蓋所述pmos有源區(qū)200p，并暴露出所述nmos有源區(qū)200n；當然，所述掩膜層一320還可覆蓋存儲隔離層113的部分區(qū)域；

接著，執(zhí)行步驟s230，繼續(xù)參考圖6a所示，以所述掩膜層一320為掩膜刻蝕去除位于nmos有源區(qū)200n上的氧化層一310，其可通過濕法蝕刻去除所述氧化層一310，并去除所述掩膜層一320；

接著，執(zhí)行步驟s240，具體參考圖6b所示，再次執(zhí)行高溫氧化工藝，在所述半導體襯底10上形成一氧化層二，此時，在pmos有源區(qū)200p上可形成厚度較厚的氧化層，構成pmos晶體管的外圍閘極介電層211p，位于nmos有源區(qū)200n上的氧化層二構成nmos晶體管的外圍閘極介電層211n，如此一來，即可使所形成的pmos晶體管具有較高的閾值電壓，所形成的nmos晶體管具有較低的閾值電壓；所述高溫氧化工藝的溫度例如為900℃～1200℃；

接著，執(zhí)行步驟s250，繼續(xù)參考圖6b所示，在所述半導體襯底10上形成一圖形化的掩膜層二330，所述掩膜層二330覆蓋所述第二區(qū)域200，并暴露出位線接觸區(qū)100a(即，暴露出存儲隔離層113中的位線接觸窗113d)，當然，所述掩膜層二330還可覆蓋存儲隔離層113的部分區(qū)域；并以所述掩膜層二330為掩膜，執(zhí)行離子注入工藝114a，以在位線接觸區(qū)100a的半導體襯底10中形成一具有第一導電類型的摻雜區(qū)114，所述摻雜區(qū)114即可在后續(xù)工藝中構成所述存儲單元的源區(qū)/漏區(qū)(s/d)，并與后續(xù)所形成的位線接觸120接觸；其中，還可通過執(zhí)行一熱退火工藝，以進一步激活摻雜區(qū)114中的摻雜離子，并使摻雜離子擴散以形成離子分布更為均勻的源區(qū)/漏區(qū)s/d；所述熱退火工藝的溫度例如為900℃‐1100℃；需說明的是，在執(zhí)行離子注入的過程中，所述位線接觸區(qū)100a的半導體襯底10上具有所述氧化層二，從而可有效避免半導體襯底受到損傷；

接著，執(zhí)行步驟s260，具體參考圖6c所示，去除位于位線接觸區(qū)100a上的氧化層二，以及去除第二區(qū)域200上的掩膜層二，暴露出所述摻雜區(qū)114，以及暴露出nmos有源區(qū)200n和pmos有源區(qū)200p上的外圍閘極介電層211n和211p。

本實施例示出了一種在同一半導體襯底上形成具有不同類型和性能的晶體管的閘極介電層的形成方法，從而可對所形成的晶體管的閾值電壓進行調整。但應理解，以上僅為示意性的說明，在實際的存儲器的制備過程中，可根據(jù)實際需求形成不同類型和性能的晶體管，而采用相應的工藝流程，例如，外圍電路中的晶體管均為高壓晶體管或均為低壓晶體管等。

圖7為本發(fā)明實施例一中的存儲器在其執(zhí)行步驟s300過程中的流程示意圖，圖8為本發(fā)明實施例一中的存儲器在其執(zhí)行步驟s300過程中的俯視圖，圖9a‐圖9e、圖10a‐圖10c、圖11、圖12a‐圖12c和圖13為圖8所示的本發(fā)明實施例一中的存儲器在其執(zhí)行步驟s300過程中沿a‐a’方向的剖面示意圖。

在步驟s300中，具體參考圖8和圖13所示，在所述位線接觸區(qū)100a的半導體襯底10上形成一與所述摻雜區(qū)114接觸的位線接觸120，與所述摻雜區(qū)114接觸的位線接觸120中摻雜有第一導電類型的離子，即，所述摻雜區(qū)114和所述位線接觸120摻雜有相同導電類型的導電離子；在所述外圍電路有源區(qū)210的外圍閘極介電層上形成一外圍閘極電極層222，所述位線接觸120和所述外圍閘極電極層222通過同一工藝步驟形成。需說明的是，所述位線接觸120與所述外圍閘極電極層222分別形成在不同的區(qū)域中，兩者之間并沒有接觸，同時在對應的存儲器電路中也沒有直接連接。即，本發(fā)明創(chuàng)造性的將相互獨立的位線接觸120和外圍閘極電極層222通過同一工藝步驟形成，以優(yōu)化工藝節(jié)省成本。

具體的，所述位線接觸120和所述外圍晶體管的外圍閘極電極層222的形成方法可參考圖8、圖11‐圖13所示。

首先，執(zhí)行步驟s310，具體參考圖11所示，在所述外圍閘極介電層和所述摻雜區(qū)114制備完成之后，在所述半導體襯底10上依次形成一第一導電材料層410、一第二導電材料層420和一絕緣材料層430。位于位線接觸區(qū)100a上的所述第一導電材料層410與摻雜區(qū)114接觸。較佳的，所述第二導電材料層420的電阻率小于所述第一導電材料層410的電阻率，從而可減小位線接觸的接觸電阻。具體的，所述第一導電材料層410優(yōu)選采用電阻率為5×10¹ω～5×10³ω的材料，例如為摻雜的多晶硅；所述第二導電材料層420的材質優(yōu)選為具有高電導率(低電阻率)的材質，其電阻率優(yōu)選為2×10^‐8ω～1×10²ω，其具體可以是金屬層，例如鎢(wu)、鈦(ti)、鎳(ni)、鋁(al)、鉑(pa)中的一種或者任意組合，或者也可以是摻雜的多晶硅等。

優(yōu)選的方案中，所述第一導電材料層410的上表面為平整的表面，即所述第一導電材料層410的在整個半導體襯底上的高度一致或接近一致。本實施例中提供了兩種制備具有平整表面的第一導電材料層410的方法。具體結合圖9a‐1、圖9a‐2和圖9b所示。

方法一，具體參考圖9a‐1和9b所示，包括：在半導體襯底10上形成一第一導電薄膜411，所述第一導電薄膜411的上表面具有高度差，如圖9a‐1所示；在所述第一導電薄膜411上形成一犧牲材料層412，所述犧牲材料層412完全覆蓋所述第一導電薄膜411，并且所述犧牲材料層412的上表面相較于第一導電薄膜411而言更為平整，所述犧牲材料層412可通過旋涂的方式形成；接著參考圖9b所示，對所述犧牲材料層412和所述第一導電薄膜411執(zhí)行蝕刻工藝，直至完全去除所述犧牲材料層412，所述蝕刻工藝對第一導電薄膜411和對所述犧牲材料層412的蝕刻選擇比相近，此處刻蝕選擇比相近是指刻蝕選擇比小于3：1，例如是1:1～2:1，由于第一導電薄膜411和犧牲材料層412的蝕刻速率相近，因此在刻蝕過程中，兩者以大致相同的速率逐漸消耗，進而在完全去除所述犧牲材料層412時，可使半導體襯底10上剩余的第一導電材料層410的高度一致或接近一致。即，通過所述犧牲材料層412使整個半導體襯底10上能夠形成一平整的表面，從而再執(zhí)行對第一導電薄膜411和犧牲材料412具有相近的蝕刻選擇比的蝕刻工藝時，可使最終所形成的第一導電材料層410的高度一致，實現(xiàn)對整個半導體襯底10的表面進行平坦化的目的。

方法二，具體參考圖9a‐2和圖9b所示，在形成第一導電薄膜411后，接著在所述第一導電薄膜411上形成一犧牲材料層412’，所述犧牲材料層412’充填所述第一導電薄膜411上高度低的區(qū)域以使第一導電薄膜411和犧牲材料層412’共同構成的上表面較之前平整，即，該平整的上表面是指其高度差小于未形成犧牲材料層412’時不同區(qū)域的第一導電薄膜411之間的高度差。如此一來，再對其執(zhí)行具有相近蝕刻選擇比的蝕刻工藝時，也能夠形成表面高度一致或接近一致的第一導電材料層410。

如圖9b所示，本實施例中，所述第一導電材料層410僅填滿所述存儲隔離層113的位線接觸窗113d(結合圖4b所示)，存儲隔離層113上未覆蓋第一導電材料層。然而，本領域技術人員應當認識到，在另一實施例中，所述第一導電材料層410可在填滿所述位線接觸窗的同時，可進一步延伸至所述存儲隔離層113的表面上，以形成一較大的接觸面積。

進一步的，在形成所述第一導電材料層410之后，還可對所述第一導電材料層410執(zhí)行離子注入工藝，以限定位線接觸區(qū)100a中的第一導電材料層的導電類型。即，通過離子注入工藝，使與摻雜區(qū)114接觸的位線接觸中摻雜有第一導電類型的導電離子。

如上所述，第一導電材料層410的摻雜類型與摻雜區(qū)114的摻雜類型(第一導電類型)相同。應理解，第一導電材料層410中的摻雜離子與摻雜區(qū)114中的摻雜離子可以相同也可以不相同，只要其與摻雜區(qū)114的導電類型相同即可。通過在摻雜區(qū)114上形成與其導電類型相同的第一導電材料層410，可形成具有較小漏電流的接觸界面，改善漏電流的現(xiàn)象。較佳的，所述第一導電材料層410中的離子摻雜濃度大于所述摻雜區(qū)114中的離子摻雜濃度，如此一來，即可形成一濃度梯度，進一步緩解漏電流的現(xiàn)象。

在形成所述第一導電材料層410之后，除了對位線接觸區(qū)100a中的第一導電材料層410進行離子注入之外，還可以對位于外圍電路有源區(qū)210中的第一導電材料層410執(zhí)行離子注入工藝，其可用于對后續(xù)所形成的外圍晶體管的外圍閘極電極層進行功函數(shù)調整，以形成具有相應性能的晶體管。例如，在所述外圍電路有源區(qū)210上形成有至少一個第一導電類型的外圍晶體管和/或至少一個第二導電類型的外圍晶體管，則可對位于所述外圍電路有源區(qū)上的第一導電材料層410中相應的注入第一導電類型的摻雜離子和/或第二導電類型的摻雜離子，所述第二導電類型和所述第一導電類型為相反的導電類型。

本實施例中，對外圍晶體管的外圍閘極電極層進行功函數(shù)調整，以及形成具有摻雜離子的位線接觸的方法可參考圖9c‐圖9e所示。

第一步驟，參考圖9c所示，在所述半導體襯底10上形成掩膜層一413，所述掩膜層一413覆蓋pmos有源區(qū)200p的第一導電材料層410，并暴露出nmos有源區(qū)200n和位線接觸區(qū)100a的第一導電材料層410。

第二步驟，繼續(xù)參考圖9c所示，以所述掩膜層一413為掩膜執(zhí)行n型離子注入工藝410n，以同時對位線接觸區(qū)100a中的第一導電材料層和nmos有源區(qū)200n中的第一導電材料層摻雜n型離子，并去除所述掩膜層一413。

第三步驟，參考圖9d所示，再于所述半導體襯底10上形成一掩膜層二414，所述掩膜層二414覆蓋nmos有源區(qū)200n和位線接觸區(qū)100a中的第一導電材料層，并暴露出pmos有源區(qū)200p中的第一導電材料層410；執(zhí)行p型離子注入工藝410p，以對pmos有源區(qū)200p中的第一導電材料層410摻雜p型離子。

第四步驟，參考圖9e所示，去除所述掩膜層二410，至此即形成了摻雜的第一導電材料層410。通過對第一導電材料層410注入相應的摻雜離子，從而可對位線接觸中的第一導電材料層和閘極電極層的功函數(shù)進行調整。本實施例中，所述摻雜區(qū)114為n型摻雜區(qū)，因此，位線接觸區(qū)上的第一導電材料層410的離子注入工藝可以和nmos有源區(qū)200n中的離子注入工藝同時進行，反之，則可以和pmos有源區(qū)200p中的離子注入工藝同時進行。

在存儲器的制備方法中，還可在外圍電路有源區(qū)210的半導體襯底中形成一阱區(qū)和一閾值電壓修正區(qū)，所述閾值電壓修正區(qū)的離子摻雜濃度小于所述阱區(qū)的離子摻雜濃度。所述阱區(qū)中的摻雜離子的導電類型根據(jù)其所形成的晶體管的類型進行調整。所述閾值電壓修正區(qū)可以靠近所述外圍晶體管的導電溝道，或者所述閾值電壓修正區(qū)也可以與所述導電溝道部分重疊，從而可通過所述閾值電壓修正區(qū)對后續(xù)所形成的外圍晶體管的閾值電壓進行修正，因此，所述閾值電壓修正區(qū)中的摻雜離子的導電類型可根據(jù)需形成的晶體管的性能進行調整，例如，當需形成高壓晶體管時，則所述閾值電壓修正區(qū)中的摻雜離子的導電類型可與阱區(qū)中的摻雜離子的導電類型相同，反之，則不同。

所述阱區(qū)和所述閾值電壓修正區(qū)可均通過離子注入工藝形成，本實施例中，在形成所述第一導電材料層410之后，接著形成所述阱區(qū)和閾值電壓修正區(qū)。以下結合圖10a～10c，具體說明所述阱區(qū)和所述閾值電壓修正區(qū)的形成方法。

第一步驟，參考圖10a所示，執(zhí)行第三離子注入工藝210p，在nmos有源區(qū)200n的半導體襯底10中形成一p型阱區(qū)(p‐well)。所述第三離子注入工藝210p優(yōu)選采用傾斜注入的方式，這是因為在該步驟的離子注入過程中通常采用的是高能量離子注入，若采用垂直注入的方式，部分高能量的注入離子的傳輸方向與襯底材料的晶向契合，易導致部分高能量的離子停留在更深區(qū)域的半導體襯底10中，進而導致離子分布不均勻。若采用傾斜離子注入工藝，可縮減高能量離子在半導體襯底10中的停留深度的差異，改善所形成的阱區(qū)中離子的分布均勻性。

第二步驟，參考圖10b所示，執(zhí)行第四離子注入工藝210n，以在所述p型阱區(qū)中形成一n型閾值電壓修正區(qū)230n。即，本實施例中，可在nmos有源區(qū)200n上形成低壓nmos晶體管(阱區(qū)和閾值電壓修正區(qū)的的導電類型相反，可降低所形成的晶體管的閾值電壓)。

接著參考圖10c所示，采用與第一步驟和第二步驟類似的方法，在pmos有源區(qū)200p的半導體襯底10中形成一n型阱區(qū)n‐well，以及一n型閾值電壓修正區(qū)230n’，即，本實施例中，可在pmos有源區(qū)200p上形成高壓pmos晶體管(阱區(qū)和閾值電壓修正區(qū)的的導電類型相同，可提高所形成的晶體管的閾值電壓)。

需說明的是，所述阱區(qū)和所述閾值電壓修正區(qū)的形成過程可以和第一導電層的摻雜過程相結合，從而可節(jié)省部分光刻過程，以節(jié)省制備步驟和簡化工藝流程。例如，結合圖9d和圖10c所示，在形成掩膜層二414，以對pmos有源區(qū)200p的第一導電層執(zhí)行離子注入工藝后，還可直接執(zhí)行第三離子注入工藝和第四離子注入工藝，以在pmos有源區(qū)200p的半導體襯底中依次形成n型阱區(qū)n‐well和n型閾值電壓修正區(qū)230n’。

較佳的，在形成所述阱區(qū)和閾值電壓修正區(qū)之后，還可執(zhí)行一熱退火工藝，通過所述熱退火工藝對摻雜離子進行激活并使摻雜離子發(fā)生擴散，從而可形成離子分布更為均勻的阱區(qū)和閾值電壓修正區(qū)。所述熱退火工藝的溫度例如為900℃‐1100℃。此時，所述摻雜區(qū)114中的摻雜離子也同樣會發(fā)生擴散，構成離子分布均勻的源區(qū)/漏區(qū)s/d。

在形成摻雜的第一導電材料層410之后，接著在所述第一導電材料層410上依次形成第二導電材料層420和絕緣材料層430，形成如圖11所示的結構。所述絕緣材料層430的材料的電阻率優(yōu)選為2×10¹¹ω～1×10²⁵ω，以使其具有較好的電絕緣效果，例如是氧化硅層或氮化硅層等。

接著，執(zhí)行步驟s320，具體參考圖12c所示，在所述絕緣材料層430上形成一圖形化的掩膜層500，所述掩膜層500同時定義出位線接觸的圖形和外圍晶體管閘極結構的圖形。本實施例中，所述掩膜層500的形成方法可參考圖12a‐12c所示。

第一步驟，具體參考圖12a所示，在所述絕緣材料層430上形成一硬式薄膜510和一遮蔽層521，所述遮蔽層521覆蓋所述硬式薄膜510。其中，所述硬式薄膜510的模式硬度大于5。采用具有較大硬度的硬式薄膜510，可確保所形成的掩膜層500在刻蝕過程中能夠保持較好的形貌，如此一來，即可將掩膜層500的圖形更為精確的復制到絕緣材料層430、第二導電材料層420和第一導電材料層410上。進一步的，所述硬式薄膜510的硬度優(yōu)選為5～10，其例如可以為碳化硅薄膜或碳薄膜等。所述遮蔽層521可以采用絕緣材料形成，其材料電阻率優(yōu)選為2×10¹¹ω～1×10²⁵ω，具體的，所述遮蔽層521例如為氧化硅、氧化氮或及其組合等。

第二步驟，繼續(xù)參考圖12a所示，對所述遮蔽層521執(zhí)行光刻工藝，以在所述遮蔽層521上形成一圖形化的光刻膠530，所述光刻膠530同時定義出所述位線接觸的圖形和所述外圍閘極電極層的圖形。本實施例中，在所述硬式薄膜510上形成一遮蔽層521，所述遮蔽層521可用于隔離硬式薄膜510和光刻膠530，從而在采用光刻膠530作為掩膜進行蝕刻工藝時，有效避免在硬式薄膜510上附著一有機膜。尤其是，當所采用的硬式薄膜510為碳化硅薄膜或碳薄膜時，所述遮蔽層521的效果尤為明顯。

第三步驟，繼續(xù)參考圖12a所示，以所述光刻膠530為掩膜刻蝕部分厚度的所述遮蔽層521，以在所述遮蔽層521的上表面上形成與所述光刻膠530對應的圖形。

第四步驟，具體參考圖12b所示，去除所述光刻膠530后，繼續(xù)刻蝕上表面上形成有圖形的遮蔽層521，以形成圖形化的遮蔽層522，并暴露出所述硬式薄膜510，所述圖形化的遮蔽層522定義出所述位線接觸的圖形和外圍閘極電極層的圖形。

在第三步驟和第四步驟中，僅需刻蝕部分遮蔽層以形成相應的圖形即可，而不使硬式薄膜510暴露出；在去除光刻膠后再形成圖形化的遮蔽層522，并暴露出硬式薄膜510。從而，可確保在蝕刻遮蔽層以暴露出硬式薄膜510時，能夠避免光刻膠530對硬式薄膜510造成影響。

第五步驟，具體參考圖12c所示，以所述圖形化的遮蔽層522為掩膜刻蝕所述硬式薄膜510，形成圖形化的硬式薄膜511并暴露出所述絕緣材料層430，所述圖形化的遮蔽層522和所述圖形化的硬式薄膜511構成所述圖形化的掩膜層500。包含圖形化的硬式薄膜511的圖形化的掩膜層500具有較好的硬度，在刻蝕過程中可避免掩膜層受到較大的損耗，從而可僅僅利用一個掩膜層，實現(xiàn)對絕緣材料層430、第二導電材料層420和第一導電材料層410的同時刻蝕的目的，可減少光罩的使用次數(shù)并能夠簡化工藝流程。

需說明的是，本實施例中是對遮蔽層進行兩次蝕刻，以形成圖形化的遮蔽層522的。而在其他實施例中，所述遮蔽層也可以是分別形成的兩個膜層，例如第一膜層和第二膜層，從而可首先形成圖形化的第一膜層，再以根據(jù)圖形化的第一膜層形成圖形化的第二膜層。其中，第一膜層和第二膜層的材質可以相同，也可以不相同。

接著，執(zhí)行步驟s330，具體參考圖8和圖13所示，以掩膜層500為掩膜依次刻蝕所述絕緣材料層430、第二導電材料層420和第一導電材料層410，以同時在所述位線接觸區(qū)100a的半導體襯底10上形成所述位線接觸120，以及在所述外圍電路有源區(qū)210上形成所述外圍晶體管閘極結構220的外圍閘極電極層222。即，形成于位線接觸區(qū)100a上第一導電層410a、第二導電層420a和絕緣層430a構成位線接觸120；形成于外圍電路有源區(qū)210上的第一導電層410b、第二導電層420b和絕緣層430b構成外圍晶體管的外圍閘極電極層222。

除了在第二區(qū)域200的nmos有源區(qū)和pmos有源區(qū)上形成有外圍晶體管的外圍閘極電極層222之外，在第二區(qū)域200的隔離結構240的半導體襯底10上也形成有一與外圍閘極電極層222結構相同的外圍電路接觸層250。所述外圍電路接觸層250包括第一導電層、第二導電層和絕緣層。

綜上所述，本發(fā)明提供的存儲器的形成方法中，位線接觸和外圍晶體管閘極結構是在同一工藝制程中形成。具體的說，在形成外圍晶體管閘極結構中的外圍閘極介電層時，與所述位線接觸區(qū)中的摻雜區(qū)的制備過程相互結合，不僅可有效節(jié)省工藝流程并且還能夠避免半導體襯底在離子注入的過程中受到損失；以及，在形成外圍晶體管閘極結構中的外圍閘極電極層時與所述位線接觸通過同一工藝步驟形成，進一步簡化工藝，節(jié)省成本。此外，由于本發(fā)明提供的存儲器的形成方法中，通過同時制備所述位線接觸和所述外圍閘極電極層，使所形成的位線接觸與摻雜區(qū)具有相同的導電類型，從而可形成具有較小漏電流的接觸界面，有效改善了漏電流的現(xiàn)象。進一步的，所述位線接觸第一導電層中的離子摻雜濃度大于所述摻雜區(qū)中的離子摻雜濃度，如此一來，即可形成一濃度梯度，當施加在存儲晶體管上的電壓增加時，可緩解源區(qū)/漏區(qū)s/d中由于電場的變化而衍生的漏電流。

實施例二

根據(jù)如上所述的存儲器的形成方法，本發(fā)明還提供了一種存儲器。所述存儲器中的位線接觸在與存儲單元中的源區(qū)\漏區(qū)(s\d)相互接觸的區(qū)域中具有與源區(qū)\漏區(qū)(s\d)相同導電類型的摻雜離子，從而可有效改善位線接觸與源區(qū)\漏區(qū)(s\d)之間的漏電流的現(xiàn)象。

圖14為本發(fā)明實施例二中的存儲器的俯視圖，圖15為圖14所示的本發(fā)明實施例二中的存儲器沿aa’方向的剖面示意圖，以下結合圖14和圖15所示，對明本發(fā)明實施例二中的存儲器的結構進行詳細介紹。

參考圖14所示，所述存儲器包括一半導體襯底10，所述半導體襯底10上具有一形成有存儲單元陣列的第一區(qū)域100和一形成有外圍電路的第二區(qū)域200，所述外圍電路配置于所述存儲單元陣列的外圍。

具體結合圖14和圖15所示，在第一區(qū)域100上排布有多個存儲有源區(qū)110，所述存儲有源區(qū)110上形成有存儲單元對，形成有存儲單元對的存儲有源區(qū)110呈陣列排布，構成存儲單元陣列。本實施例中，在所述存儲單元對分別為第一存儲單元110a和第二存儲單元110b。如圖14所示，所述第一存儲單元110a和第二存儲單元110b沿第一方向排布，即圖14所示的y方向。

繼續(xù)參考圖14所示，所述存儲器還包括多條平行排布的字線130，所述字線130沿著與第一方向(圖14中的y方向)相交的第二方向(圖14中的x方向)延伸，用于通過所述字線130對存儲單元進行選址操作。結合圖15所示，本實施例中，存儲單元的存儲閘極結構還構成所述存儲單元的字線接觸(圖中未示出)，并且，沿第二方向上的存儲單元的字線接觸相互連接進而構成所述字線130。

此外，在存儲單元對之間的半導體襯底10上還形成有一位線接觸120，所述位線接觸120可用于引出存儲單元的源區(qū)/漏區(qū)，并連接至一位線上。其中，所述位線接觸的截面形狀可以為條形、矩形、圓形或者橢圓形等。具體參考圖15所示，所述位線接觸120包括：一形成于所述半導體襯底10上的第一導電層410a，和一形成于所述第一導電層410a上的第二導電層420a。較佳的，所述第二導電層420a的材質優(yōu)選為具有高電導率(低電阻率)的材質，從而形成具有低接觸阻抗的位線接觸。所述第二導電層420a例如可以是金屬層。進一步的，在所述第二導電層420a上還形成有一絕緣層430a，所述絕緣層43a覆蓋所述第二導電層420a，以避免發(fā)生相互串擾的問題。

重點參考圖15所示，所述存儲單元為存儲晶體管，其包括一閘極結構g，所述閘極結構g包括一存儲閘極介電層111和一形成于所述存儲閘極介電層111上的存儲閘極電極層112。所述存儲閘極介電層111可以采用電阻率為2×1011ω～1×1025ω的材料，例如為氧化硅或氮化硅等。所述存儲閘極電極層112可以采用功函數(shù)材料，其電阻率優(yōu)選為2×10^‐8ω～1×10²ω，例如鎢(wu)、鈦(ti)、鎳(ni)、鋁(al)、鉑(pa)、氧化鈦(tio)或者摻雜的多晶硅等。

進一步的，在存儲單元對(第一存儲單元110a和第二存儲單元110b)之間的半導體襯底10中還形成有一源區(qū)/漏區(qū)s/d，所述源區(qū)/漏區(qū)s/d與位線接觸120接觸，即所述源區(qū)/漏區(qū)s/d與位線接觸120的第一導電層410a接觸。優(yōu)選的，所述源區(qū)/漏區(qū)s/d的導電類型和所述第一導電層410a的導電類型相同，從而可使所述位線接觸120和源區(qū)/漏區(qū)s/d形成一低漏電流的接觸面。其中，第一導電層410a和源區(qū)/漏區(qū)s/d可均通過摻雜相應的離子以使其具備相同的導電類型，例如均為n型或均為p型。更優(yōu)選的方案中，第一導電層410a中的離子摻雜濃度大于源區(qū)/漏區(qū)s/d中的離子摻雜濃度，與使位線接觸120和源區(qū)/漏區(qū)s/d之間構成一濃度梯度，從而可進一步改善漏電流的現(xiàn)象。

進一步的，在所述存儲閘極電極層112上還形成有一存儲隔離層113，所述存儲隔離層113至少覆蓋所述存儲閘極電極層112，以將所述存儲閘極電極層112隔離開，從而可避免其受到其他導電材料的干擾。本實施例中，所述存儲隔離層113覆蓋所述存儲閘極電極層112并延伸至半導體襯底10上，同時，覆蓋在存儲單元對上的兩個存儲隔離層113之間，形成有所述位線接觸120。即，所述位線接觸120通過所述兩個存儲隔離層113之間的存儲接觸窗，實現(xiàn)其與源區(qū)/漏區(qū)s/d的接觸。此外，所述第一導電層410a可僅充填所述接觸窗，其厚度和所述存儲隔離層113相同；或者，所述第一導電層410a還可以從所述接觸窗中進一步延伸至存儲隔離層113上方，以使所述第一導電層410a與第二導電層420a之間具有更大的接觸面積。

繼續(xù)參考圖14和圖15所示，第二區(qū)域200上具有多個外圍電路有源區(qū)210，所述外圍電路有源區(qū)210上形成有至少一個外圍晶體管。其中，多個所述外圍晶體管可以是具有相同性能的晶體管，也可以是具有不同性能的晶體管(例如，nmos晶體管或pmos晶體管，高壓晶體管或低壓晶體管等)。附圖15示出了兩個外圍晶體管，例如分別是pmos晶體管和nmos晶體管，其中，所述pmos晶體管形成于pmos有源區(qū)200p上，nmos晶體管形成于nmos有源區(qū)200n上。

進一步的，所述外圍晶體管包括一外圍晶體管閘極結構220，所述外圍晶體管閘極結構220形成于外圍電路有源區(qū)210的半導體襯底10上，其中，所述位線接觸120和所述外圍晶體管閘極結構220在同一工藝制程中形成。

重點參考圖15所示，所述外圍晶體管閘極結構220包括一外圍閘極介電層和一外圍閘極電極層222，所述外圍閘極介電層形成于所述半導體襯底10上，所述外圍閘極電極層222形成于所述外圍閘極介電層上。其中，可通過調整所述外圍閘極介電層的厚度，形成具有不同閾值電壓的晶體管。具體的，當需形成高壓晶體管時，則可對應設置厚度較厚的外圍閘極介電層；反之，當需形成低壓晶體管時，則可對應設置厚度較薄的外圍閘極介電層。如圖15所示，本實施例中，在pmos有源區(qū)200p上形成高壓晶體管，在nmos有源區(qū)200p上形成低壓晶體管，因此，位于pmos有源區(qū)200p上的外圍閘極介電層211p的厚度較大，位于nmos有源區(qū)200n上的外圍閘極介電層211n的厚度較小。

進一步的，外圍閘極電極層222包括一第一導電層410b和一第二導電層420b。其中，外圍閘極電極層222中的第一導電層410b和第二導電層420b與位線接觸120中的第一導電層410a和第二導電層420a通過同一工藝制程形成。具體的說，在形成所述第一導電層410a和所述第一導電層410b的工藝過程中，其薄膜沉積工藝、光刻工藝以及蝕刻工藝可均在同一步驟中完成。與所述第一導電層類似的，形成第二導電層420a和第二導電層420b的薄膜沉積工藝、光刻工藝以及蝕刻工藝也可在同一步驟中完成。然而，應當認識到，盡管位線接觸120中的第一導電層410a的制備工藝和外圍閘極電極層222中的第一導電層410b的制備工藝能夠相互結合，以簡化制備流程，但是，在需對位線接觸120或外圍閘極電極層222的性能進行調整時，可進一步對相應的第一導電層執(zhí)行其他的工藝步驟，例如對位線接觸120中的第一導電層410a執(zhí)行離子注入工藝，以使其具有與源區(qū)/漏區(qū)s/d相同的導電類型；或者，根據(jù)相應類型的外圍晶體管，對外圍閘極電極層222中的第一導電層410b執(zhí)行離子注入工藝。

更進一步的，所述外圍閘極電極層222還包括一絕緣層430b，所述絕緣層430b形成于所述第二導電層420b上。類似的，外圍閘極電極層222中的絕緣層430b和位線接觸120中的絕緣層430a也可以通過同一工藝制程形成。

此外，在形成有外圍晶體管所對應的半導體襯底10中還形成有一阱區(qū)和一閾值電壓修正區(qū)，所述閾值電壓修正區(qū)位于所述阱區(qū)中并靠近晶體管的導電溝道或者與導電溝道部分重疊，其中，所述閾值電壓修正區(qū)的摻雜濃度小于所述阱區(qū)的摻雜濃度，從而可通過所述閾值電壓修正區(qū)可對晶體管的閾值電壓進行修正或調整。即，當所述閾值電壓修正區(qū)中的摻雜離子的導電類型與導電溝道的導電類型一致時，則可有效抑制其閾值電壓，形成低壓晶體管；當所述閾值電壓修正區(qū)中的摻雜離子的導電類型與導電溝道的導電類似不一致時，則可有效提高晶體管的閾值電壓，形成高壓晶體管。

本實施例中，在pmos有源區(qū)200p中形成pmos晶體管，在其對應的半導體襯底10中形成有一n型阱區(qū)n‐well，當所述pmos晶體管處于工作狀態(tài)中時，在所述n型阱區(qū)n‐well中形成一p型導電溝道。進一步的，當需形成高壓pmos晶體管時，則可在所述n型阱區(qū)n‐well中形成n型閾值電壓修正區(qū)230n。相應的，在nmos有源區(qū)200n中形成nmos晶體管，其對應的半導體襯底10中形成一p型阱區(qū)p‐well，當所述nmos晶體管為低壓nmos晶體管時，則在所述p型阱區(qū)p‐well中形成n型閾值電壓修正區(qū)230n’，以使所述nmos晶體管具有較低的閾值電壓。

需說明的是，本實施例中僅是示意性的示出兩者具體類型的外圍晶體管，其晶體管類型和性能均為示例性說明，以及，晶體管中關于外圍閘極介電層和閾值電壓修正區(qū)等相關參數(shù)的設定也為舉例性說明，并不以此為限定，本領域技術人員可根據(jù)不同的需求調整或結合不同的參數(shù)設定。

繼續(xù)參考圖14和圖15所示，在第一區(qū)域100中，多個存儲有源區(qū)110之間通過一隔離結構140實現(xiàn)相互隔離。類似的，在第二區(qū)域200中，多個外圍電路有源區(qū)210之間也可通過一隔離結構240進行電隔離。

實施例三

圖16為本發(fā)明實施例三中的存儲器的俯視圖，圖17為圖16所示的本發(fā)明實施例三中的存儲器沿b‐b’方向的剖面示意圖，圖18為圖16所示的本發(fā)明實施例三中的存儲器沿c‐c’方向的剖面示意圖。結合圖14‐17所示，本實施例與實施例二的區(qū)別在于，存儲有源區(qū)的排布方式不同，進而構成不同的字線排布方式，形成了一種與實施例二不同的存儲器有源區(qū)陣列。

具體的，參考圖14所示，在實施例二所示的存儲器中，在形成位線接觸120后還會形成一位線(圖中未示出)，沿著圖14所示的y方向上的位線接觸120均連接值同一位線上，進而形成多條沿著y方向(存儲有源區(qū)110的長度方向)排布的位線。即，所述位線的延伸方向與所述存儲有源區(qū)110的長度方向平行，并且所述位線通常與字線垂直或接近垂直。

接著參考圖17所示，本實施例所示的存儲器，在形成位線接觸620后所形成的位線(圖中未示出)中，沿存儲有源區(qū)610長度方向上的在線接觸620并不是連接至同一位線上的，而是圖17所示的x’方向上的位線接觸620連接至同一位線上。即，位線的延伸方向與所述存儲有源區(qū)的長度方向相交，存儲有源區(qū)相對于位線的延伸方向傾斜排布，其中，后續(xù)所形成的位線的延伸方向(圖17所示的x方向)與字線630的延伸方向(圖17所示的y方向)也為相互垂直或接近垂直。本實施例中，存儲存有源區(qū)610以相對于位線的方向傾斜排布，可選的，其傾斜角度介于17°～20°之間。通過傾斜排布的方式以有效提高單位面積的利用率，增加器件的密集度。

具體結合圖16‐18所示，與實施例二類似的，存儲器包括：一半導體襯底60，所述半導體襯底60上具有一形成有存儲單元陣列的第一區(qū)域600和一形成有外圍電路的第二區(qū)域700，所述外圍電路配置于所述存儲單元陣列的外圍。其中，在第一區(qū)域600具有呈陣列排布的多個存儲有源區(qū)610，多個所述存儲有源區(qū)610之間通過隔離結構640實現(xiàn)電隔離，所述隔離結構640可以為淺溝槽隔離結構或者深溝槽隔離結構。在存儲有源區(qū)610上形成有兩個存儲單元，位于同一存儲有源區(qū)610上的兩個存儲單元沿著特定方向排布。

此外，與實施例一類似的，本實施例中的存儲器也包括多條平行排布的字線630，其中，所述字線630的延伸方向與存儲有源區(qū)610的長度方向相交當不垂直，即，存儲有源區(qū)610也是以相對于字線630的延伸方向傾斜排布。其中，沿圖17所示的y方向上的字線接觸相互連接構成所述字線630。參考圖17以及圖18所示的沿著字線630的平行方向上的剖面示意圖，本實施例中，在字線630的延伸方向上的隔離結構640中也形成有字線接觸，也就是說，存儲有源區(qū)610中的存儲閘極結構和隔離結構640中的字線接觸相互連接以構成字線630。

進一步的，位于隔離結構640中的字線接觸包括一柵介質層811和一形成于所述柵介質層811上的柵電極層812，所述柵介質層811和所述柵電極層812均形成于隔離結構640中。與實施例二類似的，存儲單元為存儲晶體管，所述存儲晶體管包括一存儲閘極結構，所述存儲閘極結構的結構可以和隔離結構640中的字線接觸的結構類似，即，所述存儲閘極結構包括一存儲閘極介電層611和一形成于所述存儲閘極介電層611上的存儲閘極電極層612。優(yōu)選的，在所述字線接觸的上方以及存儲閘極結構的上方可均覆蓋一絕緣層613。

參考圖16和圖17所述，與實施例二類似的，本實施例中，在存儲單元對的兩個存儲單元之間形成有位線接觸620，以及在外圍電路有源區(qū)710中形成有外圍晶體管，所述外圍晶體管包括一形成于半導體襯底60上的外圍晶體管閘極結構720。所述位線接觸620和所述外圍晶體管閘極結構720在同一工藝制程中形成。其具體實施方式可參見實施例一，此處不做贅述。

綜上所述，通過采用本發(fā)明提供的存儲器的制備方法所形成的存儲器中，由于位線接觸中的第一導電層為摻雜有離子的導電層，并且其導電類型與源區(qū)/漏區(qū)s/d的導電類型相同，從而可在位線接觸和源區(qū)/漏區(qū)s/d之間形成一低漏電的接觸面，有效改善了存儲器的漏電流現(xiàn)象。

需說明的是，本說明書中各個實施例采用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分互相參見即可。

上述描述僅是對本發(fā)明較佳實施例的描述，并非對本發(fā)明范圍的任何限定，本發(fā)明領域的普通技術人員根據(jù)上述揭示內容做的任何變更、修飾，均屬于權利要求書的保護范圍。