存儲器裝置的控制方法、存儲器裝置和存儲器系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及存儲器裝置的接口協(xié)議，特別涉及一種存儲器裝置的異步操作方法及其相關(guān)的存儲器裝置與存儲器系統(tǒng)。
【背景技術(shù)】
[0002]現(xiàn)行的高性能存儲器集成電路(integrated circuit，IC)，都以同步(synchronous)操作來達(dá)到高數(shù)據(jù)存取頻率的目的，其使用方法為在其尋址到數(shù)據(jù)存取之間有一約定時鐘(clock)數(shù)目的延遲時間(latency)，使得存儲器不必等待數(shù)據(jù)存取動作完成，即可在延遲時間內(nèi)允許后續(xù)地址的連續(xù)尋址，并且以此提高數(shù)據(jù)存取的頻率。而異步(asynchronous)存儲器則是單純以尋址到完成所尋址的地址的數(shù)據(jù)存取，來規(guī)范存儲器的數(shù)據(jù)存取操作，其下一地址的尋址必須等待數(shù)據(jù)存取完成之后，故無法達(dá)到高數(shù)據(jù)存取頻率的目的。然而，現(xiàn)行標(biāo)準(zhǔn)的高性能存儲器，其外圍電路更加復(fù)雜龐大，造成負(fù)面影響，除了大幅增加存儲器晶粒的面積成本外，也不利于存儲器功耗的表現(xiàn)。
[0003]因此，需要一種創(chuàng)新的存儲器架構(gòu)與傳輸接口協(xié)議，由存儲器及系統(tǒng)端來整體考慮其帶寬、功耗的優(yōu)化，進(jìn)而降低存儲器系統(tǒng)的整體成本。

【發(fā)明內(nèi)容】

[0004]因此，本發(fā)明的目的之一在于公開一種異步于系統(tǒng)時鐘的存儲器裝置控制方法及其相關(guān)的存儲器裝置與存儲器系統(tǒng)，來解決上述問題。
[0005]本發(fā)明的另一目的在于公開一種異步內(nèi)存?zhèn)鬏斀涌趨f(xié)議，用以極簡化存儲器系統(tǒng)的復(fù)雜性。
[0006]本發(fā)明的一實(shí)施例公開了一種存儲器裝置的控制方法。所述存儲器裝置的控制方法包含下列步驟:依據(jù)一地址信息與一存取信號以通過異步于系統(tǒng)時鐘的方式對所述存儲器裝置執(zhí)行一數(shù)據(jù)存??；當(dāng)所述存取信號指示一讀取操作時，依據(jù)一欲讀取數(shù)據(jù)自所述存儲器裝置內(nèi)部讀取出來所經(jīng)過的一存儲器內(nèi)部讀取時間來產(chǎn)生一數(shù)據(jù)追隨信號；以及將所述數(shù)據(jù)追隨信號伴隨所述欲讀取數(shù)據(jù)輸出到所述存儲器裝置外部的一存儲器控制單元，以作為所述存儲器控制單元用來擷取所述欲讀取數(shù)據(jù)的一參考信號。
[0007]在一【具體實(shí)施方式】中，當(dāng)欲傳遞的數(shù)據(jù)經(jīng)由所述數(shù)據(jù)傳輸路徑在所述存儲器控制單元與所述存儲器裝置之間進(jìn)行傳遞時，所述存儲器控制單元與所述存儲器裝置兩者之中的一個會產(chǎn)生相對應(yīng)的數(shù)據(jù)追隨信號，以供所述存儲器控制單元與所述存儲器裝置兩者之中的另一個依據(jù)所產(chǎn)生的數(shù)據(jù)追隨信號來擷取所述欲傳遞的數(shù)據(jù)。
[0008]本發(fā)明的另一實(shí)施例公開了一種存儲器裝置。所述存儲器裝置包含一存儲器單元陣列以及一控制電路。所述控制電路耦接到所述存儲器單元陣列與所述存儲器裝置外部的一存儲器控制單元之間。所述控制電路用以依據(jù)一地址信息與一存取信號以通過異步于系統(tǒng)時鐘的方式對所述存儲器單元陣列執(zhí)行一數(shù)據(jù)存取。當(dāng)所述存取信號指示一讀取操作時，所述控制電路還依據(jù)一欲讀取數(shù)據(jù)自所述存儲器單元陣列讀取出來所經(jīng)過的一存儲器內(nèi)部讀取時間來產(chǎn)生一數(shù)據(jù)追隨信號，以及將所述數(shù)據(jù)追隨信號伴隨所述欲讀取數(shù)據(jù)輸出到所述存儲器控制單元，以作為所述存儲器控制單元用來擷取所述欲讀取數(shù)據(jù)的一參考信號。
[0009]在一【具體實(shí)施方式】中，所述控制電路會同時輸出所述數(shù)據(jù)追隨信號與所述欲讀取數(shù)據(jù)。在另一【具體實(shí)施方式】中，所述存儲器控制單元會依據(jù)所述參考信號來擷取所述存儲器裝置的所述欲讀取數(shù)據(jù)。
[0010]本發(fā)明的另一實(shí)施例公開了一種存儲器系統(tǒng)。所述存儲器系統(tǒng)包含一存儲器控制單元以及一存儲器晶粒。所述存儲器控制單元外接于所述存儲器晶粒，用以產(chǎn)生一地址信息與一存取信號。所述存儲器晶粒依據(jù)所述地址信息與所述存取信號以通過異步于系統(tǒng)時鐘的方式執(zhí)行一數(shù)據(jù)存取。當(dāng)所述存取信號指示一讀取操作時，所述存儲器晶粒會依據(jù)一欲讀取數(shù)據(jù)自所述存儲器晶粒內(nèi)部讀取出來所經(jīng)過的一存儲器內(nèi)部讀取時間來產(chǎn)生一數(shù)據(jù)追隨信號，以及將所述數(shù)據(jù)追隨信號伴隨所述欲讀取數(shù)據(jù)輸出到所述存儲器控制單元，以作為所述存儲器控制單元用來擷取所述欲讀取數(shù)據(jù)的一參考信號。
[0011]在一【具體實(shí)施方式】中，在對所述存儲器晶粒執(zhí)行數(shù)據(jù)存取時，所述存儲器控制單元與存儲器晶粒兩者之中的一個會產(chǎn)生相對應(yīng)的數(shù)據(jù)追隨信號，以作為所述存儲器控制單元與存儲器晶粒兩者之中的另一個用來存取數(shù)據(jù)的擷取信號。
[0012]本發(fā)明所公開的存儲器系統(tǒng)、存儲器裝置及/或存儲器裝置的控制方法可定義出異步存儲器傳輸接口，其通過存取數(shù)據(jù)的追隨信號來達(dá)成可靠及高速的數(shù)據(jù)讀寫傳輸。在此異步存儲器傳輸接口協(xié)議下的存儲器外圍電路可不含先進(jìn)先出電路(first in firstout, FIFO)及鎖相環(huán)(phase lock loop，PLL)，而可利用串行器(serializer)將預(yù)取的多筆數(shù)據(jù)(prefetched data)串接到存儲器晶粒外的接口，以達(dá)到提高存儲器帶寬的需求，進(jìn)而增加存儲器晶粒利用率以及簡化控制端電路，并且實(shí)現(xiàn)可靠及高速的數(shù)據(jù)存取傳輸。
【附圖說明】
[0013]圖1是本發(fā)明存儲器系統(tǒng)的一實(shí)施例的功能方塊示意圖。
[0014]圖2是圖1所示的存儲器系統(tǒng)在一數(shù)據(jù)讀取操作下的信號時序圖。
[0015]圖3是圖1所示的存儲器系統(tǒng)在一數(shù)據(jù)寫入操作下的信號時序圖。
[0016]圖4是圖1所示的存儲器系統(tǒng)在一數(shù)據(jù)讀取操作下的信號時序圖。
[0017]圖5是圖1所示的存儲器系統(tǒng)在一數(shù)據(jù)寫入操作下的信號時序圖。
[0018]圖6是本發(fā)明存儲器系統(tǒng)的另一實(shí)施例的功能方塊示意圖。
[0019]圖7是圖6所示的存儲器系統(tǒng)在一數(shù)據(jù)讀取操作下的信號時序圖。
[0020]圖8是圖6所示的存儲器系統(tǒng)在一數(shù)據(jù)寫入操作下的信號時序圖。
[0021]其中，附圖標(biāo)記說明如下:
[0022]100、600存儲器系統(tǒng)
[0023]110,610存儲器裝置
[0024]114存儲器單元陣列
[0025]116、616控制電路
[0026]118串行器/解串器
[0027]120,620存儲器控制單元
[0028]630同步器
[0029]MQ、DQ數(shù)據(jù)傳輸路徑
[0030]DQSI起始信號
[0031]QS數(shù)據(jù)追隨信號
[0032]ADD地址信息
[0033]CT存取信號
[0034]WE#寫入使能狀態(tài)
[0035]Addr、Addr_0 ?Addr_3地址
[0036]ACS輔助信號
[0037]CK時鐘信號
[0038]CK#、QS#反相信號
[0039]Tl ?T6時間
[0040]tAA地址存取時間
[0041]DQ_r0、DQ_rl、DQ_r2[0]、DQ_r2[l]、讀取數(shù)據(jù)
[0042]DQ_r3 [O]、DQ_r3 [I]、DQ_x
[0043]DQ_w0、DQ_wl、DQ_w2[0]、DQ_w2[l]、寫入數(shù)據(jù)
[0044]DQ_w3 [O]、DQ_w3[l]、DQ_y [0]、DQ_y[l]
【具體實(shí)施方式】
[0045]存儲器晶粒(或存儲器裝置)可包含存儲器單元陣列(memory cell array)以及存儲器外圍電路(memory peripheral circuit)。本發(fā)明所公開的存儲器晶粒(或存儲器裝置)以異步于系統(tǒng)時鐘(system clock)的操作方式來執(zhí)行數(shù)據(jù)的存取，因此可省略一部份的存儲器外圍電路(例如，鎖相環(huán)(Phase-Locked Loop，PLL)或延遲鎖相環(huán)(Delay-LockedLoop, DLL)及先進(jìn)先出電路(FIFO))，而另一部分的存儲器裝置外圍電路可由外接于存儲器晶粒的存儲器控制單元來取代，故能大幅提升存儲器晶粒的單元利用率、簡化整體存儲器系統(tǒng)復(fù)雜度，并且達(dá)到可靠且高速的數(shù)據(jù)傳輸。
[0046]圖1是本發(fā)明存儲器系統(tǒng)的一實(shí)施例的功能方塊示意圖。存儲器系統(tǒng)100可包含(但不限于)一存儲器裝置I1 (或存儲器晶粒)以及一存儲器控制單元120，其中存儲器控制單元120外接于存儲器裝置110，并且可產(chǎn)生一存取信號CT以及一地址信息ADD以對存儲器裝置110下達(dá)存取命令以及執(zhí)行尋址與數(shù)據(jù)存取的操作。在此實(shí)施例中，當(dāng)存儲器裝置110與存儲器控制單元120之間執(zhí)行數(shù)據(jù)傳輸時，存儲器裝置110與存儲器控制單元120的其中之一可產(chǎn)生用于追隨所傳輸?shù)臄?shù)據(jù)的追蹤信號，以供存儲器裝置110與存儲器控