本發(fā)明涉及半導體存儲裝置。

背景技術：

以EEPROM為例對現(xiàn)有的半導體存儲裝置進行說明。圖5是示出現(xiàn)有的EEPROM的概念的截面圖，是在專利文獻1中公開的一般性結構。

構成EEPROM的單位單元由存儲器主體部002和對存儲器主體部002進行選擇的選擇柵晶體管部001構成。存儲器主體部002中存在被稱為浮柵013的蓄積電荷的電極。當在該浮柵013中蓄積了電子時，存儲器主體部002成為閾值高的狀態(tài)即增強，為“1”狀態(tài)。當蓄積了空穴時成為閾值低的狀態(tài)即耗盡，為“0”狀態(tài)。

關于成為“1”狀態(tài)的寫入，對選擇柵003和控制柵015施加正電壓，使n型選擇晶體管漏區(qū)域005、n型存儲單元源極011和p型半導體襯底006的電位為GND，使電子經(jīng)由隧道絕緣膜010而從n型隧道漏區(qū)域009注入到浮柵013。下面利用能帶圖關于成為“1”狀態(tài)的寫入進行說明。

圖6是沿著圖5的線段A－A’的能帶圖，示出成為“1”狀態(tài)的寫入時的狀態(tài)變化。省略了p型半導體襯底006。圖中的E_F、E_C、E_V分別表示費米能級、導帶的下端和價電子帶的上端。在此，浮柵013和控制柵015假定為n型多晶硅。

在圖6的(a)所示的熱平衡狀態(tài)的存儲單元晶體管中，當將上述所示的“1”狀態(tài)寫入時的電壓狀態(tài)、即n型隧道漏區(qū)域009的電位設為GND、將控制柵015的電位設為正時，成為圖6的(b)所示的能帶圖，如圖6的(b)的箭頭所示那樣，電子018利用FN(Fowler-Nordheim)電流機制經(jīng)由隧道絕緣膜010而從n型隧道漏區(qū)域009注入到浮柵013。被注入了電子018的浮柵013的電位如圖6的(c)的空白箭頭所示那樣下降(在圖中為上升)，當對隧道絕緣膜010施加的電位減弱而使得FN電流停止時，“1”狀態(tài)的寫入動作完成。

EEPROM是切斷電源也能夠保持信息的非易失性存儲器，因此，如圖6的(d) 所示那樣，一般而言必須具有在將n型隧道漏區(qū)域009和控制柵015的電位設為GND的狀態(tài)下保持“1”狀態(tài)幾十年的能力。但是，如圖6的(c)的空白箭頭所示那樣，由于注入到浮柵013的電子018，浮柵013的電位下降，因此成為數(shù)據(jù)保持狀態(tài)，即在圖6的(d)中隧道絕緣膜010被施加了注入到浮柵013的電子018經(jīng)由隧道絕緣膜010而逃逸到n型隧道漏區(qū)域009的方向的電場的狀態(tài)。在該狀態(tài)下，在隧道絕緣膜010較薄的情況下或者老化的情況下，有時如圖6的(d)所示那樣產生不期望的電子泄漏020而引起數(shù)據(jù)保持不良。

接著，考慮“0”狀態(tài)。關于成為“0”狀態(tài)的寫入，對選擇柵003和n型選擇晶體管漏區(qū)域005施加正電壓，使控制柵015和p型半導體襯底006與GND連接，使n型存儲單元晶體管源區(qū)域011為浮動狀態(tài)，而將電子018從浮柵013經(jīng)由隧道絕緣膜010而排出到n型隧道漏區(qū)域009。下面利用能帶圖對其進行說明。

圖7示出“0”狀態(tài)寫入時的沿著圖5的線段A－A’的能帶圖。與圖6同樣，省略了p型半導體襯底006，E_F、E_C、E_V分別表示費米能級、導帶的下端、價電子帶的上端。并且，浮柵013和控制柵015假定為n型多晶硅。

在圖7的(a)所示的熱平衡狀態(tài)的存儲單元晶體管中，在上述所示的“0”狀態(tài)寫入電壓狀態(tài)時，即設控制柵015的電位為GND、n型隧道漏區(qū)域009的電位為正時，成為圖7的(b)那樣的能帶圖，如圖7的(b)的箭頭所示那樣，電子018利用FN(Fowler-Nordheim)電流機制經(jīng)由隧道絕緣膜010而從浮柵013排出到n型隧道漏區(qū)域009。電子018減少后的浮柵013的電位如圖7的(c)的空白箭頭所示那樣上升，當施加給隧道絕緣膜010的電位減弱而使得FN電流停止時，“0”狀態(tài)的寫入動作完成。

EEPROM是切斷電源也能夠保持信息的非易失性存儲器，因此，如圖7的(d)所示那樣，一般而言必須具有在將n型隧道漏區(qū)域009和控制柵015的電位設為GND的狀態(tài)下保持“0”狀態(tài)幾十年的能力。但是，如圖7的(c)的空白箭頭所示那樣，由于浮柵013的電子018的減少，浮柵013的電位上升，因此成為數(shù)據(jù)保持狀態(tài)，即在圖7的(d)中隧道絕緣膜010被施加了處于n型隧道漏區(qū)域009中的電子018經(jīng)由隧道絕緣膜010而注入到浮柵013的方向的電場的狀態(tài)。在該狀態(tài)下，在隧道絕緣膜010較薄的情況下或者老化的情況下，有時如圖7的(d)所示那樣產生不期望的電子泄漏020而引起數(shù)據(jù)保持不良。

這樣，非易失性存儲器帶有數(shù)據(jù)保持不良(保存不良)的問題。專利文獻2是抑制上述保存不良的手法的發(fā)明。本發(fā)明通過降低隧道絕緣膜附近的浮柵內的雜質濃度來抑制隧道絕緣膜中的陷阱點(trap site)，抑制以陷阱點為成因的保存不良。

專利文獻1：日本特開2004－071077號公報

專利文獻2：日本特開平11－067940號公報

技術實現(xiàn)要素：

但是，即使使用了專利文獻1的手法，也并沒有改變阻礙浮柵013內存在的電荷保持的方向的電場被施加于隧道絕緣膜010的情況，并沒有根本改善利用圖6和圖7說明的保存不良。并且，作為抑制保存不良的另一手法，可以舉出單純增厚隧道絕緣膜010的手法，但這也沒有根本改善利用圖6和圖7說明的保存不良。當增厚隧道絕緣膜010的膜厚時，相應地需要較高的寫入電壓，因此，作為結果產生芯片尺寸變大的問題。

即，換言之，這些改善手法不能在使成為數(shù)據(jù)保持障礙的不期望的電子泄漏020不流動的同時使隧道絕緣膜010薄膜化，可以說這成為寫入電壓低電壓化和減小芯片尺寸的妨礙、成為非易失性存儲器取得突破的妨礙。

為了解決上述課題，本發(fā)明利用了以下的手段。

一種半導體存儲裝置，其中，由半導體形成的浮柵由第1浮柵和第2浮柵構成，所述第1浮柵和所述第2浮柵的導電型的極性不同。

此外，一種半導體存儲裝置，其具有：存儲單元晶體管源區(qū)域，其形成于第1導電型半導體襯底的表層；存儲單元晶體管漏區(qū)域，其與所述存儲單元晶體管源區(qū)域隔開而形成；隧道漏區(qū)域，其設置為在所述存儲單元晶體管源區(qū)域與所述存儲單元晶體管漏區(qū)域之間與所述存儲單元晶體管漏區(qū)域接觸；隧道絕緣膜，其設置在所述隧道漏區(qū)域的一部分的所述半導體襯底上；柵絕緣膜，其設置在所述隧道漏區(qū)域的一部分、所述存儲單元晶體管源區(qū)域的一部分、以及所述隧道漏區(qū)域與所述存儲單元晶體管源區(qū)域之間的所述半導體襯底上；第1浮柵，其隔著包含所述隧道絕緣膜的所述柵絕緣膜而形成在所述半導體襯底上；第2浮柵，其設置為與所述第1浮柵接觸；以及控制柵，其隔著絕緣膜而形成在所述第2浮柵上。

因為抑制了數(shù)據(jù)保持狀態(tài)下的泄漏電流，因此能夠得到提高保存特性的效果。并 且，因為還能夠實現(xiàn)隧道絕緣膜厚的薄膜化，因此數(shù)據(jù)寫入的低電壓化成為可能，對芯片尺寸的縮小作出貢獻。

附圖說明

圖1是示出本發(fā)明的EEPROM的截面圖。

圖2是示出本發(fā)明的EEPROM的圖1的線段A-A’處的能帶圖，是用于說明“1”狀態(tài)寫入的圖。(a)是熱平衡狀態(tài)的能帶圖，(b)是“1”狀態(tài)寫入初期的能帶圖，(c)是“1”狀態(tài)寫入結束的能帶圖，(d)和(e)是“1”狀態(tài)保持的能帶圖。

圖3是示出本發(fā)明的EEPROM的圖1的線段A-A’處的能帶圖，是用于說明“0”狀態(tài)寫入的圖。(a)是熱平衡狀態(tài)的能帶圖，(b)是“0”狀態(tài)寫入初期的能帶圖，(c)是“0”狀態(tài)寫入結束的能帶圖，(d)和(e)是“0”狀態(tài)保持的能帶圖。

圖4是示出本發(fā)明的EEPROM的截面圖。

圖5是示出現(xiàn)有的EEPROM的截面圖。

圖6是示出現(xiàn)有的EEPROM的圖5的線段A-A’處的能帶圖，是用于說明“1”狀態(tài)寫入的圖。(a)是熱平衡狀態(tài)的能帶圖，(b)是“1”狀態(tài)寫入初期的能帶圖，(c)是“1”狀態(tài)寫入結束的能帶圖，(d)是“1”狀態(tài)保持的能帶圖。

圖7是示出現(xiàn)有的EEPROM的圖5的線段A-A’處的能帶圖，是用于說明“0”狀態(tài)寫入的圖。(a)是熱平衡狀態(tài)的能帶圖，(b)是“0”狀態(tài)寫入初期的能帶圖，(c)是“0”狀態(tài)寫入結束的能帶圖，(d)是“0”狀態(tài)保持的能帶圖。

標號說明

001：選擇晶體管；002：存儲單元晶體管；003：選擇柵；004：選擇柵絕緣膜；005：n型選擇晶體管漏區(qū)域；006：p型半導體襯底；007：n型區(qū)域；008：n型選擇晶體管源區(qū)域(n型存儲單元晶體管漏區(qū)域)；009：n型隧道漏區(qū)域；010：隧道絕緣膜；011：n型存儲單元晶體管源區(qū)域；012：存儲單元柵絕緣膜；013：浮柵；014：浮動/控制柵間絕緣膜；015：控制柵；016：第1浮柵；017：第2浮柵；018：電子；019：空穴；020：不期望的電子泄漏。

具體實施方式

下面，參照附圖對本發(fā)明的實施方式進行說明。

圖1是示出本發(fā)明的EEPROM的截面圖。本發(fā)明的EEPROM與圖5所示的現(xiàn)有的EEPROM同樣地，由存儲器主體部002和對存儲器主體部002進行選擇的選擇柵晶體管部001構成。工作原理也與上述現(xiàn)有的EEPROM相同，不同之處在于，本發(fā)明的浮柵由第1浮柵016和第2浮柵017構成。假定這些浮柵由多晶硅那樣的半導體構成，第1浮柵016與第2浮柵017的不同之處在于半導體的極性不同。其結果是，在浮柵內，第1浮柵016和第2浮柵017形成PN結。

圖2是例如設第1浮柵016為n型半導體、第2浮柵017為p型半導體時的、“1”狀態(tài)寫入時的沿圖1的線段A-A’處的能帶圖。圖2中省略了p型半導體襯底006。圖中的E_F、E_C、E_V分別表示費米能級、導帶的下端、價電子帶的上端。浮柵013由第1浮柵016和第2浮柵017構成?？刂茤?15假定為n型半導體。

在圖2的(a)所示的熱平衡狀態(tài)的存儲單元晶體管中，在上述所示的“1”狀態(tài)寫入電壓狀態(tài)時，即設n型隧道漏區(qū)域009的電位為GND、控制柵015的電位為正時，成為圖2的(b)所示那樣的能帶圖，如圖2的(b)的箭頭所示那樣，利用FN電流機制，電子018經(jīng)由隧道絕緣膜010而從n型隧道漏區(qū)域009注入到第1浮柵016。

被注入電子018的第1浮柵016的電位如圖2的(c)的空白箭頭所示那樣下降(在圖中為上升)，施加給隧道絕緣膜010的電位減弱而使得FN電流停止，與此同時，第1浮柵016與第2浮柵017之間的內建電勢(built-in potential)減小，如圖2的(d)所示，第1浮柵016的導帶的電子018流向第2浮柵017的導帶。

流入第2浮柵017的導帶的電子018落入第2浮柵017的價電子帶(與空穴復合)。該電子018使第2浮柵017的電位如圖2的(d)的空白箭頭所示那樣下降(在圖中為上升)，第1浮柵016與第2浮柵017之間的減小后的內建電勢恢復原樣，電子018的從第1浮柵016的導帶向第2浮柵017的導帶的流入停止，成為穩(wěn)定狀態(tài)，完成“1”狀態(tài)寫入動作。即，蓄積在浮柵017中的“1”狀態(tài)的信息通過第2浮柵017的價電子帶的空穴減少現(xiàn)象(電子增加現(xiàn)象)而被存儲。

在數(shù)據(jù)保持狀態(tài)、即如圖2的(e)所示那樣將n型隧道漏區(qū)域009和控制柵015的電位設為GND的狀態(tài)下對其進行考慮。與現(xiàn)有技術同樣地，被施加了電子018經(jīng)由隧道絕緣膜010而從第1浮柵016向n型隧道漏區(qū)域009進行泄漏的方向的電位，因此存在第1浮柵016的導帶的電子018作為不期望的電子泄漏020而向n型隧道漏 區(qū)域009逃逸的可能性，但絕大多數(shù)的“1”狀態(tài)的信息被保持在第2浮柵017的價電子帶，因此即使在隧道絕緣膜010較薄的情況下也能保持“1”狀態(tài)，不會成為保存不良。

接著，對“0”狀態(tài)寫入時進行考慮。在圖3的(a)所示的熱平衡狀態(tài)的存儲單元晶體管中，在“0”狀態(tài)寫入電壓狀態(tài)時，即設控制柵015的電位為GND、n型隧道漏區(qū)域009的電位為正時，成為圖3的(b)所示的能帶圖，如圖3的(b)的箭頭所示那樣，利用FN電流機制，電子018經(jīng)由隧道絕緣膜010而從第1浮柵016排出到n型隧道漏區(qū)域009。

排出了電子018的第1浮柵016的電位如圖3(c)的空白箭頭所示那樣上升(在圖中為下降)，施加給隧道絕緣膜010的電位減弱而使得FN電流停止，與此同時，第1浮柵016與第2浮柵017之間的內建電勢增大，如圖3的(c)所示，第2浮柵017的價電子帶的電子018通過齊納機制或雪崩機制流向第1浮柵016的導帶(圖3的(c)的箭頭示意性示出齊納機制)。

通過該電子018的移動，如圖3的(d)的空白箭頭所示那樣，第1浮柵016的電位下降，第2浮柵017的電位上升，第1浮柵016與第2浮柵017之間的內建電勢恢復原樣，由齊納機制或雪崩機制導致的、電子018從第2浮柵017的價電子帶向第1浮柵016的導帶的流入停止，成為穩(wěn)定狀態(tài)，完成“0”狀態(tài)寫入動作。即，蓄積在浮柵017中的“0”狀態(tài)的信息通過第2浮柵017的價電子帶的空穴增加現(xiàn)象而被存儲。

在數(shù)據(jù)保持狀態(tài)、即如圖3的(e)所示那樣將n型隧道漏區(qū)域009和控制柵015的電位設為GND的狀態(tài)下對其進行考慮。與現(xiàn)有技術同樣地，被施加了電子018經(jīng)由隧道絕緣膜010從n型隧道漏區(qū)域009向第1浮柵016進行泄漏的方向的電位，因此存在n型隧道漏區(qū)域009的導帶的電子018作為不期望的電子泄漏020而流入第1浮柵016的可能性，但絕大多數(shù)的“0”狀態(tài)的信息被保持在第2浮柵017的價電子帶，因此即使在隧道絕緣膜010較薄的情況下也能夠保持“0”狀態(tài)，不會成為保存不良。

如上所示，根據(jù)本發(fā)明，存儲器的信息被存儲在不與隧道絕緣膜010直接接觸的第2浮柵017中，因此即使由于隧道絕緣膜010的薄膜化而使得不期望的電子泄漏020增大，也不易產生保存不良。因此，能夠實現(xiàn)隧道絕緣膜010的薄膜化帶來的寫 入電壓的低電壓化，且能夠減小芯片尺寸。

對其它實施方式進行說明。為了得到上述效果，使與隧道絕緣膜010接觸的浮柵僅為第1浮柵016且使第1浮柵016與第2浮柵017接觸即可，因此，也可以如圖4所示，使第2浮柵017形成L狀，構成為接觸并覆蓋第1浮柵016的上表面和側面的一部分的結構。

另外，在上述示例中，設為第1浮柵016為n型半導體、第2浮柵017為p型半導體，但將第1浮柵016設為p型半導體、第2浮柵017設為n型半導體，也能夠得到同樣的效果。

另外，在上文中，將浮柵限定為是極性不同的兩層的半導體，即限定為浮柵內具有一個結(junction)的結構，但設為三層以上的多層(結為2個以上)也能夠得到同樣的效果。