專利名稱：四導線磁隨機存取存儲器單元的系統(tǒng)和方法及解碼方案的制作方法
技術領域：
本發(fā)明涉及用于通用計算機應用的存儲裝置，更具體地說，涉及用于通用計算機應用的磁隨機存取存儲器面積效率比的提高。
背景技術：
磁隨機存取存儲器(MRAM)可以用來存儲以二進制表示的形式編碼為一位或多位的信息，供隨后檢索和使用。盡管諸如閃存、靜態(tài)隨機存取存儲器(SRAM)和動態(tài)隨機存取存儲器(DRAM)等傳統(tǒng)的存儲技術利用存儲的電荷或觸發(fā)器來存儲信息，但是MRAM可以利用磁化來指示存儲的“1”或存儲的“0”的存在。兩種主要類型的單元結構可以用來實現(xiàn)MRAM，電阻交叉點陣列和三導線存儲單元陣列。
電阻交叉點存儲器陣列最簡單的形式是圖1所示的雙導線存儲單元結構。在這種結構中，每個MRAM單元都與陣列中的其他每個單元并聯(lián)連接。
參見圖1，電阻交叉點陣列包括構成字線101的金屬導線的行(X-方向)和形成位線102的金屬導線(Y-方向)的列的陣列。MRAM單元，或MRAM“位”103位于字線和位線的每一個垂直交叉處。MRAM一般由成千或成百萬個MRAM單元組成。MRAM也可以把MRAM單元分成若干組或塊。
每個MRAM單元103一般由至少五層組成。這些層包括第一和第二導線、第一和第二磁性層以及位于第一和第二磁性層中間的高電阻薄膜隔層或介質(zhì)。第一導線是位線102的一部分。第一磁性層104在電氣上連接到第一導線，而且一般主要用鎳鐵合金或鎳鐵鈷合金制成，可以包括結晶結構和可能的其他組分、其他元素或化合物。第一磁性層可以是自由的鐵磁層，稱作自由層、數(shù)據(jù)層或軟層。第二導線可以是字線101的一部分。第二磁性層105電氣上連接到第二導線，而且還可以具有鎳鐵主要組成，包括結晶結構和其他可能不同于第一磁性層的元素。第二磁性層105可以是固定層，稱作固定層、銷固層或基準層。第二磁性層105可以具有與第一磁性層104略微不同的特性。高電阻薄膜隔層或介質(zhì)106位于第一和第二磁性層之間。
數(shù)據(jù)層中的磁化可以由流過各自導線的電流引起的感生磁場建立。可以通過改變流過各自導線的電流強度或方向來改變感生磁場的強度和/或方向。結果磁場可以隨流過字線(行導線)建立第一磁場的電流和流過位線(列導線)建立第二磁場的電流而變。為了把數(shù)值存儲在數(shù)據(jù)層，這兩個由流過字線和位線的電流引起的磁場的矢量和必須大到足以克服數(shù)據(jù)層的矯頑力、以便改變數(shù)據(jù)層的磁化方向。另外，字線和位線中的電流必須小到足以保證所建立的磁場不影響附近MRAM單元存儲的數(shù)值。與接受既由選中的位線又由選中的字線感生的磁場的選中的MRAM位相反，當MRAM單元暴露在或者字線或者位線感生的磁場(與字線和位線同時作用相反)時，所述狀態(tài)稱作半選擇狀態(tài)。
往所述單元結構中的存儲單元寫入需要相對較高的磁場。把信息寫入MRAM單元，必須讓電流同時流過選中的存儲單元的字線和位線。流過位線102的電流在位線周圍建立磁場。類似地，流過字線107的電流在字線周圍建立磁場。可以通過耦合流過各自導線的電流產(chǎn)生的感生磁場來建立自由層、數(shù)據(jù)層或軟層中的磁場?？梢酝ㄟ^改變流過各自導線的電流的強度或方向來改變感生的磁場的強度和/或方向。具體地說，介質(zhì)106每一側的磁化影響流過所述MRAM單元介質(zhì)的隧道電流(漏電流)。箭頭方向108上的位線中的電流和箭頭109方向上的字線107中的電流是相加的，引起MRAM單元103中自由層的磁化。位線中的電流在稱作易軸的方向上感生磁場，字線中的電流在稱作難軸的方向上感生磁場。當讀電壓從位線到字線加到選中的MRAM單元兩端時，隧道電流便流過所述MRAM單元的勢壘層，所述電流的強度取決于自由磁性層和固定磁性層之間的磁化的相對方向。
當位線102中存在方向108的電流而字線107上存在方向109的電流時，在數(shù)據(jù)層中感生磁場、從而產(chǎn)生方向與固定層中磁場方向相同的磁化，于是這兩個磁化是平行的，存儲單元的電阻為第一值。這種配置可以用于表示例如存儲的“1”。相反，當位線102和字線101中的電流方向110在數(shù)據(jù)層感生磁場、引起在與固定層磁場的方向相反的方向上的磁化時，這兩個磁化是逆平行的，存儲單元的電阻為略大于第一值的第二值。這種配置可以用來代表存儲的“0”。
如上所述，存儲狀態(tài)決定于選中的MRAM單元的電阻狀態(tài)，而后者又決定于流過選中的字線和選中的位線之間的電流的大小。例如，平行磁化狀態(tài)產(chǎn)生的電流大于逆平行狀態(tài)的電流。較高的電流電平指示自由層中的磁化方向與固定磁性層的磁化方向相同(稱作平行狀態(tài))，可以代表存儲“1”，而較低的電流電平則指示逆平行狀態(tài)，自由磁性層的磁化方向與固定磁性層的磁化方向相反，可以代表存儲“0”。在電阻交叉點陣列中沒有包括隔離裝置把存儲單元彼此隔開。這就要求檢測方案包括調(diào)整，以便補償存儲單元的平行性質(zhì)。一種檢測類型是等電位隔離。
包括公共讀和寫位線導線以及公共讀和寫字線導線的MRAM單元陣列稱作雙導線MRAM單元陣列。在雙導線單元陣列中，每組或“塊”存儲單元要有一組寫電路。一個存儲單元塊包括例如一千行至兩千行和500到4000列。對于每一個塊，要求在所述陣列四側都有寫電流驅(qū)動電路。這些電流驅(qū)動電路占了大量面積，從而減少了MRAM存儲裝置的容量。采用雙導線結構，每個陣列塊要求獨立的一組列寫驅(qū)動器。在這樣的配置下，讀出和寫入各個MRAM單元的困難隨著陣列尺寸的增大而增大。
一種類型的三導線存儲單元陣列包括與每個MRAM單元相聯(lián)系的開關或“轉向”裝置。實際上，這個轉向裝置(一般是一個晶體管)位于硅層，亦即在硅基片上，存儲層以下。盡管已經(jīng)有人提出用二極管作轉向裝置，但是它們并未得到成功展示。三導線存儲單元陣列包括低電阻位線、低電阻字線和單元間薄導線。在這種配置中，每個存儲單元連接到低電阻位線和單元間薄導線。單元間導線還連接到位于硅基片內(nèi)的開關晶體管。或者，金屬字線或低電阻字線電氣上與所述單元絕緣、但被處理成在物理上足夠地靠近存儲單元而穿過、以便允許來自低電阻字線的感生磁場控制準備在MRAM單元的自由磁性層存儲的數(shù)據(jù)。在硅基片內(nèi)形成的第二字線可以連接到硅開關的柵極。當數(shù)據(jù)寫入存儲單元時，硅開關晶體管被取消選中(由第二字線將其斷開)而寫電流流過選中的位線和字線、使選中的存儲單元的自由層磁化。當存儲單元被讀出時，沒有電流流過第一金屬字線，而同時第二字線被認定以選擇硅開關(由第二字線將其接通)并把讀電位加到選中的位線上。為了取出數(shù)據(jù)，讀電流流過選中的位線、存儲單元、單元間導線和選中的硅開關晶體管。然后連接到被選中的位線的讀讀出放大器用來根據(jù)結果位線電流確定存儲單元的電阻狀態(tài)。
在三導線存儲單元陣列中，金屬字線一般都伸展到整個存儲器芯片上。通過使金屬字線伸展到整個存儲器芯片，整個芯片就只需兩個寫電路，一個位于芯片的左側，另一個位于其右側。這與每個存儲單元塊都需要寫電流驅(qū)動器的雙導線MRAM形成對照。利用三導線存儲單元陣列，需要較少的字線寫驅(qū)動器，因而有較多空間用于存儲單元，結果存儲器容量較大。
第二種類型的三導線MRAM單元包括低電阻位線、低電阻字線和薄讀出線。在這種配置中，低電阻金屬位線經(jīng)過薄讀出線但電氣上可以與薄讀出線絕緣。所述讀出線連接到存儲單元的一個端子，而所述存儲單元的另一個端子連接到低電阻金屬字線。讀出線連接到小存儲單元組并連接到在硅基片內(nèi)形成的開關晶體管。開關晶體管受金屬位線控制并且只有在讀過程中才被激活。在這樣的配置中，寫操作產(chǎn)生流過選中的位線和字線的電流、以便建立與賦予所述選中的存儲單元的寫入數(shù)據(jù)相應的自由磁性層的磁化方向。讀操作把讀電位加到選中的字線上，同時使開關晶體管導通，讓讀電流從選中的字線流出，流過選中的存儲單元、薄讀出線、開關晶體管，并流入位于基片內(nèi)的讀出放大器。
在所述第二種類型的三導線存儲單元陣列中，金屬位線導線伸展在整個存儲芯片的長度上。由于讓所述導線伸展在整個芯片的長度上，所以只需兩個寫電路，一個在芯片頂部，一個在其底部，而不像雙導線MRAM那樣，每個存儲單元塊都要一個寫電路。這樣，利用三導線存儲單元陣列，芯片上就可以包括更多的存儲單元，結果芯片資源得到更有效的利用。
存儲單元不限于任何特定的器件類型。例如，存儲單元可以是自旋相關隧道(SDT)器件。典型的SDT器件包括“固定”磁性層和“自由”磁性層。固定層具有其方向在平面上的磁化，但是固定的，所以在感興趣的范圍內(nèi)的外加磁場存在的情況下并不旋轉。自由磁性層的磁化方向不是固定的。而是沿著所述平面內(nèi)的一個軸(“易”軸)的任何一個方向都可以磁化。若自由層和固定層在同一方向上磁化，則所述取向稱為”平行”取向。若自由層和固定層的磁化方向相反，則所述取向稱為“逆平行”取向。自由層和固定層由絕緣隧道勢壘層隔開。絕緣隧道勢壘層允許在自由層和固定層之間出現(xiàn)量子機制隧道效應。這種隧道效應現(xiàn)象是依賴于電子自旋的，使SDT器件的電阻隨自由層和固定層磁化的相對取向而變。
例如，若自由層和固定層的磁化取向是平行的，則存儲單元的電阻取第一值R。若自由層和固定層的磁化取向是逆平行的，則存儲單元的電阻增大到第二值R+ΔR。典型的電阻值約為一兆歐。典型的電阻變化量ΔR約為電阻值R的10％。
圖2示出一種三導線存儲單元結構，其中在雙導線存儲單元結構上加上讀出導線201。在這種配置中，字線101和位線102用來把數(shù)據(jù)寫入選中的MRAM單元。讀出導線可以用來從MRAM單元讀出數(shù)據(jù)。在這種配置中，讀出線連接到MRAM存儲單元的一個端子并且一般以非常薄的導電層的形式形成所述讀出線，這里字線101可以是比較厚的低電阻導線，電氣上與讀出線絕緣，其走向平行于讀出線?？梢园严喈敻叩碾娏骷拥剿鲎志€上進行寫入。
采用第二種類型的三導線存儲單元結構，把列寫入驅(qū)動器組減少到位于存儲芯片頂部和底部的唯一的一組(遍及許多存儲器陣列塊)，從存儲器陣列塊之間消除了列寫入驅(qū)動器。于是三導線單元結構通過使存儲芯片變得更小來改善面積效率比，消除了塊間列寫入驅(qū)動器。另外，列譯碼電路可以設置在三導線存儲單元陣列的底下，進一步減少空間需求。但是，三導線存儲單元并不減少或減輕在行方向上增大電流的空間要求。

發(fā)明內(nèi)容
本發(fā)明的一個實施例包括四導線MRAM裝置，它包括存儲單元陣列，每個存儲單元包括第一磁性層、介質(zhì)和第二磁性層；多條局部列讀出線，其中一條在電氣上連接到存儲單元陣列的第一磁性層；多條局部行讀出線，其中所述局部讀出線中的一條在電氣上可以連接到存儲單元陣列的第二磁性層；多條全局列寫入線，它們平行于所述多條局部列讀出線；多條全局行寫入線，它們平行于所述多條局部行讀出線；其中，所述多條局部列讀出線和多條局部行讀出線連接，以便從存儲單元陣列讀取數(shù)據(jù)，而所述多條全局列寫入線和所述多條全局行寫入線用來把數(shù)據(jù)寫入存儲單元陣列。
本發(fā)明的另一實施例包括在由四導線MRAM單元組成的陣列中施加讀電位的方法，所述方法包括以下步驟向選中的全局行線施加第一邏輯電平；向選中的全局列線施加第二邏輯電平；利用所述選中的全局列線和全局行線，選擇第一組存儲單元；利用未選中的全局列線和未選中的全局行線，不選擇第二組存儲單元；通過行和列的分接頭施加控制電位，以控制所述行和列分接頭內(nèi)的門；控制加到選中的局部列讀出線和局部行讀出線上的電位；其中，第一電位加到選中的局部列讀出線上，而第二電位加到選中的局部行讀出線上；把未選中的局部字線連接到第三邏輯電平，并把未選中的局部列線與讀出放大器的輸入端子斷開。
本發(fā)明的另一個實施例包括在由四導線MRAM單元組成的陣列中施加寫入電流的方法，所述方法包括以下步驟向選中的全局行線施加第一電流；向選中的全局列線施加第二電流；利用選中的全局列線和全局行線選擇存儲單元；向所有局部讀出行線施加控制電壓；以及施加行塊控制信號，以便將所有讀出放大器去激活。


圖1舉例說明雙導線電阻交叉點MRAM結構；圖2是三導線MRAM結構的示意圖；圖3是本發(fā)明第一實施例的四導線MRAM結構的部分視圖；圖4是利用單塊的行和列分接頭存取圖3的四導線MRAM的電路示意圖；圖5是存取圖3的MRAM的行分接頭的替代實施例的示意圖；圖6是用于存取圖3的MRAM的行電路的一個實施例的詳細示意圖；圖7是用于存取圖3的MRAM的列電路的一個實施例的詳細示意圖；圖8是MRAM芯片方框圖，表示行和列分接頭及其與陣列和譯碼器的關系；圖9是用于把讀出電位加到包括四導線MRAM單元的陣列上的流程圖；以及圖10是用于把寫入電流加到包括四導線MRAM單元的陣列上的流程圖。
具體實施例方式
在電子裝置中使用MRAM預期可以用許多方法改善電子裝置。這些改善包括減少存儲和讀取數(shù)據(jù)所需的功率，“瞬間接通”和“瞬間斷開”的能力和減少與數(shù)據(jù)從易失隨機存取存儲器(RAM)轉移到諸如硬盤或固定盤等非易失長期存儲器之前可能由于掉電造成的數(shù)據(jù)丟失。本發(fā)明提供與MRAM相關的大大增加面積效率比(單位所需空間可用的存儲器)。本發(fā)明的一個實施例包括一種增大MRAM面積效率比的四導線MRAM設計。本發(fā)明另一實施例包括用于從四導線MRAM單元讀出和寫入的電路。
本發(fā)明的一個實施例包括在MRAM上附加第四導線以及具有從MRAM單元讀出數(shù)據(jù)和把數(shù)據(jù)寫入MRAM單元的行分接頭和列分接頭的結構。分接頭包括陣列之間的小有源電路，所述小有源電路作為把沿著寫入導線傳遞的信號連接到準備讀出的適當?shù)男泻土械挠行аb置。具有行和列分接頭的橫跨全芯片的寫入導線的使用使更有效地利用MRAM成為可能。
四導線單元包括連接和/或?qū)Ь€，用作(1)局部列讀出線；(2)局部行讀出線；(3)全局列寫入線；和(4)全局行寫入線。在本發(fā)明的一個實施例中，單個全局行和列譯碼器用來訪問存儲器陣列。局部行分接頭可以支持電位電平敏感的或“V(電壓)方式的”讀出放大器或電流敏感的或“I(電流)方式的”讀出放大器。在本發(fā)明的一個實施例中，局部列分接頭選擇若干列中的一列來輸入到讀出放大器。類似地，局部行分接頭選擇若干行中的一行電氣上連接到讀出放大器。局部行和列分接頭首先配置在子陣列“地盤”(footprint)的外部。子陣列下的面積可以專門用于讀出放大器的布線。行組控制信號(1)只把第二電位加到選中組的行上，而(2)選擇性對與選中的行組相關的讀出放大器進行選通或選斷。在讀方式下，行/列譯碼器把行/列信息(邏輯信號)加到第三和第四導線上。在寫方式下，在全局陣列外圍接通的圖8的電路609，610，702和801施加寫電流。在推薦的實施例中，每行/列/平面需要一個局部行分接頭和一個局部列分接頭。
第四導線用來訪問MRAM單元，而同時減少芯片上需要的硬件資源。第四導線可以是薄導線，走線方向與較厚的電阻非常低的行導線平行。通過利用一組位于芯片每一側的行寫入驅(qū)動器，可以使MRAM存儲芯片面積效率比得到改善，從而允許在芯片上包括額外的存儲單元。本發(fā)明一個實施例還包括四導線MRAM的使用方法。
圖3是本發(fā)明一個實施例的四導線MRAM結構一部分的部分透視圖。完整的MRAM結構可以包括成千條位線和成千條字線以及在每一條位線和字線的交叉點上MRAM單元。圖3舉例說明電阻交叉點MRAM結構中的四導線MRAM。MRAM的四根導線包括全局列寫入導線301、局部列讀出導線302、局部行讀出導線303和全局行寫入導線304。全局列寫入導線301可以類似于圖1的位線102。具有相對較低電流承載所需的局部列讀出導線可以是非常高電阻和非常薄的導線層。局部列讀出導線302電氣上與全局列寫入導線301絕緣。局部行讀出導線303可以是連接到每一個MRAM單元的字線的“變薄”型式。全局行寫入導線304可以是加在局部行讀出導線303上面的電阻很低的金屬導線，中間適當插入絕緣層。
可以以立方體結構的型式來描述用于圖3中的四導線MRAM單元。在立方體的頂部是數(shù)據(jù)層或數(shù)據(jù)磁體。數(shù)據(jù)層下面是薄的絕緣單元層。在立方體結構的底部是基準層或固定層。應當指出，可以將數(shù)據(jù)層或基準層倒置。
存儲器特定行每個四導線MRAM單元的頂部數(shù)據(jù)層可以連線或連接到沿垂直方向行進的位線。類似地，存儲器特定行每個四導線MRAM單元基準層的底部可以連線或連接到在水平方向行進的字線。典型的MRAM可以由一千到兩千行MRAM單元和兩千到四千列MRAM單元組成。實際連接到和/或接觸到每個MRAM單元的這些雙導線(圖3的局部列讀出導線302和局部行讀出導線303)都是相對較薄的導線。這是因為雙導線必須做得薄，以便MRAM數(shù)據(jù)層到兩個寫入導線的間隔維持細小，用以在寫入導線中產(chǎn)生的磁場，以便最大限度地耦合到數(shù)據(jù)層。雙導線可以薄，因為它們輸送較小的讀出電流，因此可以具有較高的電阻。局部行讀出導線有時亦稱字讀出導線或字線。局部字讀出導線可以稱作位讀出導線或位線。局部字讀出導線和局部行讀出導線用在讀過程。
應當指出，只是為了便于現(xiàn)在的描述，才使用表示絕對方向的術語，諸如“水平”和“垂直”。但是，這些術語只是為了幫助引用附圖，其中在基準取向上描述各自的結構。實施例可以提供其他取向，包括但不限于與所描述的絕對取向一致的彼此相對的結構取向。
與這些讀出導線(局部列讀出導線和局部行讀出導線)平行的是，一組較厚的構成互連導線電阻相對較低的導線。這些平行的導線(全局列寫入導線和全局行寫入導線)都用于寫入過程和讀出過程。寫入過程一般一次影響一行，但是可以一次影響多于一列，一般一次影響16列或更少的列。如前所述，在寫入過程中，寫入電流既流過各自的列又流過各自的行、以便在所述行和所述列的交叉點處的單元建立磁場，以此選擇性地以所述磁場確定數(shù)據(jù)層中數(shù)據(jù)的取向。在位線中提供正或負的電流使所述數(shù)據(jù)層內(nèi)的磁場能夠在平行和逆平行狀態(tài)之間改變。正如這里用的，“正”和“負”指的是電流的相對方向；術語“平行”和“逆平行”指的是磁通的相反方向。這些導線被稱為全局行寫入導線和全局列寫入導線。在讀出過程中，平行導線(全局列寫入導線和局部列讀出導線或全局行寫入導線和局部行讀出導線)把地址譯碼邏輯信號送到柵極或行和列分接頭。
四導線MRAM器件的一個實施例可以包括存儲單元陣列，其中每個存儲單元包括第一導線、第一磁性層、介質(zhì)、第二磁性層以及第二導線。存儲單元陣列的第一導線在電氣上可以連接到多條局部列讀出線302之一。存儲單元陣列的第二導線在電氣上可以連接到多條局部行讀出線303之一。多條全局列寫入線301可以平行于所述多條局部列讀出線302。多條全局行寫入線304可以平行于多條局部行讀出線303。多條局部列讀出線302和多條局部行讀出線303用來從存儲單元103的陣列讀出數(shù)據(jù)，而多條全局列寫入線301和多條全局行寫入線304用來把數(shù)據(jù)寫入存儲單元陣列103。多條局部列讀出線302中的每一條和多條局部行讀出線302中的每一條都相對較薄，并且可以由電阻率相對較高的材料組成。多條全局列寫入線301和全局行寫入線304中的每一條可以是低電阻、較厚的導線，厚度從5到50納米(包括50)，并在電氣上與多條局部列讀出線302和多條局部行讀出線303絕緣。存儲單元陣列103可以包括多個存儲單元的平面的堆疊，一個平面疊在另一個頂上，以便增大存儲密度或存儲結構的資源效率。
正如所描述的，本發(fā)明的這個實施例包括用于把數(shù)據(jù)寫入到四導線MRAM和從其中讀出的支持電路，其中包括行譯碼器、連接到所述行譯碼器的第一讀出/寫入行驅(qū)動器、連接到第一讀出/寫入行驅(qū)動器的多條全局行寫入導線402，403(圖4)；連接到全局行寫入導線中每一條的多個行分接頭；以及連接到全局行寫入導線的第二讀出/寫入行驅(qū)動器。
這種結構的一個特征是從所述導線到MRAM單元的弱耦合所所需的導線之間相對緊密的間隔。導線之間的垂直距離由一般為200埃的數(shù)量級的讀出導線的厚度和把平行的寫入導線與讀出導線隔開的介質(zhì)厚度(在200埃的數(shù)量級)維持。
把信息寫入四導線MRAM和從其中讀出的推薦的方法，正如所描述的，可以利用寫入導線(全局行寫入線304和全局列寫入線301)作為傳輸譯碼數(shù)據(jù)的通路。譯碼電路接收地址并將選擇電壓加到適當?shù)牧泻托?，并將取消選擇的電壓加到存儲器配置中其余未選中的列和行。譯碼數(shù)據(jù)包括選擇限定讀出/寫入操作目標的MRAM單元的行和列的信息。選擇電壓可以沿著亦稱為寫入導線的行和列低電阻導線傳播。
圖4是用于利用單塊的行和列分接頭訪問圖3四導線MRAM的電路示意圖。在本發(fā)明的一個實施例中，在MRAM陣列邊緣把分接頭制造成(1)全局列寫入線301和全局行寫入線304、以便控制訪問晶體管、把選中的局部行線連接到適當?shù)倪x擇讀出電位并把所有未選中的行線連接到第二未選中的讀出電位和(2)把選中的讀出線302和303連接到讀出放大器，讓所有未選中的讀出線處于高阻抗或“浮空”狀態(tài)。這種實現(xiàn)方案避免了以前與從MRAM陣列下面訪問MRAM單元相聯(lián)系的電路的必要性。相反，MRAM單元陣列下面的面積可以用于所需的讀出放大器。MRAM陣列401可以是設置存儲單元分陣列的面積。這種陣列一般是512到4096(亦即4K)列“寬”乘以1024(1K)到2048(2K)行“高”，盡管這一般只是基于目前的制造方法和當前器件所需的范圍。讀出放大器408電路在存儲單元陣列下面的硅基片部分內(nèi)形成。圖4還包括四條平行水平線，包括兩條全局行寫入導線402，403和兩個局部行導線，亦即行讀出線404和405。兩個全局行寫入導線402和403構成第四導線行線，加在以前描述的三導線MRAM單元上。全局行寫入導線402上存在的信號連接到接至電壓電平V1和V2的反相器406。反相器406響應全局行寫入導線402上的信號，以便選擇性地或者把V1或者把V2加到局部行導線405上。
圖4表示，P溝道晶體管和N溝道晶體管可以用作反相電路，以便連接到信號V1和V2。例如，響應全局行寫入導線402上的高電平，反相電路406把局部行導線連接到V1。在同一時刻，所有其他行線被取消選擇，而低電平信號(亦即低電壓)提供給相關的未選擇行寫入導線。行寫入導線403上存在的低電平信號在電氣上通過反相器407把各自的局部行導線連接到V2。讀出放大器408還用V2作為檢測基準電平。位于陣列以外的相對簡單的器件用來提供來自第四導線行線(在陣列頂部行進)并把從選中的MRAM讀出的信號引導到局部行線以便檢測。
圖4還包括四條垂直平行的信號線，包括兩條全局列寫入線411、412和兩條局部檢導線409、410。全局列寫入線411、412和讀出導線409、410工作方式與上述全局行寫入導線和行讀出線相似。全局列寫入導線411、412是第三導線列線，是低電阻線，行走在整個MRAM單元陣列頂部以上。全局列寫入線411、412還引導來自各自列譯碼電路的列選擇數(shù)據(jù)。這里引用的信號是列譯碼器的輸出信號，選中的列數(shù)據(jù)信號為邏輯“Hi”，而未選中列譯碼數(shù)據(jù)為邏輯“Lo”。列選擇晶體管413、414分別連接到局部讀出線409、410。選中列線和位線的方法可以是，把邏輯高電平信號加到第三全局列寫入線，使列選擇晶體管導通，以便把一條局部讀出線連接到讀出放大器406的輸入端。其余未選中的局部讀出線與各自的全局列寫入導線線相關，具有邏輯低電平信號，使列選擇晶體管截止。例如，當高電平信號存在于導線411時，列選擇晶體管413被偏置而導通，以此在電氣上把檢測列409連接到信號線406和讀出放大器408的輸入端。
未選中的位線與全局列寫入線上的邏輯低信號相關；只有被選中的列才具有邏輯高電平信號的全局列線。例如，當導線411上存在邏輯高電平的信號時，諸如全局列寫入導線412等其他導線在電氣上連接到邏輯低電平信號。所述電連接確保列選擇晶體被偏置至截止、使得檢測列410與讀出放大器408絕緣。所有與未選中列線相關的其他選擇晶體管連接到邏輯低信號，以便保證各自的晶體管被偏置至截止，而相關的局部讀出線在電氣上與相關的讀出放大器斷開。在任何一組列中，一次只有一條局部讀出線連接到讀出放大器。
在一個推薦的實施例中，單個讀出放大器可以與若干個列相關，一般對應于一個列的分組，諸如64，128或256列。這些列組在位置上彼此之間靠近，例如，緊緊相鄰。在256列的列組中，包含2K(亦即2048)列單元的單一MRAM陣列連接到單一讀出放大器，這樣總共只需8個讀出放大器處于2K列陣列的下面。圖4舉例說明低電阻的第三導線402和403以及第四導線411和412既在行又在列傳遞選中和未選中存儲單元的信號，以此簡化連接到讀出放大器所需的電路。在圖8的譯碼器電路608和703和寫入驅(qū)動器電路609，610，702和801中進行所述操作。
整體較大的陣列的子陣列組織可能是由局部位線(讀出線)和局部字線的長度決定的。讀出放大器的靈敏度和噪音一般決定了工作在讀出方式下的局部線的最大長度。局部線最好具有足夠的長度，來配合全部讀出放大器/積分器/比較器以及整個處于所述子陣列“地盤”的下面的某些附加支持電路。在圖4中，示出兩個讀出電位V1是加到選中的字讀出線405上的讀出電位，而V2是加到未選中的字讀出線404上的電位并作為讀出放大器的基準。V2是檢測MRAM的等電位方法的一部分。
圖5是訪問圖3的MRAM的兩個分接頭用的另一實施例的示意圖。在圖5中，兩個N溝道晶體管506和511用來提供選擇功能。在一個實施例中，N溝道晶體管506連接在局部行讀出線501和第一讀出電位V1 509之間，而第二N溝道晶體管511連接在局部行讀出線502和第一讀出電位V1 504之間。圖5舉例說明提供選擇功能的比較有效的裝置。既有P溝道又有N溝道晶體管的電路集成所需的面積比具有類似功能但只用N溝道晶體管的電路所需的面積大，因為在比較典型的CMOS工藝中，N溝道晶體管設置在P型基片內(nèi)，這對所有N溝道晶體管是共用的，而P溝道晶體管必須設置在P型基片的N型擴散部分(稱為N型阱)內(nèi)。N型阱深深地擴散并與N溝道晶體管相比，要求數(shù)量相當大的面積。因此，只利用N溝道晶體管的設計總是布置在面積比既包含N溝道晶體管又包含P溝道晶體管的設計小得多的區(qū)域。兩個長溝道、低電流、N溝道晶體管510和512連接到局部讀出線501和502并連接到第二讀出電位V2 507。長溝道晶體管510和512的柵極控制是行塊控制信號508，從圖6的行譯碼器608途經(jīng)基片內(nèi)部。
選中的行讀出線501連接到V1，而未選中的局部行502連接到V2。在讀出過程中，選中的全局行503連接到邏輯高電平信號，而未選中的全局行505連接到邏輯低電平信號。未選中的局部行502各自通過具有受行塊譯碼信號508控制的柵極的長溝道N溝道晶體管512連接到V2 507。只要是要求低電流驅(qū)動器或高電阻電路元件的地方，便使用長溝道晶體管。在這種情況下，所有長溝道晶體管由信號508使之導通，未選中的局部讀出行502通過晶體管512(應當指出，晶體管511截止)連接到V2 507。而未選中的局部行501通過510連接到V2并通過506連接到V1，但是，510是弱電流驅(qū)動的長溝道晶體管，而506是強電流驅(qū)動的短溝道晶體管，而即使在長溝道晶體管導通時，凈效果是，晶體管506在把選中的局部行讀出線501上拉到V1 509上是有效的。在這種配置中，長溝道晶體管512通過晶體管512提供有限的電流來試圖把未選中的局部行502連接到V2 507，并通過長溝道晶體管510提供有限的電流試圖把選中的局部行線501連接到V2 507。未選中的行選擇晶體管511截止，而未選中的局部行502通過長溝道晶體管512提供有限的電流拉到V2 507。但是，選中的行晶體管506具有較大的容量，使選中的行501被“拉”到V1 509，并且既讓電流從選中的行501通過又讓來自上拉晶體管的電流通過。在這種配置中，長溝道晶體管510、512在相互連接和布線方面是有效的。在一個推薦的實施例中，第四導線503在電氣上把選中的行晶體管506連接到邏輯高電平信號。第四導線505把每一個未選中的行晶體管511連接到邏輯低電平信號。選中的局部讀出行501可以激活，以便從帶有晶體管506的單元讀出數(shù)據(jù)，有效地把局部讀出行拉到V1，而同時長溝道晶體管510導通來自V2的有限的電流。
柵極線508控制長溝道晶體管510、512的柵極并可以在讀出操作過程中產(chǎn)生信號、以便把未選中的行讀出線502連接到V2 507。在所述實例中，晶體管510和506都導通，并連接到選中的行讀出線501。確定短溝道晶體管506的尺寸，長溝道晶體管510將導致短溝道晶體管506主導對選中的局部行讀出線501的控制、使得局部行讀出線501上的結果電位維持在V1 509。選中的局部讀出行501被激活，而所有其他局部讀出行501都使所有晶體管511截止，晶體管512導通。未選中組中的未選中字線502在電氣上連接到V2 507。只有選中的局部字線501可以在電氣上連接到V1 509。在讀出操作過程中，晶體管506和510導通，而選中的局部讀出行501被設置為第一讀出電位V1 509，而晶體管511截止，晶體管512導通，未選中的局部讀出行502被設置到第二讀出電位V2 507。
晶體管510和512是長溝道晶體管，這保證未選中局部讀出行502通過低電流器件連接到第二讀出電位V2 507。選中的局部行讀出器件506具有相對較高電流容量的器件、以便把選中的低行線拉到V1509。應當指出，晶體管506的電流驅(qū)動能力比晶體管510的驅(qū)動能力大得多，而由局部讀出行上的讀出電流所需的電流驅(qū)動，因而局部讀出行受短溝道晶體管506控制并被下拉到V1 509。
圖6是訪問圖3的MRAM用的行電路的示意圖。圖6包括主行譯碼器608，它對接收到的二進制地址信號進行多路選擇，以便指定所尋址的行。主讀出/寫入行驅(qū)動器609和從屬讀出/寫入驅(qū)動器610都起類似的功能。應當指出，行寫入驅(qū)動器是簡單的電流源，其中主讀出/寫入行驅(qū)動器609是電流源，而從屬讀出/寫入行驅(qū)動器610是電流阱。行寫入電流從主讀出/寫入行驅(qū)動器609流到從屬讀出/寫入行驅(qū)動器610。行譯碼器608是真譯碼器，從n行選擇一行作為激活的行，而其余作為非激活行。n是陣列中總行數(shù)。MRAM單元位于存儲器陣列塊612和613內(nèi)。兩個相鄰的存儲塊612和613共享一條行分接頭610，以便把讀出電位V1 607或V2 606加到存儲器陣列塊612和存儲器陣列塊613的局部讀出線614上。存儲塊612和613共享一個共用的行分接頭電路。存儲塊612和行分接頭616包括所述陣列用的組成塊618，并重復到包括整個陣列。盡管圖6表示存儲塊組的兩行，但是可以構造類似的配置來支持包括若干存儲塊的存儲結構。
存儲器陣列中只有一行605可以被選中進行讀出操作，而所有其余的行601和604未選中。行601和604舉例說明為未選中，因而不影響讀出操作。行605可以被選中，而存儲組中所有其他的行未被選中。來自譯碼器608的行塊控制信號602和603被傳輸?shù)桨x中行和未選中行的所述存儲單元組的行分接頭。行控制信號604和605和行塊控制信號603把第一讀出電位V1 607加到選中的局部讀出行，而把第二讀出電位V2 606加到所有的未選中局部讀出行。圖6包括組成塊618中圖5的行分接頭電路，與兩個MRAM陣列塊612和613共享。存儲組612中的行被舉例說明為未選中的，因而不影響讀出操作。在存儲組615內(nèi)，行605可以被選中，而存儲組615內(nèi)所有其他行未選中。圖6舉例說明選中行605中長溝道晶體管和短溝道晶體管的關系。在位置618，示出共享的行分接頭和兩個存儲塊。
圖7是訪問圖3的MRAM用的列電路一個實施例的示意圖。圖7類似于圖6，但舉例說明的是列電路。在所述圖的下部，列譯碼器70通過尋址的列選擇線向主列讀出/寫入驅(qū)動器702提供選擇信號。盡管沒有示出，但第二列譯碼器和相關的從屬列讀出/寫入驅(qū)動器也位于存儲器陣列的頂部。圖7中所示的實施例包括MRAM存儲塊703和704的兩個列。每一個存儲器陣列塊包括許多MRAM存儲單元列。在存儲器陣列塊的每一列中，列譯碼器選擇一列706激活，并在陣列塊的列中所有其余的列未選中。陣列塊的每一列，都組織成由共享列分接頭705隔開的一對MRAM陣列塊708。應當指出，陣列塊703，704可以重復，以便構成大的MRAM陣列。MRAM陣列塊(703和704)的各列可以認為是列條，一個這樣的列條704舉例說明于圖7。列條可以有64、128、256、512或更多列寬、而每一個列條相當于存儲字的一位，可以通過重復列條來擴大存儲器，以便達到所需的存儲器配置。一般，存儲于存儲器的字配置8位一組。典型的字尺寸的實例包括8位、16位、32位、64位、512位、1024位、2048位和4096位。
在圖7的實施例中，選中的列706連接到開關晶體管709的柵極，它把局部列讀出導線712連接到輸入讀出放大器IA/B 711。讀出放大器表示為兩個塊1A和1B，以便普遍認可讀出放大器1的物理配置可以分開，并位于兩組由共享的列分接頭電路705分開的MRAM存儲單元708下面。另外，未選中的列707可以連接到邏輯低電平信號或者未選中的局部列讀出線不必連接到第二電位，而允許“浮空”。在這個實施例中，列分接頭705可以是單個晶體管，或者選中列晶體管(QSC)709或者未選中列晶體管(QUS)710。每個列條，諸如列條703包括多個MRAM陣列的組708，帶有共享的列分接頭705和讀出放大器711。同時，未選中列的第三導線707接收邏輯低電平信號、使得晶體管QUC710維持截止。行塊控制信號只接通與選中列相關的讀出放大器，例如，列706的讀出放大器711。MRAM陣列安排為MRAM陣列行并通過MRAM陣列，所述陣列分組為列條單元。所有其他讀出放大器維持截止。局部列分接頭電路理想的是分割局部讀出線(把局部列讀出線電阻的作用減到最小)。在一個實施例中，列分接頭在物理上設置在局部讀出線的中心，使得從列分接頭的點向讀出線的另一點看是一半的讀出線電阻。在這個實施例中，讀出放大器的性能是對讀出線電阻敏感、越小越好。局部列分接頭電路還配置在局部子陣列之間，產(chǎn)生有效的布局而同時要求最少的晶體管數(shù)量。局部列分接頭電路還使整個讀出放大器能夠配置在兩個子陣列塊之下(包括SAIA和SAIB的讀出放大器711和讀出放大器711)。
圖8是MRAM芯片總體布置的方框圖，表示行和列分接頭及其與陣列和譯碼器的關系。盡管為了進行舉例說明，在圖8中呈現(xiàn)一定尺寸的陣列，但所述陣列可以較大，包括較大的和/或更多的子陣列和支持電路，或反之較小。MRAM芯片包括列譯碼器703、主列讀出/寫入驅(qū)動器702、從屬列讀出/寫入驅(qū)動器801、行譯碼器608、主行讀出/寫入驅(qū)動器609、從屬行寫入驅(qū)動器610、局部行分接頭802、局部列分接頭803和存儲器子陣列804。列譯碼器703和行譯碼器608接收地址信號的相應部分，并對此作出響應而選擇指定待讀出的單元的列或列組(列譯碼器703)和行(行譯碼器608)。通常，選中與行組不同的單獨的行。列也可以被單獨地或成組地選中。主讀出/寫入驅(qū)動器609和702分別與行610和列801用的從屬寫入驅(qū)動器相聯(lián)系。在這個實施例中，位于這些驅(qū)動器之間的是MRAM單元子陣列804、相關的局部列分接頭803和相關的行分接頭802。正如所討論的，列分接頭或列選擇電路包括列選擇晶體管并且設置在兩個陣列塊804之間。將以單元子陣列804、列分接頭803、單元子陣列804、陣列塊804、列分接頭803、陣列塊804的形式構成所述陣列。類似地行選擇電路或局部行分接頭802也設置在陣列塊804之間。局部行分接頭802至存儲器陣列塊的排列可以是陣列塊804、行分接頭802、陣列塊804、陣列塊804、行分接頭802、陣列塊804。在實際實現(xiàn)中，分接頭802要求相對較小的芯片資源，導致非常有效的由用于驅(qū)動寫入電路的支持電路圍繞的子陣列的陣列封裝。
本發(fā)明的這個實施例包括用于寫入和讀出四導線MRAM的支持電路，所述四導線MRAM包括行譯碼器608、連接到行譯碼器608的第一讀出/寫入行驅(qū)動器609、連接到第一讀出/寫入行驅(qū)動器609的多條全局行寫入導線(圖6的601、604和605)；連接到每一條全局行寫入導線的多條行分接頭802；連接到全局行寫入導線的第二讀出/寫入行驅(qū)動器610；列譯碼器703；連接到列譯碼器703的第一讀出/寫入列驅(qū)動器702；連接到第一讀出/寫入列驅(qū)動器702的多條全局列導線(圖7的706和707)；連接到每一條全局列寫入導線的多個列分接頭803；以及連接到全局列寫入導線的第二讀出/寫入列驅(qū)動器801。
全局行寫入導線可以連接到行分接頭支持電路中的控制柵極并且所述控制柵極把選中的局部行讀出線連接到讀出第一電位?？刂茤艠O還把所有未選中的局部行讀出線連接到未選中第二電位。全局列寫入導線連接到列分接頭支持電路的晶體管控制柵極，所述控制柵極把選中的局部列讀出線連接到經(jīng)由讀出放大器產(chǎn)生的第二讀出電位。多條全局列寫入導線的第二全局列寫入導線連接到列分接頭支持電路的晶體管的第二控制柵極，而所述控制柵極可以把第二選中的局部讀出線連接到由第二讀出放大器產(chǎn)生的第二讀出電位。全局行寫入導線構成四導線存儲單元的第一導線，所述第一導線形成MMRAM單元。全局列行寫入導線是四導線存儲單元的第二導線，所述第二導線形成MMRAM單元。
圖9是用于在構成四導線MRAM的陣列中施加讀出電位的流程圖。所述方法在步驟900開始，并在步驟901把第一邏輯電位提供給選中的全局行，而同時把第二邏輯電位加到未選中的全局行。在步驟902把第一邏輯電位加到選中的全局列并把第二邏輯電位加到未選中的全局列。在步驟903把第一讀出電位與第一全局行邏輯電位一起加到選中的行和讀出線。在步驟904，與第二全局列邏輯電位一起、把第二讀出電位加到未選中的行和讀出線。在步驟905，與第一全局列的邏輯電位一起、把第二讀出電位加到未選中的行和讀出線。在步驟906，把讀出放大器的輸入端與帶有第二全局列邏輯電位的未選中的列讀出導線斷開。在步驟907，利用行塊檢測控制信號激活讀出放大器。步驟908利用適當?shù)倪B接和讀出電位選擇存儲單元，以便啟動讀出操作，所述方法在步驟906結束。
圖10是把寫入電流加到包括四導線MRAM的陣列中的方法的流程圖。從步驟1000開始，在步驟1001利用行塊控制信號將所有讀出放大器去激活。在步驟1002進行寫入操作，在步驟1003選擇一行，把寫入電流加到其上。在步驟1004選擇每個列條的一列。在步驟1005把寫入數(shù)據(jù)信號提供給列主驅(qū)動器和從屬寫入驅(qū)動器。在步驟1006利用行主/從屬寫入驅(qū)動器把行寫入電流加到選中的全局寫入導線。在步驟1007施加列寫入電流，利用列主/從屬寫入驅(qū)動器在由步驟1005提供的數(shù)據(jù)確定的方向上選擇全局列寫入導線。在步驟1008通過按照適當?shù)捻樞驍嚅_寫入電流來結束寫入操作以便結束所述寫入操作，在步驟1009結束所述方法。
盡管已經(jīng)結合四導線MRAM單元描述了所述電路，但是可以修改所述電路以便支持和控制其他MRAM配置。
權利要求
1.一種四導線MRAM裝置，它包括存儲單元陣列，每個所述存儲單元包括第一磁性層104、介質(zhì)106和第二磁性層105；多條局部列讀出線302，其中一條在電氣上連接到所述存儲單元陣列的所述第一磁性層104；多條局部行讀出線303，其中所述局部讀出線中的一條在電氣上連接到所述存儲單元陣列的所述第二磁性層105；多條全局列寫入線301，它們平行于所述多條局部列讀出線302，多條全局行寫入線304，它們平行于所述多條局部列讀出線303，以及其中(i)所述多條局部列讀出線302和所述多條局部行讀出線303連接、以便從所述存儲單元陣列讀取數(shù)據(jù)，并且(ii)所述多條全局列寫入線301和所述多條全局行寫入線304連接、以便把數(shù)據(jù)寫入所述存儲單元陣列。
2.如權利要求1所述的裝置，其特征在于還包括連接在所述局部行讀出線中的一條或多條與局部讀出電位電壓之間的一個或多個晶體管。
3.如權利要求2所述的裝置，其特征在于還包括連接到所述局部行讀出線并且連接到第二讀出電位電壓的一個或多個晶體管。
4.如權利要求3所述的裝置，其特征在于連接到所述第二讀出電位電壓的所述一個或多個晶體管還包括柵極控制，它是來自行譯碼器的行塊信號。
5.如權利要求1所述的裝置，其特征在于所述多條全局列寫入線是低電阻較厚的導線并且在電氣上與所述多條局部列讀出線絕緣。
6.如權利要求1所述的裝置，其特征在于所述多條全局行寫入線中的每一條都是低電阻導線并且在電氣上與所述多條局部行讀出線絕緣。
7.如權利要求1所述的裝置，其特征在于所述存儲單元陣列包括多個存儲單元平面的堆疊。
8.一種用于在包括四導線MRAM單元組成的陣列中施加寫入電流的方法，所述方法包括以下步驟向選中的全局行線304施加第一電流；向選中的全局列線301施加第二電流；利用所述選中的全局列線301和全局行線304選擇存儲單元；向所有局部讀出行線303施加控制電壓；以及施加行塊控制信號、以便將所有讀出放大器去激活。
9.如權利要求8所述的方法，其特征在于還包括按照適當?shù)臄嚅_順序消除所述第一和所述第二電流。
10.如權利要求8所述的方法，其特征在于還包括通過晶體管提供電流，從而把選中的行讀出線連接到電壓電平。
全文摘要
一種四導線MRAM裝置，它包括存儲單元陣列，每個存儲單元包括第一磁性層104、介質(zhì)106和第二磁性層105；多條局部列讀出線302，其中一條局部列讀出線電氣上連接到存儲單元陣列的第一磁性層104；多條局部行讀出線303，其中局部讀出線303中的一條電氣上連接到存儲單元陣列的第二磁性層105；多條全局列寫入線301，它們平行于所述多條局部列讀出線302；多條全局行寫入線304，它們平行于所述多條局部列讀出線303，而且其中多條局部列讀出線302和多條局部行讀出線303連接，以便從存儲單元陣列讀取數(shù)據(jù)，而且多條全局列寫入線301和多條全局行寫入線304連接、以便把數(shù)據(jù)寫入存儲單元陣列。
文檔編號H01L27/105GK1538452SQ20031012392
公開日2004年10月20日 申請日期2003年12月17日 優(yōu)先權日2003年1月17日
發(fā)明者F·A·佩爾納, J·R·小伊頓, K·K·史密斯, K·埃爾德雷奇, L·特蘭, F A 佩爾納, 史密斯, 呂灼, 小伊頓 申請人:惠普開發(fā)有限公司