括圖3的BLKO以及附加塊BLKl和BLK2的NAND閃存存儲器單元的陣列400的框圖。位線(BL)沿每列耦接至NAND串的漏極選擇柵極的漏極端子。源極線(SL)可以沿NAND串的每行連接NAND串的源極選擇柵極的所有源極端子(例如，在NSO的SEO處)。
[0063]存儲元件的陣列被劃分成存儲元件的大量塊(例如，BLKO至BLK2)，其中，每個塊包括與字線、SGS線和S⑶線的公共集合通信的一個或更多個NAND串的集合。每個NAND串還與相應(yīng)的位線通信。例如，BLKO包括分別與BL0、BL1、…、BLn-1通信并且與WLO至WL63、SGS和S⑶通信的NAND串NS0、NS1、…、NSn-10 BLKl包括分別與BLO、BLl、…、BLn-1通信并且與 WLOa 至 WL63a、SGSa 和 SGDa 通信的 NAND 串 NSaO、NSal、…、NSan-1。BLK2 包括分別與BL0、BL1、…、BLn-1通信并且與WLOb至WL63b、SGSb和SOTb通信的NAND串NSbO、NSbl、…、NSbn-1 ο
[0064]對于閃存EEPROM系統(tǒng)常見的是，塊是擦除的單位。就是說，每個塊包含一起被擦除的最小數(shù)量的存儲元件。每個塊通常被劃分成數(shù)頁。一頁是編程的最小單位。通常一行存儲元件中存儲一頁或更多頁數(shù)據(jù)。例如，一行通常包含若干交叉存取的頁或者可以構(gòu)成一頁。一頁中的所有存儲元件將被一起讀取或編程。此外，頁可以存儲來自一個或更多個扇區(qū)的用戶數(shù)據(jù)。扇區(qū)是由主機使用作為用戶數(shù)據(jù)的合適單位的邏輯概念，扇區(qū)通常不包含開銷數(shù)據(jù)，開銷數(shù)據(jù)通常限制于控制器。開銷數(shù)據(jù)可以包括根據(jù)扇區(qū)的用戶數(shù)據(jù)計算出的糾錯碼(ECC)。(下文中描述的)控制器的一部分在數(shù)據(jù)正被編程在陣列中時計算ECC，并且在數(shù)據(jù)正被從陣列讀取時檢查ECC?？商娲?，ECC和/或其他開銷數(shù)據(jù)存儲在與其所屬的用戶數(shù)據(jù)不同的頁中或者甚至存儲在與其所屬的用戶數(shù)據(jù)不同的塊中。
[0065]對應(yīng)于磁盤驅(qū)動器中的扇區(qū)的大小，一個扇區(qū)的用戶數(shù)據(jù)通常為512字節(jié)。開銷數(shù)據(jù)通常是附加的16至20字節(jié)。大量頁形成塊，例如，從8頁一直到32頁、64頁或更多頁的任意數(shù)量的頁。在一些實施方式中，一行NAND串包括塊。
[0066]在一種實施方式中通過在源極線和位線浮置時將P阱升高至擦除電壓(例如，15V至20V)保持足夠的時間段并且將選中的塊的字線接地或者對其施加低偏壓例如IV來擦除存儲器單元。由于電容交叉耦合(“交叉”表示來自相鄰存儲元件的耦合)，導(dǎo)致位線、選擇線以及公共源極也被升高至擦除電壓的相當大一部分。從而向選中的存儲器單元的隧道氧化物層施加強電場，并且當浮柵的電子被發(fā)射至襯底側(cè)時選中的存儲器單元的數(shù)據(jù)被擦除。當電子從浮柵迀移至P阱區(qū)時，選中的單元的閾值電壓降低?？梢詫φ麄€存儲器陣列、單獨的塊或者單元的另一單位進行擦除。在一種實施方式中，使用不同技術(shù)對3D NAND進行擦除。下文中進一步論述3D NAND。
[0067]圖5A是描繪了感測塊500的一種實施方式的框圖。單獨的感測塊500被分割成稱為感測模塊580的核心部分以及公共部分590。在一種實施方式中，存在針對每個位線的單獨的感測模塊580以及針對多個感測模塊580的集合的一個公共部分590。在一個示例中，感測塊500包括一個公共部分590和八個感測模塊580。組中的感測模塊中的每個感測模塊經(jīng)由數(shù)據(jù)總線572與相關(guān)聯(lián)的公共部分通信。
[0068]感測模塊580包括感測電路571，感測電路571確定連接的位線中的傳導(dǎo)電流高于還是低于預(yù)定閾值電平。感測模塊580還包括位線鎖存器582，位線鎖存器582用于對連接的位線設(shè)定電壓條件。例如，鎖存在位線鎖存器582中的預(yù)定狀態(tài)會導(dǎo)致連接的位線被拉到指定編程禁止(例如，1.5V至3V)的狀態(tài)。作為示例，標記=O可以禁止編程。而標記=I不禁止編程。
[0069]公共部分590包括處理器592、數(shù)據(jù)鎖存器594的三個示例集合以及耦接在數(shù)據(jù)鎖存器594的集合與數(shù)據(jù)總線521之間的I/O接口 598。可以針對每個感測模塊提供數(shù)據(jù)鎖存器的一個集合，并且可以針對每個集合提供由DL1、DL2和DL3標識的三個數(shù)據(jù)鎖存器。下文中進一步論述數(shù)據(jù)鎖存器的用途。
[0070]處理器592進行計算。例如，處理器592的功能之一用于確定存儲在被感測的存儲元件中的數(shù)據(jù)并且將所確定的數(shù)據(jù)存儲在數(shù)據(jù)鎖存器的集合中。數(shù)據(jù)鎖存器(例如，594)的集合中的至少一些數(shù)據(jù)鎖存器用于存儲在讀取操作期間由處理器592確定的數(shù)據(jù)位。數(shù)據(jù)鎖存器的集合中的至少一些數(shù)據(jù)鎖存器還用于存儲在編程操作期間從數(shù)據(jù)總線521輸入的數(shù)據(jù)位。輸入的數(shù)據(jù)位表示要被編程到存儲器中的寫入數(shù)據(jù)。I/O接口 598提供數(shù)據(jù)鎖存器594至597與數(shù)據(jù)總線521之間的接口。
[0071]在一種實施方式中，在編程操作開始時數(shù)據(jù)存儲在DLl和DL2中。例如，低頁數(shù)據(jù)可以存儲在DLl中，高頁數(shù)據(jù)可以存儲在DL2中。在一種實施方式中，在IDL期間從存儲器單元讀取出的低頁數(shù)據(jù)存儲在DLl鎖存器中。DL3可以用于在編程期間存儲驗證狀態(tài)(例如鎖定狀態(tài))。例如，當存儲器單元的Vt已被驗證達到其目標電平時，可以將DL3鎖存器設(shè)定為指示存儲器單元的Vt已被驗證達到其目標電平，以使得可以禁止對存儲器單元的進一步編程。注意，上文描述了每個存儲器單元編程兩位。在一種實施方式中，在讀取操作期間，DLl鎖存器和DL2鎖存器用于存儲從存儲器單元讀取出的兩位。注意，每個存儲器單元可能有多于兩位。每個存儲器單元可以存在有用于每個待被存儲的附加位的一個附加鎖存器。
[0072]在讀取或其他感測期間，狀態(tài)機512控制對尋址的存儲元件供應(yīng)不同控制柵極電壓。隨著控制柵極電壓在與存儲器支持的各種存儲器狀態(tài)對應(yīng)的各種預(yù)定控制柵極電壓間進行跳躍，感測模塊580可以在這些電壓之一處跳閘并且從感測模塊580經(jīng)由總線572將輸出提供給處理器592。就此，通過考慮感測模塊的一個或更多個跳閘事件以及關(guān)于從狀態(tài)機經(jīng)由輸入線593施加的控制柵極電壓的信息，處理器592確定作為結(jié)果的存儲器狀態(tài)。然后處理器592計算針對該存儲器狀態(tài)的二進制編碼，并且將作為結(jié)果的數(shù)據(jù)位存儲到數(shù)據(jù)鎖存器(例如，594)中。在核心部分的另一實施方式中，位線鎖存器582既用作用于鎖存感測模塊580的輸出的鎖存器，又用作如上所述的位線鎖存器。
[0073]—些實現(xiàn)方式可以包括多個處理器592。在一種實施方式中，每個處理器592包括輸出線(未描繪)，輸出線中的每個輸出線被一起線或。在一些實施方式中，輸出線在連接到線或線之前被反相。這樣的配置使得在編程驗證處理期間快速確定編程處理何時完成，這是因為接收線或的狀態(tài)機可以確定被編程的所有位何時都達到期望電平。例如，當每個位達到其期望電平時，該位的邏輯O將被發(fā)送到線或線(或者數(shù)據(jù)I被反轉(zhuǎn))。當所有位輸出數(shù)據(jù)O (或者數(shù)據(jù)I被反轉(zhuǎn))時，那么狀態(tài)機就知道要終止編程處理。因為每個處理器與八個感測模塊通信，所以狀態(tài)機需要讀取八次線或線，或者邏輯被添加至處理器592以累積相關(guān)聯(lián)的位線的結(jié)果，以使得狀態(tài)機只需讀取一次線或線。類似地，通過正確地選擇邏輯電平，全局狀態(tài)機可以檢測第一位線何時改變其狀態(tài)并且可以相應(yīng)地改變算法。
[0074]在編程或驗證期間，待被編程的數(shù)據(jù)從數(shù)據(jù)總線521存儲到數(shù)據(jù)鎖存器594至597的集合中。在狀態(tài)機的控制下的編程操作包括施加至尋址的存儲元件的控制柵極的一系列編程電壓脈沖。每個編程脈沖之后是讀回(驗證)，以確定存儲元件是否已被編程至理想存儲器狀態(tài)。處理器592監(jiān)測相對于理想存儲器狀態(tài)的讀回存儲器狀態(tài)。當兩個狀態(tài)一致時，處理器592將位線鎖存器582設(shè)定為使位線被拉到指定編程禁止的狀態(tài)。這禁止耦接至位線的存儲元件被進一步編程，即使在該存儲元件的控制柵極上出現(xiàn)編程脈沖也是如此。在其他實施方式中，處理器最初加載位線鎖存器582并且在驗證處理期間感測電路將位線鎖存器582設(shè)定為禁止值。
[0075]在一種實施方式中，數(shù)據(jù)鎖存器堆疊594至597的每個集合包含與感測模塊580對應(yīng)的數(shù)據(jù)鎖存器的堆疊。在一種實施方式中，每個感測模塊580具有三個數(shù)據(jù)鎖存器。與m個存儲元件的讀/寫塊對應(yīng)的所有DLl數(shù)據(jù)鎖存器和DL2數(shù)據(jù)鎖存器可以鏈接在一起以形成塊移位寄存器，以使得可以通過并行傳輸來輸入或輸出數(shù)據(jù)塊。
[0076]在一種實施方式中，DLl鎖存器和DL2鎖存器的一個目的在于存儲待被編程到存儲元件中的數(shù)據(jù)。例如，存儲元件可以每個存儲元件存儲兩位。在一種實施方式中，將低頁數(shù)據(jù)初始地存儲到DLl鎖存器中，將高頁數(shù)據(jù)初始地存儲到DL2鎖存器中。
[0077]在一種實施方式中，存儲元件每個存儲元件存儲三位。在這種情況下，可能存在用于初始地存儲待被編程到存儲元件中的第三位數(shù)據(jù)的附加數(shù)據(jù)鎖存器(圖5A中未描繪)。在一種實施方式中，存儲元件每個存儲元件存儲四位，其中，可能存在有用于初始地存儲待被編程到存儲元件中的第三位數(shù)據(jù)和第四位數(shù)據(jù)的兩個附加數(shù)據(jù)鎖存器(在圖5A中未描繪)。存儲元件可以每個存儲元件存儲多于四位，在這種情況下，可能針對每個位存在一個數(shù)據(jù)鎖存器。
[0078]關(guān)于讀取操作和感測放大器的附加信息可以在以下文獻中找到:(1)美國專利 7,196,931， "Non-Volatile Memory and Method with Reduced Source Line BiasErrors" ; (2)美國專利 7，023，736，^Non-Volatile Memory and Method with ImprovedSensing" ； (3)美國專利 7，046, 568，"Memory Sensing Circuit and Method for LowVoltage Operat1n" ; (4)美國專利 7，196，928，^Compensating for Coupling duringRead Operat1ns of Non-Volatile Memory"以及(5)美國專利 7，327，619，"ReferenceSense Amplifier for Non-Volatile Memory"。以上緊接地列出的專利文獻中的所有五個專利文獻的全部內(nèi)容通過引用并入到本文中。
[0079]圖5B是包括圖4的陣列400的非易失性存儲器系統(tǒng)的框圖。存儲器陣列400可以包括2D架構(gòu)或3D架構(gòu)。3D架構(gòu)的一個示例是BiCS架構(gòu)。3D架構(gòu)可以包括3D豎直NAND串。3D豎直NAND串中的存儲器單元可以包括用于存儲信息的0N0層。信息可以被存儲在電荷捕獲層，例如但不限于SiN中。注意，0N0層可以用于針對2D NAND和3D NAND以及其他架構(gòu)存儲信息。從而，浮柵可以用于存儲信息，但并非必需。
[0080]根據(jù)本技術(shù)的一種實施方式，非易失性存儲器系統(tǒng)包括具有用于對一頁存儲器單元并行地讀取和編程的讀/寫電路的存儲器設(shè)備596。存儲器設(shè)備596可以包括一個或更多個存儲器管芯598。存儲器管芯598包括存儲器單元的二維存儲器陣列400、控制電路510以及讀/寫電路565。存儲器陣列400通過字線經(jīng)由行解碼器530以及通過位線經(jīng)由列解碼器560可尋址。讀/寫電路565包括多個感測塊500并且使得能夠?qū)σ豁摯鎯ζ鲉卧⑿械刈x取或編程。通常，控制器550與一個或更多個存儲器管芯598包括在同一存儲器設(shè)備596 (例如，可移除存儲卡)中。命令和數(shù)據(jù)經(jīng)由線路520在主機570與控制器550之間傳輸以及經(jīng)由線路518在控制器與一個或更多個存儲器管芯598之間傳輸。
[0081]控制電路510與讀/寫電路565配合以對存儲器陣列400進行存儲操作，并且控制電路510包括狀態(tài)機512、片上地址解碼器514以及電力控制模塊516。狀態(tài)機512提供對存儲操作的芯片級控制。片上地址解碼器514提供由主機或存儲器控制器使用的地址(ADDR)與由解碼器530和560使用的硬件地址之間的地址接口。電力控制模塊516控制在存儲操作期間被供應(yīng)至字線和位線的電力和電壓。在另一方法中，使用雙行/列解碼器以及讀/寫電路?？梢哉J為控制電路包括例如部件510、512、514、516、530、550、560、565中的一個或更多個部件。
[0082]圖6描繪了根據(jù)一種實施方式的編程電壓信號。該信號具有幅度增大的脈沖的集合。脈沖的幅度隨著每個脈沖以預(yù)定步長增大。在包括存儲多位數(shù)據(jù)的存儲器單元的一種實施方式中，示例性步長為0.2伏(或0.4伏)。在每個編程脈沖之間是驗證脈沖。圖6的信號假定四狀態(tài)存儲器單元，因此其包括三個驗證脈沖。例如，在編程脈沖660與編程脈沖662之間是三個連續(xù)的驗證脈沖。以零伏的驗證電壓電平來描繪第一驗證脈沖664。第一驗證脈沖之后是處于第二驗證電壓電平的第二驗證脈沖666。第二驗證脈沖666之后是處于第三驗證電壓電平的第三驗證脈沖668。能夠以八個狀態(tài)存儲數(shù)據(jù)的多狀態(tài)存儲器單元可能需要在七個比較點處進行驗證操作。從而，在兩個順序的編程脈沖之間，以七個驗證電平來按序列施加七個驗證脈沖以進行七個驗證操作。基于這七個驗證操作，系統(tǒng)可以確定存儲器單元的狀態(tài)。
[0083]圖7是描述了用于對非易失性存儲器進行編程的方法的一種實施方式的流程圖。在步驟740中對待被編程的存儲器單元進行擦除。步驟740可以包括對與(例如，塊中或其他單位中的)待被編程的存儲器單元相比更多的存儲器單元進行擦除。在步驟742中，進行軟件編程以使針對經(jīng)擦除的存儲器單元的擦除閾值電壓的分布變窄。由于擦除處理導(dǎo)致一些存儲器單元可能處于比所需更深的擦除狀態(tài)。軟件編程可以施加小型編程脈沖以使經(jīng)擦除的存儲單元的閾值電壓更接近擦除驗證電平而移動。在圖7的步驟750中，控制器550發(fā)出“數(shù)據(jù)加載”命令并且該“數(shù)據(jù)加載”命令被輸入至命令電路，以使得數(shù)據(jù)能夠被輸入至數(shù)據(jù)輸入/輸出緩沖器。在步驟752中，將指定頁地址的地址數(shù)據(jù)從控制器或主機輸入到行控制器或解碼器514。受輸入至命令電路的地址鎖存器信號所影響，輸入數(shù)據(jù)被識別為頁地址并且經(jīng)由狀態(tài)機512被鎖存。在步驟754中，將針對所尋址的頁的一頁編程數(shù)據(jù)輸入至數(shù)據(jù)輸入/輸出緩沖器以進行編程。例如，在一種實施方式中可以輸入512字節(jié)的數(shù)據(jù)。所述數(shù)據(jù)被鎖存在針對選中的位線的適當寄存器中。在一些實施方式中，所述數(shù)據(jù)還被鎖存在針對選中的位線的第二寄存器中以用于驗證操作。在步驟756中，控制器發(fā)出“編程”命令并且該“編程”命令被輸入至數(shù)據(jù)輸入/輸出緩沖器。該命令通過狀態(tài)機512經(jīng)由輸入至命令電路的命令鎖存器信號而被鎖存。
[0084]由“編程”命令所觸發(fā)，在步驟754中鎖存的數(shù)據(jù)將被使用施加至適當字線的圖6的階躍式脈沖編程到由狀態(tài)機512控制的所選中的存儲器單元中。在步驟758中，將施加至選中的字線的編程脈沖電壓電平Vpgm初始化為起始脈沖(例如，12V)并且將由狀態(tài)機512維持的編程計數(shù)器PC初始化為O。在步驟760中，對選中的字線施加第一 Vpgm脈沖。如果在特定數(shù)據(jù)鎖存器中存儲著邏輯“O”從而指示對應(yīng)存儲器單元應(yīng)該被編程，則將對應(yīng)位線接地。另一方面，如果在特定鎖存器中存儲著邏輯“I”從而指示對應(yīng)存儲器單元應(yīng)該保持處于其當前數(shù)據(jù)狀態(tài)，則將對應(yīng)位線連接至Vdd以禁止編程。
[0085]在步驟762中，對選中的存儲器單元的狀態(tài)進行驗證。如果檢測到選中的單元的目標閾值電壓達到了適當電平，則將存儲在對應(yīng)的數(shù)據(jù)鎖存器中的數(shù)據(jù)改變成邏輯“ I ”。如果檢測到該閾值電壓尚未達到適當電平，則不改變存儲在對應(yīng)數(shù)據(jù)鎖存器中的數(shù)據(jù)。通過這種方式，將邏輯“I”存儲在其對應(yīng)數(shù)據(jù)鎖存器中的位線不需要被編程。當所有數(shù)據(jù)鎖存器都存儲著邏輯“I”時，狀態(tài)機認識到所有選中的單元已被編程。在步驟764中，檢查是否所有數(shù)據(jù)鎖存器都存儲著邏輯“ I ”。如果所有數(shù)據(jù)鎖存器都存儲著邏輯“ I ”，則編程處理完成并且成功，這是因為所有選中的存儲器單元都被編程并且被驗證至其目標狀態(tài)。在步驟766中報告狀態(tài)“PASS”。
[0086]如果在步驟764中確定并非所有數(shù)據(jù)鎖存器都存儲著邏輯“ I ”，則繼續(xù)編程處理。在步驟768中，將編程計數(shù)器PC與編程極限值進行核對。編程極限值的一個示例為20，然而，在各種實現(xiàn)方式中可以使用其他值。如果編程計數(shù)器PC不小于20，則