用于提高非易失性存儲(chǔ)器的耐久性的動(dòng)態(tài)擦除深度的制作方法
【專利說(shuō)明】用于提高非易失性存儲(chǔ)器的耐久性的動(dòng)態(tài)擦除深度
[0001]優(yōu)先權(quán)
[0002]本申請(qǐng)要求2013年3月4日提交的名稱為“PARTIT1NED ERASE AND ERASEVERIFICAT1N IN NON-VOLATILE MEMORY” 的美國(guó)臨時(shí)申請(qǐng) N0.61/772，250 的權(quán)益，其全部?jī)?nèi)容通過(guò)引用合并于本文。
【背景技術(shù)】
[0003]本公開內(nèi)容涉及用于非易失性存儲(chǔ)器的技術(shù)。
[0004]在各種電子設(shè)備中使用半導(dǎo)體存儲(chǔ)器。例如，在蜂窩電話、數(shù)字?jǐn)z影機(jī)、個(gè)人數(shù)字助理、移動(dòng)計(jì)算設(shè)備、非移動(dòng)計(jì)算設(shè)備以及其他設(shè)備中使用非易失性半導(dǎo)體存儲(chǔ)器。電可擦除可編程只讀存儲(chǔ)器(EEPROM)和閃存存儲(chǔ)器屬于最普遍的非易失性半導(dǎo)體存儲(chǔ)器。
[0005]—些非易失性存儲(chǔ)器利用了浮柵，浮柵位于半導(dǎo)體襯底中的溝道區(qū)之上并且與該溝道區(qū)絕緣。浮柵位于源極區(qū)與漏極區(qū)之間?？刂茤艠O設(shè)置在浮柵之上并且與浮柵絕緣。晶體管的閾值電壓由浮柵上所保留的電荷量來(lái)控制。即，由浮柵上的電荷電平來(lái)控制在晶體管被接通以許可在它的源極與漏極之間進(jìn)行傳導(dǎo)之前必須施加給控制柵極的最小電壓量。
[0006]—些非易失性存儲(chǔ)器使用電荷捕獲層來(lái)存儲(chǔ)信息。一個(gè)這樣的示例具有氧化物-氮化物-氧化物(0N0)區(qū)，其中，氮化物(例如，SiN)用作電荷捕獲層來(lái)存儲(chǔ)信息。當(dāng)對(duì)這樣的存儲(chǔ)器單元進(jìn)行編程時(shí)，電子存儲(chǔ)在電荷捕獲層中。
[0007]非易失性存儲(chǔ)器可以具有2D架構(gòu)或3D架構(gòu)。近來(lái)，已經(jīng)提出了使用具有成串的存儲(chǔ)器單元的3D堆疊式存儲(chǔ)結(jié)構(gòu)的超高密度存儲(chǔ)設(shè)備。有時(shí)將一個(gè)這樣的存儲(chǔ)設(shè)備稱為位成本可擴(kuò)展(BiCS)架構(gòu)。例如，3D NAND堆疊式存儲(chǔ)設(shè)備可以由交替的導(dǎo)電層和介電層的陣列形成。在這些層中鉆有存儲(chǔ)器孔以同時(shí)限定很多存儲(chǔ)層。然后通過(guò)使用適當(dāng)?shù)牟牧咸畛浯鎯?chǔ)器孔來(lái)形成NAND串。直的NAND串在一個(gè)存儲(chǔ)器孔中延伸，而管狀或U形NAND串(P-BiCS)包括一對(duì)存儲(chǔ)器單元的豎直列，該豎直列在兩個(gè)存儲(chǔ)器孔中延伸并且通過(guò)管狀連接而被接合。管狀連接可以由無(wú)摻雜多晶硅制成。背柵可以圍繞該管狀連接以控制管狀連接的傳導(dǎo)。存儲(chǔ)器單元的控制柵極由導(dǎo)電層提供。
[0008]在對(duì)特定非易失性存儲(chǔ)器設(shè)備例如NAND閃存存儲(chǔ)器設(shè)備進(jìn)行編程之前，通常對(duì)存儲(chǔ)器單元進(jìn)行擦除。對(duì)于一些設(shè)備，擦除操作從浮柵移除電子。對(duì)于另外的設(shè)備，擦除操作從電荷捕獲層移除電子。
[0009]存儲(chǔ)器單元通常隨擦除/編程周期(也稱為寫入/擦除或W/E周期)增加而退化。存儲(chǔ)器設(shè)備可以承受并且仍在容限內(nèi)工作的W/E周期的數(shù)量是耐久性的一個(gè)測(cè)量標(biāo)準(zhǔn)。當(dāng)存儲(chǔ)器單元尺寸縮小時(shí)，耐久性通常變差。
【附圖說(shuō)明】
[0010]圖1A是NAND串的俯視圖。
[0011]圖1B是圖1A的NAND串的等效電路圖。
[0012]圖2是圖1A的NAND串的橫截面圖。
[0013]圖3描繪了塊BLKO中的例如在圖1A至圖2中示出的三個(gè)示例NAND串。
[0014]圖4是包括圖3的BLKO以及附加塊BLKl和BLK2的NAND閃存存儲(chǔ)器單元的陣列400的框圖。
[0015]圖5A是描繪了感測(cè)塊的一種實(shí)施方式的框圖。
[0016]圖5B是包括圖4的陣列400的非易失性存儲(chǔ)器系統(tǒng)的框圖。
[0017]圖6描繪了根據(jù)一種實(shí)施方式的編程電壓信號(hào)。
[0018]圖7是描繪了用于對(duì)非易失性存儲(chǔ)器進(jìn)行編程的方法的一種實(shí)施方式的流程圖。
[0019]圖8A示出了當(dāng)每個(gè)存儲(chǔ)器單元以四種物理狀態(tài)存儲(chǔ)兩位數(shù)據(jù)時(shí)存儲(chǔ)器單元陣列的不例性閾值電壓分布。
[0020]圖8B描繪了示例擦除操作。
[0021]圖8C是在3D NAND中進(jìn)行擦除操作的處理的一種實(shí)施方式的流程圖。
[0022]圖9A描繪了每個(gè)擦除脈沖之后是驗(yàn)證脈沖的示例擦除操作。
[0023]圖9B描繪了最后的、額外編程脈沖之后沒(méi)有驗(yàn)證脈沖的示例擦除操作。
[0024]圖10是示出了 E至A失敗相對(duì)擦除驗(yàn)證電平的曲線圖。
[0025]圖1lA示出了 E至A失敗相對(duì)針對(duì)若干不同擦除/編程周期的擦除深度。
[0026]圖1lB示出了 E至A失敗相對(duì)針對(duì)若干不同擦除/編程周期的擦除深度的歸一化版本。
[0027]圖12A是最優(yōu)擦除深度相對(duì)于W/E周期的一種可能性的曲線圖。
[0028]圖12B是表示根據(jù)各實(shí)施方式的動(dòng)態(tài)擦除電平的曲線圖。
[0029]圖13A是使用動(dòng)態(tài)擦除深度來(lái)擦除非易失性存儲(chǔ)器的處理的一種實(shí)施方式的流程圖。
[0030]圖13B是進(jìn)行擦除以實(shí)現(xiàn)對(duì)擦除驗(yàn)證電平進(jìn)行調(diào)節(jié)的理想擦除深度的處理的一種實(shí)施方式。
[0031]圖13C是進(jìn)行擦除以實(shí)現(xiàn)對(duì)驗(yàn)證過(guò)后的擦除脈沖的數(shù)量進(jìn)行調(diào)節(jié)的理想擦除深度的處理的一種實(shí)施方式。
[0032]圖14A是描繪了發(fā)生編程之后的擦除分布的上部的曲線圖。
[0033]圖14B是確定擦除分布的上尾的處理的一種實(shí)施方式。
[0034]圖14C是確定擦除分布的上尾的處理的另一實(shí)施方式。
[0035]圖14D是確定E至A失敗的處理的一種實(shí)施方式的流程圖。
[0036]圖15A是對(duì)關(guān)于與在被擦除的單位中的字線中之一相關(guān)聯(lián)的擦除分布的上尾的信息進(jìn)行存儲(chǔ)的處理的一種實(shí)施方式。
[0037]圖15B是將關(guān)于擦除分布的上尾的信息存儲(chǔ)到控制器中的處理的一種實(shí)施方式。
[0038]圖16A描繪了在擦除操作的示例“所有位線”感測(cè)處理期間NAND串中的電流流動(dòng)。
[0039]圖16B描繪了在與擦除操作有關(guān)的對(duì)偶數(shù)編號(hào)的位線的感測(cè)處理期間NAND串中的電流流動(dòng)。
[0040]圖16C描繪了在與擦除操作有關(guān)的對(duì)奇數(shù)編號(hào)的位線的感測(cè)處理期間NAND串中的電流流動(dòng)。
[0041 ] 圖17描繪了包括圖3的感測(cè)放大器SAO和NAND串NSO的示例感測(cè)電路。
[0042]圖18A描繪了針對(duì)圖16A的感測(cè)方案所感測(cè)到的電流，其中，電流感測(cè)時(shí)間是可調(diào)節(jié)參數(shù)。
[0043]圖18B描繪了針對(duì)圖16A的感測(cè)方案所感測(cè)到的電流，其中，電流跳閘電平是可調(diào)節(jié)參數(shù)。
[0044]圖19A描繪了針對(duì)圖16B和圖16C的感測(cè)方案所感測(cè)到的電流，其中，電壓感測(cè)時(shí)間是可調(diào)節(jié)參數(shù)。
[0045]圖19B描繪了針對(duì)圖16B和圖16C的感測(cè)方案所感測(cè)到的電流，其中，電壓跳閘電平是可調(diào)節(jié)參數(shù)。
[0046]圖19C描繪了針對(duì)圖16B和圖16C的感測(cè)方案所感測(cè)到的電壓，其中，Vsl的電平是可調(diào)節(jié)參數(shù)。
[0047]圖20描繪了用于基于目標(biāo)驗(yàn)證電平來(lái)調(diào)節(jié)感測(cè)參數(shù)以使感測(cè)更嚴(yán)格或更不嚴(yán)格的示例處理。
[0048]圖21是基于編程循環(huán)來(lái)對(duì)一組存儲(chǔ)器單元?jiǎng)討B(tài)地調(diào)節(jié)擦除深度的處理的流程圖。
[0049]圖22描繪了3D非易失性存儲(chǔ)器設(shè)備的塊的橫截面圖，可以在所述3D非易失性存儲(chǔ)器設(shè)備中實(shí)行動(dòng)態(tài)擦除深度的各實(shí)施方式。
【具體實(shí)施方式】
[0050]本文中描述了用于提高非易失性存儲(chǔ)器設(shè)備(例如NAND存儲(chǔ)器設(shè)備)的耐久性的技術(shù)。存儲(chǔ)器單元可以具有一個(gè)或更多個(gè)絕緣層或介電層。這些絕緣區(qū)或介電區(qū)可以包括氧化物(例如，氧化硅)，但并非如此被限制。在操作期間電子(或其他電荷載體)可以進(jìn)入或穿過(guò)絕緣區(qū)或介電區(qū)。例如，對(duì)于2D NAND來(lái)說(shuō)，在浮柵與溝道之間可以存在有隧道氧化物。在浮柵與控制柵極之間還可以存在有柵極間電介質(zhì)(iro)。盡管可以使用其他電介質(zhì)，但有時(shí)IPD由氧化物-氮化物-氧化物(ONO)形成。對(duì)于耐久性退化的一個(gè)可能的原因是例如在隧道氧化物和/或IPD中的電荷捕獲。該電荷捕獲通常隨附加擦除/編程周期而建立。注意，3D NAND還可以具有靠近存儲(chǔ)元件的氧化物區(qū)。從而，在編程和擦除操作期間，電子可以進(jìn)入或穿過(guò)3D NAND中的氧化物區(qū)并且導(dǎo)致耐久性問(wèn)題。
[0051]本文中公開的實(shí)施方式包括動(dòng)態(tài)地調(diào)節(jié)擦除深度，這可以提高耐久性。在一種實(shí)施方式中，對(duì)一組存儲(chǔ)器單元進(jìn)行擦除。然后，對(duì)經(jīng)擦除的存儲(chǔ)器單元中的至少一些存儲(chǔ)器單元進(jìn)行編程。對(duì)存儲(chǔ)器單元進(jìn)行編程通常影響意欲保持被擦除的那些存儲(chǔ)器單元的擦除閾值分布?？梢曰诰幊滩僮饔绊懖脸撝捣植嫉某潭葋?lái)調(diào)節(jié)(用于將來(lái)擦除操作的)擦除深度。作為一個(gè)示例，在編程之后對(duì)擦除分布的上尾進(jìn)行測(cè)量。在一種實(shí)施方式中，該上尾越高，下一擦除越淺。這有助于提高耐久性。在一種實(shí)施方式中，通過(guò)確定適當(dāng)擦除驗(yàn)證電平來(lái)動(dòng)態(tài)地調(diào)節(jié)擦除深度。可以對(duì)擦除驗(yàn)證過(guò)后進(jìn)行的擦除脈沖的數(shù)量進(jìn)行調(diào)節(jié)而不是對(duì)擦除驗(yàn)證電平進(jìn)行調(diào)節(jié)(或者可以除對(duì)擦除驗(yàn)證電平進(jìn)行調(diào)節(jié)以外對(duì)擦除驗(yàn)證過(guò)后進(jìn)行的擦除脈沖的數(shù)量進(jìn)行調(diào)節(jié))來(lái)動(dòng)態(tài)地調(diào)節(jié)擦除深度。
[0052]本文中公開的技術(shù)可以應(yīng)用于2D NAND和3D NAND，但是并非一定限制于此。NAND閃存存儲(chǔ)器結(jié)構(gòu)可以在兩個(gè)選擇柵極之間串聯(lián)布置多個(gè)晶體管。選擇柵極與串聯(lián)的晶體管稱為NAND串。圖1A是示出了一個(gè)NAND串的俯視圖。圖1B是NAND串的等效電路。圖1A和圖1B中描繪的NAND串包括串聯(lián)的并且夾在第一選擇柵極120與第二選擇柵極122之間的四個(gè)晶體管100、102、104和106。選擇柵極120將NAND串連接至位線126。選擇柵極122將NAND串連接至源極線128。通過(guò)向控制柵極120CG施加適當(dāng)電壓來(lái)控制選擇柵極120。通過(guò)向控制柵極120CG施加適當(dāng)電壓來(lái)控制選擇柵極122。晶體管100、102、104和106中的每個(gè)晶體管具有控制柵極和浮柵。晶體管100具有控制柵極100CG和浮柵100FG。晶體管102包括控制柵極102CG和浮柵102FG。晶體管104包括控制柵極104CG和浮柵104FG。晶體管106包括控制柵極106CG和浮柵106FG。控制柵極100CG連接至字線WL3，控制柵極102CG連接至字線WL2，控制柵極104CG連接至字線WLl，以及控制柵極106CG連接至字線WLO。在一種實(shí)施方式中，晶體管100、102、104和106均是存儲(chǔ)器單元。在其他實(shí)施方式中，存儲(chǔ)器單元可以包括多個(gè)晶體管或者可以不同于所描繪的那樣。選擇柵極120連接至選擇線S⑶。選擇柵極122連接至選擇線SGS。
[0053]圖2提供了以上描述的NAND串的一種實(shí)施方式的橫截面圖。圖2針對(duì)形成在襯底中的2D NAND串。NAND串的晶體管形成在P阱區(qū)140。P阱區(qū)又可以在P型襯底144的η阱區(qū)142中。每個(gè)晶體管包括由控制柵極(100CG、102CG、104CG和106CG)和浮柵(100FG、102FG、104FG和106FG)構(gòu)成的堆疊式柵極結(jié)構(gòu)。浮柵形成在氧化物膜或其他電介質(zhì)膜頂端的P阱的表面上?？刂茤艠O在浮柵之上，其中，多晶硅間電介質(zhì)層將控制柵極與浮柵隔開。存儲(chǔ)器單元(100、102、104和106)的控制柵極形成字線。N+摻雜層130、132、134、136和138在相鄰單元之間共享，從而單元彼此串聯(lián)連接以形成NAND串。這些N+摻雜層形成單元中的每個(gè)單元的源極和漏極。例如，N+摻雜層130用作晶體管122的漏極以及晶體管106的源極，N+摻雜層132用作晶體管106的漏極以及晶體管104的源極，N+摻雜層134用作晶體管104的漏極以及晶體管102的源極，N+摻雜層136用作晶體管102的漏極以及晶體管100的源極，以及N+摻雜層138用作晶體管100的漏極以及晶體管120的源極。N+摻雜層126連接至用于NAND串的位線，而N+摻雜層128連接至用于多個(gè)NAND串的公共源極線。
[0054]注意，盡管圖1A至圖2示出了 NAND串中的四個(gè)存儲(chǔ)器單元，但是四個(gè)晶體管的使用僅作為示例提供。使用本文中描述的技術(shù)的NAND串可以具有少于四個(gè)存儲(chǔ)器單元或多于四個(gè)存儲(chǔ)器單元。例如，一些NAND串包括8個(gè)、16個(gè)、32個(gè)、64個(gè)或更多個(gè)存儲(chǔ)器單元。
[0055]每個(gè)存儲(chǔ)器單元可以存儲(chǔ)以模擬或數(shù)字形式表示的數(shù)據(jù)。當(dāng)存儲(chǔ)一位數(shù)字?jǐn)?shù)據(jù)時(shí)，存儲(chǔ)器單元的可能的閾值電壓的范圍內(nèi)分成兩個(gè)范圍，這兩個(gè)范圍被分配邏輯數(shù)據(jù)“I”和“O”。在NAND型閃存存儲(chǔ)器的一個(gè)示例中，在存儲(chǔ)器單元被擦除之后閾值電壓為負(fù)，并且被限定為邏輯“I”。在編程操作之后閾值電壓為正，并且被限定為邏輯“O”。當(dāng)閾值電壓為負(fù)并且通過(guò)向控制柵極施加OV來(lái)試圖讀取時(shí)，存儲(chǔ)器單元會(huì)接通以指示存儲(chǔ)著邏輯I。當(dāng)閾值電壓為正并且通過(guò)向控制柵極施加OV來(lái)試圖進(jìn)行讀取操作時(shí)，存儲(chǔ)器單元不會(huì)接通，這指示存儲(chǔ)著邏輯O。
[0056]存儲(chǔ)器單元還可以存儲(chǔ)多個(gè)狀態(tài)，由此存儲(chǔ)多位數(shù)字?jǐn)?shù)據(jù)。當(dāng)存儲(chǔ)多個(gè)狀態(tài)的數(shù)據(jù)時(shí)，閾值電壓窗口被劃分成狀態(tài)的數(shù)量。例如，如果使用了四個(gè)狀態(tài)，則會(huì)存在分配給數(shù)據(jù)值“ 11”、“ 10”、“01”和“00”的四個(gè)閾值電壓范圍。在NAND型存儲(chǔ)器的一個(gè)示例中，擦除操作之后的閾值電壓為負(fù)并且被限定為“11”。對(duì)于狀態(tài)“10”、“01”和“00”使用正的閾值電壓。在一些實(shí)現(xiàn)方式中，使用格雷編碼分配對(duì)閾值范圍分配數(shù)據(jù)值(例如，邏輯狀態(tài))，以使得在浮柵的閾值電壓不正確地轉(zhuǎn)換成其相鄰物理狀態(tài)的情況下，僅會(huì)影響一位。被編程在存儲(chǔ)器單元中的數(shù)據(jù)與該單元的閾值電壓范圍之間的具體關(guān)系取決于針對(duì)該存儲(chǔ)器單元所采用的數(shù)據(jù)編碼方案。
[0057]除NAND閃存存儲(chǔ)器以外，本技術(shù)還可以用于其他類型的非易失性存儲(chǔ)器。
[0058]在閃存EEPROM系統(tǒng)中使用的另一類型的存儲(chǔ)器單元利用非導(dǎo)電介電材料代替導(dǎo)電的浮柵，以便以非易失性方式存儲(chǔ)電荷。由氧化硅、氮化硅以及氧化硅(“0N0”)形成的三層電介質(zhì)在存儲(chǔ)器單元的溝道之上，并且夾在導(dǎo)電的控制柵極與導(dǎo)電的半導(dǎo)體襯底的表面之間。通過(guò)將電子從單元溝道注入到氮化物中來(lái)對(duì)該單元編程，其中，這些電子被捕獲并且被存儲(chǔ)在受限區(qū)域中。然后這里所存儲(chǔ)的電荷以可檢測(cè)的方式改變?cè)搯卧臏系赖囊徊糠值拈撝惦妷?。通過(guò)將熱空穴注入到氮化物中來(lái)擦除該單元。可以以下述分裂柵配置來(lái)設(shè)置類似的單元，在所述分裂柵配置中，摻雜的多晶硅柵極在存儲(chǔ)器單元溝道的一部分之上延伸以形成分離的選擇晶體管。
[0059]在另一方法中，在每個(gè)NROM單元中存儲(chǔ)兩位，其中ONO介電層延伸跨越源極擴(kuò)散與漏極擴(kuò)散之間的溝道。一個(gè)數(shù)據(jù)位的電荷位于與漏極相鄰的介電層中，并且另一數(shù)據(jù)位的電荷位于與源極相鄰的介電層中。通過(guò)分別讀取在電介質(zhì)中空間上分離的電荷存儲(chǔ)區(qū)的二進(jìn)制狀態(tài)來(lái)獲得多狀態(tài)數(shù)據(jù)存儲(chǔ)。
[0060]圖3描繪了塊BLKO中的例如在圖1A至圖2中示出的三個(gè)示例NAND串。BLKO包括多個(gè)NAND串NSO、NSU NS2、…以及與相應(yīng)的感測(cè)放大器SAO、SAU SA2、…通信的相應(yīng)的位線，例如BL0、BL1、BL2、…。BLKO包括非易失性存儲(chǔ)元件的集合。每個(gè)NAND串在一端處連接至漏極(SGD)晶體管的選擇柵極，以及SGD晶體管的控制柵極經(jīng)由公共SGD線連接。NAND串在其另一端處連接至源極(SGS)晶體管的選擇柵極，SGS晶體管又連接至公共源極線(SL)。多條字線WLO至WL63在SGS晶體管與S⑶晶體管之間延伸。WLO是與塊的源極側(cè)(SS)相鄰的邊緣字線，WL63是與塊的漏極側(cè)(DS)相鄰的邊緣字線。
[0061]示例NAND串NSO包括:具有相應(yīng)的控制柵極CG63、…、CG32至CG28、…、CGO的存儲(chǔ)元件301、…、302至306、.^307,具有控制柵極CGsgs的SGS晶體管308以及具有控制柵極CGsgd的S⑶晶體管300。另一示例NAND串NSl包括:存儲(chǔ)元件311、…、312至316、…、317，SGS晶體管318以及S⑶晶體管310。另一示例NAND串NS2包括:存儲(chǔ)元件321、…、322至326、…、327，SGS晶體管328以及S⑶晶體管320。NAND串NSO、NS2、…被偶數(shù)編號(hào)，NAND串NSU NS3(未示出)、…被奇數(shù)編號(hào)。類似地，位線BLO、BL2、…被偶數(shù)編號(hào)，位線BL1、BL3(未示出)、…被奇數(shù)編號(hào)。存儲(chǔ)元件可以存儲(chǔ)用戶數(shù)據(jù)和/或非用戶數(shù)據(jù)。
[0062]圖4是包