本公開實施例涉及存儲器，特別涉及電阻式隨機存取存儲器的裝置與操作方法。

背景技術：

許多現(xiàn)代電子設備具備應用于存儲數(shù)據(jù)的電子存儲器。電子存儲器可以是易失性存儲器(volatilememory)或非易失性存儲器(non-volatilememory)。易失性存儲器在被供電時存儲數(shù)據(jù)，而非易失性存儲器能夠在沒有電力時存儲數(shù)據(jù)。電阻式隨機存取存儲器(resistiverandomaccessmemory(rram))是下一代非易失性存儲器技術的一種具有前景的選項。rram的結構簡單、所需的單元面積(cellarea)小、切換電壓低、切換時間短，且可與互補式金屬氧化物半導體(cmos)制程兼容。

技術實現(xiàn)要素：

本公開一些實施例提供一種電阻式隨機存取存儲器陣列的操作方法。操作方法包括執(zhí)行一被選擇的電阻式隨機存取存儲器裝置的一讀取操作。讀取操作包括：施加一第一讀取電壓至耦接一電阻式隨機存取存儲器陣列中的一電阻式隨機存取存儲器單元列的一字線，以啟動字線，其中電阻式隨機存取存儲器單元列包括被選擇的電阻式隨機存取存儲器裝置；施加一第二讀取電壓至耦接被選擇的電阻式隨機存取存儲器裝置的一第一電極的一位元線；以及施加一或多個非零偏壓至耦接電阻式隨機存取存儲器單元列中具有多個未選擇的電阻式隨機存取存儲器裝置的多個電阻式隨機存取存儲器單元的多個位元線以及多個選擇線。

本公開一些實施例提供一種電阻式隨機存取存儲器陣列的操作方法。操作方法包括執(zhí)行一被選擇的電阻式隨機存取存儲器裝置的一讀取操作。讀取操作包括：施加一第一非零電壓至耦接一電阻式隨機存取存儲器陣列的一電阻式隨機存取存儲器單元列的一字線，其中電阻式隨機存取存儲器單元列包括被選擇的電阻式隨機存取存儲器裝置；施加一第二非零電壓至耦接被選擇的電阻式隨機存取存儲器裝置的一第一電極的一位元線；施加一基本上為零的電壓至可操作地耦接被選擇的電阻式隨機存取存儲器裝置的一第二電極的一選擇線；以及施加一非零偏壓至耦接電阻式隨機存取存儲器單元列中具有多個未選擇的電阻式隨機存取存儲器裝置的多個電阻式隨機存取存儲器單元的多個位元線以及多個選擇線。

本公開一些實施例提供一種集成電路芯片。集成電路芯片包括一電阻式隨機存取存儲器陣列、一字線解碼器、一位元線解碼器、一偏壓元件。電阻式隨機存取存儲器陣列包括多個電阻式隨機存取存儲器單元。字線解碼器被配置以施加一第一讀取電壓至耦接電阻式隨機存取存儲器陣列中的一電阻式隨機存取存儲器單元列的一字線。電阻式隨機存取存儲器單元列包括一被選擇的電阻式隨機存取存儲器裝置。位元線解碼器被配置以施加一第二讀取電壓至耦接被選擇的電阻式隨機存取存儲器裝置的一第一電極的一位元線。偏壓元件被配置以施加一非零偏壓至耦接電阻式隨機存取存儲器單元列中具有多個未選擇的電阻式隨機存取存儲器裝置的多個電阻式隨機存取存儲器單元的多個位元線以及多個選擇線。

附圖說明

根據(jù)以下的詳細說明并配合說明書附圖做完整公開。應注意的是，根據(jù)本產(chǎn)業(yè)的一般作業(yè)，圖示并未必按照比例繪制。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。

圖1是依據(jù)本公開實施例的包括偏壓元件的rram電路的示意圖，上述偏壓元件可被配置以改善上述rram的讀取電流窗口；

圖2是依據(jù)本公開實施例的對rram電路執(zhí)行讀取操作的方法流程圖，上述方法使用偏壓以改善上述rram的讀取電流窗口；

圖3是依據(jù)本公開實施例的對rram電路執(zhí)行讀取操作的示意圖；

圖4是依據(jù)本公開實施例的rram的操作方法的時序圖；

圖5a-5c是依據(jù)本公開實施例的rram的操作方法的示意圖；

圖6是依據(jù)本公開實施例的包括耦接偏壓元件的rram單元的集成電路芯片的剖面圖；

圖7a-7b是依據(jù)本公開實施例的包括耦接偏壓元件的rram陣列的rram電路的示意圖。

附圖標記說明：

100～rram電路

102～rram陣列

104a-104d～rram單元

106～rram裝置

108～存取晶體管

110～字線解碼器

112～位元線解碼器

114～選擇線解碼器

116～感測電路

118～偏壓元件

addr1～第一位址

addr2～第二位址

addr3～第三位址

wl1-wlm～字線

bl1-bln～位元線

sl1-sln～選擇線

200～方法

202-212～動作

300～示意圖

106a、106b～rram裝置

108a、108b～存取晶體管

vwl1～第一字線電壓

vwl2～第二字線電壓

vbl1～第一位元線電壓

vbl2～第二位元線電壓

vsl1～第一選擇線電壓

vsl2～第二選擇線電壓

vbias～偏壓

400～時序圖

402～成型操作

404～設置操作

406～重置操作

408～讀取操作

t0～初始時間

t1～第一時間

t2～第二時間

t3～第三時間

t4～第四時間

vwl_sel、vwl_unsel、vbl_sel、vbl_unsel、vsl_sel、vsl_unsel～電壓

v1wl～第一字線電壓

v1bl～第一位元線電壓

v1sl～第一選擇線電壓

v2wl～第二字線電壓

v2bl～第二位元線電壓

v2sl～第二選擇線電壓

v3wl～第三字線電壓

v3bl～第三位元線電壓

500～圖表

502～第一字線電壓

504～第二字線電壓

506～第一位元線電壓

508～第二位元線電壓

510～第一選擇線電壓

512～第二選擇線電壓

514～示意圖

vwl～字元線電壓

516～圖示

518～第一電流范圍

520～第二電流范圍

522～讀取電流窗口

600～集成電路芯片

602～基底

604～晶體管裝置

606～源極區(qū)域

607～通道區(qū)域

608～漏極區(qū)域

609～柵極介電層

610～柵極電極

612～選擇線

614～金屬互連層

616～字線

618～rram裝置

620～底部電極

622～介電材料層

624～上部電極

626～導電細絲

628～位元線

700～rram電路

702～偏壓元件

704a、704b～感測電路

706～控制單元

708～多工器

710～感測放大器

712～偏壓元件解碼器

addrwl～第一位址

addrbl/sl～第二位址

vref～參考電壓

dout～輸出數(shù)據(jù)狀態(tài)

714～rram電路

具體實施方式

以下的公開內容提供許多不同的實施例或范例以實施本公開的不同特征。以下的公開內容敘述各個構件及其排列方式的特定范例，以簡化說明。當然，這些特定的范例并非用以限定。例如，若是本公開書敘述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征與上述第二特征是直接接觸的實施例，亦可能包含了有附加特征形成于上述第一特征與上述第二特征之間，而使上述第一特征與第二特征可能未直接接觸的實施例。另外，以下公開書不同范例可能重復使用相同的參考符號及/或標記。這些重復為了簡化與清晰的目的，并非用以限定所討論的不同實施例及/或結構之間有特定的關系。

此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的”以及類似的用詞，為了便于描述圖示中一個元件或特征與另一個(些)元件或特征之間的關系。除了在附圖中示出的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置的不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。

電阻式隨機存取存儲器(resistiverandomaccessmemory(rram)裝置通常包括高k值的介電材料層。上述介電材料層是被配置于導電電極之間，且上述導電電極被配置在后段制程(back-end-of-the-line(beol))的金屬化堆迭中。rram裝置被配置以基于電阻狀態(tài)之間的可逆切換過程來進行操作。所述可逆切換的特征，可通過選擇性地形成穿過上述高k值介電材料層的導電細絲(filament)來實現(xiàn)。舉例而言，上述高k值介電材料層(通常為絕緣體)可經(jīng)由在上述導電電極之間施加電壓而導電，借此形成延伸穿過上述高k值電介質材料層的導電細絲。rram單元(cell)具有對應第一數(shù)據(jù)值(例如邏輯“0”)的第一(例如“高”)電阻狀態(tài)，且具有對應第二數(shù)據(jù)值(例如邏輯“1”)的第二(例如“低”)電阻狀態(tài)。

在未來的技術發(fā)展中，rram單元的尺寸縮放可能會因為性能和可靠度的特性而受到限制。舉例而言，隨著rram單元的尺寸減少，第一數(shù)據(jù)狀態(tài)(例如“0”)與第二數(shù)據(jù)狀態(tài)(例如“1”)之間的電流差值(亦即讀取電流窗口(readcurrentwindow))也隨的減少，造成更加難以從rram單元精確地讀取數(shù)據(jù)狀態(tài)。應可理解，上述電流窗口的尺寸可通過較高的字線(wordline)電壓來增加。然而，使用較高的字線電壓會增加存取晶體管的柵極與源極電壓(gate-sourcevoltage(vgs))。較高的柵極與源極電壓可造成上述存取晶體管的柵極介電層的損壞，導致可靠度的疑慮(例如裝置故障)。

本公開實施例涉及rram電路，上述rram電路包括被配置以改善上述rram電路的讀取電流窗口的一偏壓元件以及相關的方法。在一些實施例中，上述rram電路包括一rram陣列，且所述rram陣列具有多個rram單元。一字線解碼器被配置以施加一第一讀取電壓至一字線，且上述字線耦接包括一被選擇的rram單元的一rram單元列(arowofrramcells)。一位元線解碼器被配置以施加一第二讀取電壓至耦接上述被選擇的rram單元。一偏壓元件被配置以施加一非零偏壓(non-zerobiasvoltage)至耦接上述rram單元列的多個未選擇的rram單元的多個位元線以及多個選擇線。通過施加非零偏壓至耦接多個未選擇的rram單元的多個位元線與多個選擇線，在一讀取操作期間可使用一較高的字線電壓，進而增加上述rram電路的一讀取電流窗口且不損害對應的存取晶體管。

圖1描繪依據(jù)本公開一些實施例的一rram電路100的示意圖。rram電路100包括一偏壓元件，且上述偏壓元件被配置以改善上述rram電路的一讀取電流窗口。

rram電路100包括一rram陣列102，且rram陣列102具有多個rram單元104a-104d。rram單元104a-104d以列(row)及/或行(column)的方式被配置于rram陣列102中。在rram陣列102的一列之中的rram單元104a、104b或104c、104d，是可操作地(operably)分別耦接至一字線wl1或wl2。在rram陣列102的一行之中的rram單元104a、104c或104b、104d，是可操作地分別耦接至一位元線bl1或bl2以及一選擇線sl1或sl2。rram單元104a-104d分別與通過字線wl1或wl2與位元線bl1或bl2及/或選擇線sl1或sl2的交叉點定義的一位址相關聯(lián)。

rram單元104a-104d分別包括一rram裝置106以及一存取晶體管108。rram裝置106具備一電阻狀態(tài)，且上述電阻狀態(tài)可在一低電阻狀態(tài)與一高電阻狀態(tài)之間切換。上述電阻狀態(tài)指示儲存在rram裝置106中的一數(shù)據(jù)值(例如“1”或“0”)。rram裝置106具有耦接一位元線bl1或bl2的一第一端，且具有耦接存取晶體管108的一第二端。存取晶體管108具備耦接一字線wl1或wl2的一柵極、耦接一選擇線sl1或sl2的一源極、以及耦接上述rram裝置106的上述第二端的一漏極。通過啟動字線wl1或wl2，存取晶體管108被啟動，進而允許一選擇線sl1或sl2被耦接至上述rram裝置106的上述第二端。

rram陣列102被耦接至支援電路，且上述支援電路被配置以從rram單元104a-104d讀取數(shù)據(jù)及/或將數(shù)據(jù)寫入rram單元104a-104d。在一些實施例中，上述支援電路包括一字線解碼器110、一位元線解碼器112、一選擇線解碼器114、以及感測電路116。字線解碼器110被配置以基于一第一位址addr1，選擇性地施加一信號(例如一電流及/或一電壓)至字線wl1-wl2其中之一；位元線解碼器112被配置以基于一第二位址addr2，選擇性地施加一信號至位元線bl1-bl2其中之一；以及選擇線解碼器114被配置以基于一第三位址addr3，選擇性地施加一信號至選擇線sl1-sl2其中之一。在一些實施例中，第二位址addr2與第三位址addr3可為相同的位址。

通過選擇性地將信號施加至字線wl1-wl2、位元線bl1-bl2、選擇線sl1-sl2，上述支援電路可執(zhí)行成型(forming)、設定(set)、重置(reset)、以及rram單元104a-104d中的被選擇rram單元的讀取操作。舉例而言，為了從rram單元104a讀取數(shù)據(jù)，字線解碼器110施加一信號(例如電壓)至字線wl1；位元線解碼器112施加一信號(例如電壓)至位元線bl1；以及選擇線解碼器114施加一信號(例如電壓)至選擇線sl1。上述所施加的信號使感測電路116接收具有取決于rram單元104a的數(shù)據(jù)狀態(tài)的一數(shù)值的信號(例如電壓)。感測電路116被配置以感測此信號并且基于所述信號判定被選擇的rram單元104a的數(shù)據(jù)狀態(tài)(例如將所接收的電壓與參考電壓進行比較)。

位元線bl1-bl2以及選擇線sl1-sl2亦耦接至一偏壓元件118。在rram陣列102的一操作期間中(例如一讀取操作、一設置操作、一重置操作)，偏壓元件118被配置以選擇性地施加一非零偏壓至耦接未選擇的rram單元104b的位元線bl1-bl2及/或選擇線sl1-sl2，且未選擇的rram單元104b是在耦接一已啟動字線的一rram單元列之中。舉例而言，若rram單元104a在一讀取操作期間被選擇，偏壓元件118可在所述期間中施加一非零偏壓至位元線bl2以及選擇線sl-2。

施加一非零偏壓至耦接未選擇的rram單元的位元線bl1或bl2以及選擇線sl1或sl2，實現(xiàn)一被選擇的字線與一未選擇的選擇線及/或位元線的電壓之間的一較小電位差。上述較小的電位差可減少未選擇的rram單元的存取晶體管108的跨越柵極介電層的電壓差值，藉此允許使用一較高的字線電壓且不會對未選擇的rram單元的存取晶體管108增加損害。在一讀取操作期間使用一較高的字線電壓，可增加所被選擇的rram單元的存取晶體管108的一讀取電流窗口。

圖2是依據(jù)本公開一些實施例的執(zhí)行一rram電路的一讀取操作的方法流程圖，且上述rram電路使用偏壓以改善上述rram電路的一讀取電流窗口。

雖然方法200在本公開實施例中被描繪以及描述為一是列動作或事件，但是應當理解，這些動作或事件的所示順序不應被解釋為對本公開實施例造成任何限制。舉例而言，一些動作可以用不同的順序執(zhí)行及/或與本公開實施例所述及/或所述以外的動作或事件同時發(fā)生。另外，并非所有被描述的動作都需要被用于實現(xiàn)本公開實施例所描述的一或多個面相或實施例。此外，本公開實施例所描繪的一個或多個動作可以在一個或多個單獨的動作及/或階段中執(zhí)行。

在動作202中，一第一讀取電壓被施加至一字線以啟動上述字線，且上述字線耦接一rram單元列。在一些實施例中，上述字線可耦接上述rram單元列的多個存取晶體管的柵極。

在動作204中，一第二讀取電壓被施加至一位元線，且上述位元線耦接上述rram單元列的一被選擇的rram單元的一rram裝置的一第一電極。上述第二讀取電壓可為一非零電壓且具有小于上述第一讀取電壓的一數(shù)值。

在動作206中，一第三讀取電壓(小于上述第二讀取電壓)被施加至一選擇線，上述選擇線可操作地耦接上述被選擇的rram單元的上述rram裝置的一第二電極。在一些實施例中，上述第三讀取電壓可與一漏極供應電壓(vdd)相同。在一些實施例中，上述第三讀取電壓可基本上等于零伏特。

在動作208中，一或多個非零偏壓被施加至耦接上述rram單元列中未選擇的rram單元的多個位元線及/或多個選擇線。在一些實施例中，動作208可依據(jù)動作210與212以執(zhí)行。

在動作210中，一第一非零偏壓被施加至耦接上述rram單元列中未選擇的rram單元的多個位元線。

在動作212中，一第二非零偏壓被施加至耦接上述rram單元列中未選擇的rram單元的多個選擇線。

應可理解，方法200的各動作可以用任何順序來執(zhí)行。舉例而言，在一些實施例中，在施加上述第一讀取電壓(動作202)、上述第二讀取電壓(動作204)、及/或上述第三讀取電壓(動作206)的前，上述非零偏壓的一或多個電壓可被施加至耦接未選擇的rram單元的多個位元線及/或多個選擇線(動作210及/或動作212)。在一些實施例中，在施加上述一或多個讀取電壓的前施加上述非零偏壓，可通過減少一存取晶體管的跨越一柵極介電層的電壓差值(例如通過在施加上述第一讀取電壓的前施加上述非零偏壓，使上述第一讀取電壓的整體沒有成為一柵極介電層的跨電壓)以減少上述柵極介電層的損壞。在一些實施例中，上述非零偏壓的一或多個電壓(動作210及/或動作212)可在施加上述讀取電壓的一或多個電壓(動作202、動作204、及/或動作206)的后，被施加至耦接未選擇的rram單元的多個位元線及/或多個選擇線。

此外，當方法200描述在一讀取操作期間施加非零偏壓至耦接未選擇的rram單元的多個位元線及/或多個選擇線時，所述方法并未受限于所述操作。相反地，可在任何rram操作中(例如一讀取操作、一設置操作、一重置操作)，施加非零偏壓至耦接未選擇的rram單元的多個位元線及/或多個選擇線，借此減少跨越一存取晶體管的上述柵極介電層的電壓差值。

圖3是依據(jù)本公開一些實施例的示意圖300，用以描繪在一rram電路中執(zhí)行一讀取操作的方法。

如圖3所示，一第一字線電壓vwl1被施加至一第一字線wl1，且第一字線wl1耦接一rram陣列102的rram單元104a-104b的一第一列，其中rram陣列102包括一被選擇的rram單元104a。第一字線電壓vwl1被提供至上述rram單元104a-104b的上述第一列的存取晶體管108的柵極。第一字線電壓vwl1可具有非零電壓值(例如1.4伏特)。

在被選擇的rram單元104a內，第一位元線電壓vbl1被施加至一第一位元線bl1，且第一位元線bl1耦接被選擇的rram單元104a的rram裝置106a的一第一電極。在一些實施例中，第一位元線電壓vbl1等于從位元線解碼器112輸出的非零電壓與從偏壓元件118輸出的基本上為零的偏壓的總和。第一選擇線電壓vsl1被施加至一第一選擇線sl1，且第一選擇線sl1耦接被選擇的rram單元104a的存取晶體管108a。在一些實施例中，第一位元線電壓vbl1可基本上等于零伏特。在一些實施例中，第一選擇線電壓vsl1等于從選擇線解碼器114輸出的基本為零的電壓以及偏壓元件118的基本為零的偏壓輸出。

在未選擇的rram單元104b內，第二位元線電壓vbl2被施加至一第二位元線bl2，且第二位元線bl2耦接未選擇的rram單元104b的rram裝置106b的一第一電極。在一些實施例中，第二位元線電壓vbl2等于從位元線解碼器112輸出的基本上為零的電壓與從偏壓元件118輸出的非零偏壓的總和。第二選擇線電壓vsl2被施加至第二選擇線sl2，且第二選擇線sl2耦接未選擇的rram單元104b的存取晶體管108b。在一些實施例中，第二選擇線電壓vsl2等于從選擇線解碼器114輸出的基本上為零的電壓與從偏壓元件118輸出的非零偏壓的總和。

rram單元104a或104b內的存取晶體管108a或108b的閾值電壓(vgs)等于漏極與源極電壓(vds)以及柵極與漏極電壓(vdg)的總和(亦即vgs＝vds+vdg)。被選擇的rram單元104a內的存取晶體管108a，具有等于第一字線電壓vwl1的柵極電壓、等于第一位元線電壓vbl1的漏極電壓、以及等于第一選擇線電壓vsl1的源極電壓。被選擇的rram單元104a內的存取晶體管108a所得到的閾值電壓(vgs1)等于(vbl1-vsl1)+(vwl1-vbl1)。未選擇的rram單元104b的存取晶體管108b，具有等于第一字線電壓vwl1的柵極電壓、等于第二位元線電壓vbl2的漏極電壓、以及等于第二選擇線電壓vsl2的源極電壓。未選擇的rram單元104b內的存取晶體管108b所得到的閾值電壓(vgs2)等于(vbl2-vsl2)+(vwl2-vbl2)。

第一位元線電壓vbl1與第一選擇線電壓vsl1之間的差值，大于第二位元線電壓vbl2和第二選擇線電壓vsl2之間的差值；而第一字線電壓vwl1和第一位元線電壓vbl1之間的差值，基本上等于第一字線電壓vwl1和第二位元線電壓vbl2之間的差值。因此，被選擇的rram單元104a內的存取晶體管108的閾值電壓(vgs1)(亦即vgs1＝(vbl1-vsl1)+(vwl1-vbl1))大于未選擇的rram單元104b內的存儲晶體管108的閾值電壓(vgs2)(亦即vgs2＝(vbl2-vsl2)+(vwl2-vbl2))(因為rram單元內的存取晶體管的閾值電壓，是由施加至上述rram單元的位元線電壓與選擇線電壓之間的差值來控制)。

因此，施加一非零偏壓至耦接未選擇的rram單元104b的位元線bl2以及選擇線sl2，可允許被選擇的rram單元104a與未選擇的rram單元104b的存取晶體管(例如存取晶體管108a與108b)的柵極與漏極電壓(vdg)維持相同(例如在相對于未選擇的rram單元的存取晶體管108b的被選擇的rram單元的存取晶體管108a上增加漏極與源極電壓(vds)(vds＝vbl-vsl)與閾值電壓(vgs2＝vds2-vgd2)的時候)。換句話說，施加一偏壓(biasvoltage)至耦接未選擇的rram單元104b的位元線bl2與選擇線sl2，可減少未選擇的rram單元104b的存取晶體管108b的一閾值電壓(vgs2＝vds2-vgd2)，藉此在一讀取操作期間允許施加較大的字線電壓vwlx，且不會損害未選擇的rram單元104b的存取晶體管108b。

圖4是依據(jù)本公開一些實施例的時序圖400，用以說明rram電路的一操作方法。上述時序圖描述成型操作(formingoperation)402(在成型操作402中，一初始導電細絲是在一rram單元內形成)、設置操作404(在設置操作404中，一導電細絲斷開，導致高電阻狀態(tài))、重置操作406(在重置操作406中，導電細絲被重新形成，導致低電阻狀態(tài))、以及讀取操作408。

如時序圖400所示，上述rram電路在一初始時間t0沒有執(zhí)行操作。沒有偏壓被施加至上述rram電路的任何字線、位元線、及/或選擇線。

一成型操作在一第一時間t1執(zhí)行。在成型操作402期間，被選擇的字線上的電壓vwl_sel保持在第一字線電壓v1wl，而未選擇的字線上的電壓vwl_unsel保持在一低電壓(例如vdd或0伏特)。被選擇的位元線上的電壓vbl_sel保持在第一位元線電壓v1bl，而未選擇的位元線上的電壓vbl_unsel保持在一低電壓(例如vdd或0伏)。被選擇和未選擇的選擇線上的電壓(vsl_sel和vsl_unsel)保持在一低電壓(例如vdd或0伏特)。第一字線電壓v1wl啟動一rram陣列的一列中的多個rram單元的多個存取晶體管，借此在上述列的中的多個rram裝置與多條選擇線sl1-sln之間形成導電路徑。被選擇的位元線上的電壓vbl_sel和被選擇的選擇線上的電壓vsl_sel，在被選擇的rram單元的rram裝置的電極的間形成大電壓差。上述大電壓差驅動電流通過rram裝置內的一介電材料層，導致在rram裝置內形成一初始導電細絲(例如通過產(chǎn)生熱能及/或電磁力，引起在上述介電材料層中的氧空位徙動(oxygenvacancymigration)以形成上述初始導電細絲)。

一設置操作404在第二時間t2執(zhí)行。在設置操作404期間，被選擇的字線上的電壓vwl_sel保持在第一字線電壓v1wl，而未選擇的字線上的電壓vwl_unsel保持在一低電壓(例如vdd或0伏特)。被選擇的位元線上的電壓vbl_sel保持在第二位元線電壓v2bl，而未選擇的位元線上的電壓vbl_unsel保持在一低電壓(例如vdd或0伏)。在一些實施例中，第二位元線電壓v2bl可以小于第一位元線電壓v1bl。被選擇與未選擇的選擇線上的電壓(vsl_sel和vsl_unsel)保持在一低電壓(例如，vdd或0伏特)。第一字線電壓v1wl啟動一rram陣列的一列中的多個rram單元的多個存取晶體管，借此在上述rram陣列的上述列的中的多個rram裝置與多條選擇線sl1-sln之間形成導電路徑。被選擇的位元線上的電壓vbl_sel和被選擇的選擇線上的電壓vsl_sel形成一電壓差，且上述電壓差驅動電流通過一被選擇的rram單元的一rram裝置內的一介電材料層。由于在rram裝置中存在細絲，設置操作404可以使用比初始成型操作402更小的電壓差(例如更小的位元線電壓)。

一重置操作406在第三時間t3執(zhí)行。在重置操作406期間，被選擇的字線上的電壓vwl_sel保持在第二字線電壓v2wl，而未選擇的字線上的電壓vwl_unsel保持在一低電壓(例如vdd或0伏特)。被選擇與未被選擇的位元線上的電壓(vbl_sel和vbl_unsel)保持在一低電壓(例如vdd或0伏)。被選擇的選擇線上的電壓vsl_sel保持在第一選擇線電壓v1sl，而未選擇的選擇線上的電壓vsl_unsel保持在一低電壓(例如vdd或0伏特)。第二字線電壓v2wl啟動一rram陣列的一列中的多個rram單元的多個存取晶體管，借此在上述rram陣列的上述列的中的多個rram裝置與多條選擇線sl1-sln之間形成導電路徑。被選擇的位元線上的電壓vbl_sel和被選擇的選擇線上的電壓vsl_sel形成一電壓差，且上述電壓差驅動電流通過一被選擇的rram單元的一rram裝置內的一介電材料層(沿著與設置操作相反的方向)，借此斷開上述rram裝置內的一導電細絲。

一讀取操作408在第四時間t4執(zhí)行。在讀取操作408期間，被選擇的字線上的電壓vwl_sel保持在第三字線電壓v3wl，而未選擇的字線上的電壓vwl_unsel保持在一低電壓(例如vdd或0伏特)。第三字線電壓v3wl可大于第一字線電壓v1wl。被選擇與未被選擇的位元線上的電壓(vbl_sel和vbl_unsel)保持在第三位元線電壓v3bl。被選擇的選擇線上的電壓vsl_sel保持在一低電壓(例如vdd或0伏特)，而未選擇的選擇線上的電壓vsl_unsel保持在第二選擇線電壓v2sl(亦即一非零偏壓)。在一些實施例中，第三位元線電壓v3bl基本上等于第二選擇線電壓v2sl。第三字線電壓v3wl啟動一rram陣列的一列中的多個rram單元的多個存取晶體管，借此在上述rram陣列的上述列之中的多個rram裝置與多條選擇線sl1-sln之間形成導電路徑，且在一被選擇的rram單元的一rram裝置的多個電極的間形成一電壓差。

第5a-5c圖詳細地描述本公開一些實施例的操作一rram電路的方法。如第5a-5c圖所示的內容，在一讀取操作期間所使用的一第一字線電壓具有大約等于1.4伏特的數(shù)值。應可理解，使用具有大約等于1.4伏特的數(shù)值的一第一字線電壓可改善一被選擇的rram單元的一讀取電流窗口。在一rram陣列的一讀取操作期間，具有大約等于1.4伏特的數(shù)值的一第一字線電壓，基本上不是可被允許的字線電壓，因為此種電壓可能會損壞多個未選擇的rram單元內的多個存取晶體管的柵極介電層。然而，在耦接未選擇的rram單元的多個位元線與多個選擇線上使用一偏壓，可減輕上述存取晶體管的損壞。因此，上述字線電壓可被允許使用。

雖然第5a-5c圖描述關于一第一字線電壓具有大約等于1.4伏特的數(shù)值的實施例，但所述實施例不是限制性實施例。相對地，在其他實施例中，上述第一字線電壓可以具有大于1.4伏特(例如1.6伏特，1.8伏特等)或小于1.4伏特(例如1.2伏特等)的數(shù)值。

圖5a是依據(jù)本公開一些實施例的圖表500，描述一rram電路執(zhí)行成型、設置、重置、以及讀取操作所使用的示范性電壓。

如圖表500所示，在一讀取操作期間，具有大約等于1.4伏特的數(shù)值的一第一字線電壓502被施加至一字線，且上述字線耦接包括一被選擇的rram單元的一rram單元列；而具有基本上為零的電壓的一第二字線電壓504，被施加至耦接不包括上述被選擇的rram單元的多個rram單元列的多個字線。具有大約等于0.3伏特的數(shù)值的第一與第二位元線電壓506和508，被施加至耦接被選擇的rram單元和未選擇的rram單元的位元線。在一些實施例中，第一位元線電壓506可通過一位元線解碼器來產(chǎn)生，而第二位元線電壓508可通過一偏壓元件來產(chǎn)生。具有基本上為零的電壓的一第一選擇線電壓510，被施加至可操作地耦接一被選擇的rram單元的一選擇線；而具有大約等于0.3伏特的數(shù)值的一第二選擇線電壓512被施加至耦接上述未選擇的rram單元的多個選擇線。在一些實施例中，第二選擇線電壓512可以通過一偏壓元件來產(chǎn)生。

在一些實施例中，在一成型操作及/或一設置操作期間，第一字線電壓502與第二位元線電壓508之間的差值，可以大約等于被選擇的字線的電壓與未選擇的位元線的電壓之間的差值。

圖5b是依據(jù)本公開一些實施例的示意圖514，通過施加圖5a所述的電壓，描述一被選擇的rram單元104a內的rram裝置106的一讀取操作。

圖5c是依據(jù)本公開一些實施例的圖示516，描繪一rram裝置對應圖5a所述的電壓的一讀取電流。上述圖示描述沿著一x軸的讀取電流以及沿著一y軸的位元數(shù)(亦即具有讀取電流值的一些位元)。

如圖示516所示，上述讀取電流具有第一電流范圍518，第一電流范圍518用于具有第一值的存儲數(shù)據(jù)狀態(tài)(例如用于具有「0」的數(shù)據(jù)狀態(tài))；以及具有第二電流范圍520，第二電流范圍520用于具有第二值的存儲數(shù)據(jù)狀態(tài)(例如具有「1」的數(shù)據(jù)狀態(tài))。第一電流范圍518和第二電流范圍520之間的差是讀取電流窗口522。在讀取操作期間，讀取電流窗口522越大，可使多個數(shù)據(jù)狀態(tài)彼此越容易被區(qū)分。

將第一字線電壓502施加至被選擇的字線(具有大約等于1.4伏特的數(shù)值)，可改善rram單元在較小的字線電壓時的讀取電流窗口。舉例而言，第一字線電壓502(具有大約等于1.4伏特的數(shù)值)的應用，可使讀取電流窗口大約為11微安培(ua)；相較于大約為1.1伏特的字線電壓，大約為1.1伏特的字線電壓提供大約為6微安培的讀取電流窗口。

圖6是依據(jù)本公開一些實施例的集成電路芯片600的一剖面圖，集成電路芯片600包括耦接一偏壓元件的rram單元。

集成電路芯片600包括形成于一基底602上的一rram裝置618。在一些實施例中，基底602可包括任何類型的半導體主體(例如硅、sige、soi)，例如半導體晶圓及/或在一晶圓上的一或多個晶粒(die)，亦可包括相關聯(lián)的任何其他類型的金屬層、裝置、半導體及/或晶膜層(epitaxiallayer)等等。

一晶體管裝置604被形成于基底602中。晶體管裝置604包括一源極區(qū)域606以及一漏極區(qū)域608，源極區(qū)域606與漏極區(qū)域608被一通道區(qū)域607所分離。晶體管裝置604亦包括一柵極電極610，且柵極電極610是通過一柵極介電層609與通道區(qū)域607分離。源極區(qū)域606通過一或多個金屬互連層614(例如一金屬線、一金屬通孔(metalvia)、及/或一導電接觸部(contact))耦接至一選擇線612。柵極電極610通過一或多個金屬互連層614耦接至一字線616。漏極區(qū)域608通過一或多個金屬互連層614耦接至rram裝置618的一底部電極620。

rram裝置618的一底部電極620通過介電材料層622與一上部電極624分離。一導電細絲626(包括氧空位鏈(chainofoxygenvacancies))在rram裝置618已執(zhí)行一成型操作后，可延伸通過介電材料層622。一上部金屬通孔更將rram裝置618的上部電極624耦接至一位元線628(形成于覆蓋rram裝置618的一金屬互連層中)。在一些實施例中，底部電極620與上部電極624可包括導電材料，例如鉑(pt)、鋁-銅(alcu)、氮化鈦(tin)、金(au)、鈦(ti)、鉭(ta)、氮化鉭(tan)、鎢(w)、氮化鎢(wn)、及/或銅(cu)。在一些實施例中，介電材料層622可包括氧化鎳(nio)、氧化鈦(tio)、氧化鉿(hfo)、氧化鋯(zro)、氧化鋅(zno)、氧化鎢(wo3)、氧化鋁(al2o3)、氧化鉭(tao)、氧化鉬(moo)、及/或氧化銅(cuo)。

字線解碼器110耦接字線616、位元線解碼器112耦接位元線628、以及選擇線解碼器114耦接選擇線612。位元線628與選擇線612更耦接偏壓元件118，偏壓元件118被配置以在rram裝置618未被選擇以被讀取時，選擇性地將偏壓vbias施加至位元線bl以及選擇線sl。在一些實施例中，字線解碼器110、位元線解碼器112、以及選擇線解碼器114可通過后段制程(beol)金屬互連層(例如形成在層間電介質結構(inter-leveldielectricstructure)內的銅線和通孔)，分別耦接字線616、位元線628、選擇線612。相似地，位元線628和選擇線612可以通過beol金屬互連層(例如形成在層間電介質結構內的銅線和通孔)耦接偏壓元件118。

雖然集成電路芯片600被描述為具有1t1r(一個晶體管與一個電阻)rram裝置結構，但是應可理解，在其他實施例中所描述的rram電路可以應用于其它rram裝置結構(例如2t2r)。此外，選擇線612、字線616與位元線628可以形成在與上述實施例中所示不同的層中。此外，雖然上述方法與裝置的描述涉及rram單元，但是應當理解，本公開實施例的方法和裝置不限于這種類型的存儲器裝置。相對地，在其他實施例中，本公開實施例的方法和裝置可以應用于其它類型的存儲器裝置，例如磁阻式隨機存取存儲器(mram)裝置。

第7a-7b圖是依據(jù)本公開一些實施例的rram電路的示意圖，包括耦接一偏壓源件的一rram陣列。

如圖7a所示，一rram電路700包括rram陣列102，且rram陣列102包括多個rram單元104。每個rram單元104個別包括一rram裝置106以及一存取晶體管108。一偏壓元件702選擇性地耦接多個位元線bl1-bln與多個選擇線sl1-sln，且位元線bl1-bln與選擇線sl1-sln耦接多個rram單元104。偏壓元件702被配置以在一讀取操作期間，提供非零偏壓至耦接多個未選擇的rram單元的多個位元線bl1-bln及/或多個選擇線sl1-sln的一者或一者以上。在一些實施例中，偏壓元件702可被配置以在成型操作、設置操作、及/或重置操作期間，不施加非零偏壓至耦接多個未選擇的rram單元的多個位元線bl1-bln與多個選擇線sl1-sln的一者或一者以上。

rram陣列102耦接字線解碼器110、位元線解碼器112、選擇線解碼器114、以及感測電路704a。一控制單元706被配置以提供一個或多個位址至字線解碼器110、位元線解碼器112和選擇線解碼器114。上述一個或多個位址包括多位元信號(multi-bitsignals)，上述多位元信號被解碼以判斷在操作期間(例如設置、重置、讀取等)，啟動哪一個(或那些)字線wl1-wlm、位元線bl1-bln和選擇線sl1-sln。舉例而言，字線解碼器110可被配置以基于一第一位址addrwl，選擇性地施加一信號(例如一電流或電壓)至字線wl1-wlm其中的一；位元線解碼器112可被配置以基于一第二位址addrbl/sl，選擇性地施加一信號至位元線bl1-bln其中的一；以及選擇線解碼器114可被配置以基于第二位址addrbl/sl，選擇性地施加一信號至選擇線sl1-sln其中的一。

感測電路704a被配置以在讀取操作期間，判斷被選擇的一rram單元104內的數(shù)據(jù)狀態(tài)。在一些實施例中，感測電路206可包括一多工器708以及一感測放大器710。在一些實施例中(如圖7a所示)，感測電路704a可被配置以通過位元線bl1-bln讀取數(shù)據(jù)。在一些實施例中，多工器708可與位元線解碼器112共享一或多個元件。在讀取操作期間，多工器708被配置以從多個位元線bl1-bln中的一或多個位元線接收信號，進而選擇性地將一信號提供至感測放大器710。感測放大器710被配置以將所接收的上述信號與一參考電壓vref進行比較，借此產(chǎn)生一輸出數(shù)據(jù)狀態(tài)dout(例如「1」或「0」)，且輸出數(shù)據(jù)狀態(tài)dout對應于儲存在一被選擇的rram單元的一數(shù)據(jù)狀態(tài)。

在一些實施例中(如圖7b所示)，一rram電路714可包括一感測電路704b，且感測電路704b被配置以通過選擇線sl1-sln讀取數(shù)據(jù)。在一些實施例中，多工器708可與選擇線解碼器114共享一或一個以上的元件。在讀取操作期間，多工器708被配置以從多個選擇線sl1-sln中的一或多個選擇線接收信號，進而選擇性地將一信號提供至感測放大器710。感測放大器710被配置以將所接收的上述信號與一參考電壓vref進行比較，借此產(chǎn)生一輸出數(shù)據(jù)狀態(tài)dout(例如「1」或「0」)，且輸出數(shù)據(jù)狀態(tài)dout對應于儲存在一被選擇的rram單元的一數(shù)據(jù)狀態(tài)。

在一些實施例中，控制單元706更可耦接偏壓元件702。控制單元706被配置以選擇性地操作偏壓元件702，借此在一讀取操作期間，將一非零偏壓施加至多個位元線bl1-bln及/或多個選擇線sl1-sln。在一些實施例中，偏壓元件702可包括一偏壓元件解碼器712。偏壓元件解碼器712被配置以接收第二位址addrbl/sl，并且基于第二位址addrbl/sl選擇性地施加一偏壓。舉例而言，基于第二位址addrbl/sl，偏壓元件解碼器712可被配置以施加一非零偏壓至被選擇和未選擇的位元線、未選擇的選擇線，但不施加至一被選擇的選擇線。在一些實施例中，偏壓元件解碼器712可以被配置以從控制單元706接收一位址，且上述位址不同于第二位址addrbl/sl。

在一些實施例中，控制單元706被配置以操作偏壓元件702，借此在rram陣列102的成型、設置及/或重置操作期間，不施加一非零偏壓至多個位元線bl1-bln及/或多個選擇線sl1-sln。舉例而言，在一些實施例中，偏壓元件702可在成型、設置及/或重置操作期間，與多個位元線bl1-bln及/或多個選擇線sl1-sln解耦合及/或關閉。

因此，本公開的一些實施例涉及一種用于執(zhí)行rram單元的讀取操作的方法和裝置。上述rram單元在上述讀取操作期間施加一非零偏壓至耦接多個未選擇的rram單元的多個位元線和多個選擇線，藉此增加讀取電流窗口并且不損壞對應的存取晶體管。

本公開的一些實施例涉及操作一rram陣列的方法。上述操作方法包括執(zhí)行一被選擇的rram裝置的一讀取操作。上述讀取操作通過施加一第一讀取電壓至一字線以啟動上述字線，且上述字線耦接一rram陣列的一rram單元列。上述rram單元列包括上述被選擇的電rram裝置。上述讀取操作更通過施加一第二讀取電壓至耦接上述被選擇的rram裝置的一第一電極的一位元線，以及施加一或多個非零偏壓至耦接上述rram單元列的多個rram單元的多個位元線以及多個選擇線。上述rram單元包括多個未選擇的rram裝置。

在一些實施例中，上述第一讀取電壓高于上述一或多個非零偏壓。

在一些實施例中，上述第一讀取電壓約等于1.4伏特。

在一些實施例中，上述一或多個非零偏壓約等于上述第二讀取電壓。

在一些實施例中，上述第三讀取電壓可等于一漏極供應電壓。

本公開的另一些實施例涉及操作一rram陣列的方法。上述操作方法包括執(zhí)行一被選擇的rram裝置的一讀取操作。上述讀取操作通過施加一第一非零電壓至一字線，且上述字線耦接一rram陣列的一rram單元列。上述rram單元列包括上述被選擇的rram裝置。上述讀取操作更通過施加一第二非零電壓至耦接上述被選擇的rram裝置的一第一電極的一位元線，以及施加一基本上為零的電壓至可操作地耦接上述被選擇的rram裝置的一第二電極的一選擇線。上述讀取操作更通過施加一非零偏壓至耦接上述rram單元列的多個rram單元的多個位元線以及多個選擇線。上述rram單元包括多個未選擇的rram裝置。

在一些實施例中，上述第一非零電壓大于上述非零偏壓。

在一些實施例中，上述第二非零電壓約等于上述非零偏壓。

在一些實施例中，上述操作方法還包括在一設置操作期間或一重置操作期間，不施加上述非零偏壓至可操作地耦接上述未選擇的電阻式隨機存取存儲器裝置的上述位元線以及上述選擇線。

在一些實施例中，上述第一非零電壓與上述非零偏壓的間的差值約等于上述第一非零設置電壓與上述基本上為零的設置電壓的間的差值。

本公開的又一些實施例涉及一集成電路芯片。上述集成電路芯片包括一rram陣列，且上述rram陣列包括多個rram單元。上述集成電路芯片還包括一字線解碼器，上述字線解碼器被配置以施加一第一讀取電壓至一字線，且上述字線耦接上述rram陣列的一rram單元列。上述rram單元列包括一被選擇的rram裝置。上述集成電路芯片還包括一位元線解碼器，且上述位元線解碼器被配置以施加一第二讀取電壓至耦接上述被選擇的rram裝置的一第一電極的一位元線。上述集成電路芯片還包括一偏壓元件，上述偏壓元件被配置以施加一非零偏壓至耦接上述rram單元列的多個rram單元的多個位元線以及多個選擇線。上述rram單元包括多個未選擇的rram裝置。

在一些實施例中，上述集成電路芯片還包括一選擇線解碼器。上述選擇線解碼器被配置以施加一第三讀取電壓至可操作地耦接上述被選擇的電阻式隨機存取存儲器裝置的一第二電極的一選擇線。其中，上述第二讀取電壓大于上述第三讀取電壓。

在一些實施例中，上述集成電路芯片還包括一控制單元。上述控制單元被配置以提供一位址至上述位元線解碼器以及上述選擇線解碼器。其中，上述位址定義上述電阻式隨機存取存儲器陣列的上述被選擇的電阻式隨機存取存儲器裝置的一位置。其中，上述偏壓元件包括一偏壓元件解碼器。上述偏壓元件解碼器被配置以從上述控制單元接收上述位址以及基于上述位址選擇性地施加上述非零偏壓至耦接上述未選擇的電阻式隨機存取存儲器裝置的上述位元線與上述選擇線。

前述內文概述了許多實施例的特征，使本技術領域中技術人員可以從各個方面優(yōu)選地了解本公開。本技術領域中技術人員應可理解，且可輕易地以本公開為基礎來設計或修飾其他制程及結構，并以此達到相同的目的及/或達到與在此介紹的實施例等相同的優(yōu)點。本技術領域中技術人員也應了解這些相等的結構并未背離本公開的發(fā)明構思與范圍。在不背離本公開的發(fā)明構思與范圍的前提下，可對本公開進行各種改變、置換或修改。