具有非易失性存儲器的集成電路系統(tǒng)及其制造方法
【專利摘要】本申請公開了具有非易失性存儲器的集成電路系統(tǒng)及其制造方法。一種集成電路系統(tǒng),及其制造方法,包括:具有地址開關的集成電路管芯;底部電極觸點,其沒有鹵素成分,具有化學氣相沉積或原子層沉積的特性,并且耦合到地址開關;直接在底部電極觸點上的過渡材料層;及直接在過渡材料層上的頂部電極觸點,用于在集成電路管芯上形成非易失性存儲器陣列。
【專利說明】具有非易失性存儲器的集成電路系統(tǒng)及其制造方法
【技術領域】
[0001] 本發(fā)明一般而言涉及集成電路系統(tǒng),而且更具體地說,涉及用于在集成電路應用 中集成高密度非易失性存儲器陣列的系統(tǒng)。
【背景技術】
[0002] 個人電子設備在多功能性和智能性方面不斷發(fā)展。在這些設備中包括日益增加的 存儲量的趨勢給集成電路制造工業(yè)提出了挑戰(zhàn),這種挑戰(zhàn)對集成電路強加相沖突的要求。 為了容納增加數量的邏輯和存儲器,需要越來越小的幾何尺寸來包含功能。
[0003] 用于制造集成電路的晶體結構更小的幾何尺寸可以代表對基于電荷操作的存儲 器技術的難以逾越的挑戰(zhàn)。諸如非易失性閃存存儲器或動態(tài)隨機存取存儲器(DRAM)的存 儲器通過在存儲器單元中的物理結構中存儲電荷來維持數據內容。對于與更小幾何尺寸技 術相關聯(lián)的更薄的晶體結構,電荷會損壞晶體結構或者泄漏通過物理結構。鑒于不太可靠 的晶體結構,已經嘗試了許多方法來維持數據的完整性。諸如損耗均衡、可變糾錯碼以及延 長奇偶校驗方案的方法已經用于掩藏較小幾何尺寸晶體結構的可靠性問題。
[0004] 不依賴于電荷存儲的其它存儲器技術正在成為主流的制造工藝。這些技術包括電 阻式隨機存取存儲器(RRAM)和導電橋接隨機存取存儲器(CBRAM),在被寫或擦除的時候, 這些存儲器會改變電阻值。雖然這些機制可以在任何小幾何尺寸的技術上使用,但是它們 還不能以支持商用的量生產。制造的可靠性和性能被懷疑,并且在繼續(xù)研究各種方式來提 供可以與流行的商品集成的一致產出和性能,其中流行的商品諸如是智能電話、數碼相機、 全球定位系統(tǒng)、個人音頻播放器、便攜式游戲設備。
[0005] 因而,仍然存在對具有非易失性存儲器的集成電路系統(tǒng)的需求。鑒于交付更多功 能性、更低成本和增加性能的日益增加的公眾需求,找出對這些問題的答案越來越關鍵。鑒 于日益增加的商業(yè)競爭壓力,連同增長的消費者期望以及對于市場上有意義的產品差異的 減少的機會,找出對這些問題的答案是至關重要的。此外,降低成本、提高效率和性能并滿 足競爭壓力的需求給對這些問題找出答案的關鍵需求增加了甚至更大的緊迫性。
[0006] 對這些問題的解決辦法已經尋找了很長時間,但是目前的發(fā)展還沒有告知或建議 任何解決辦法而且,因此,對這些問題的解決辦法長期以來都不為本領域技術人員所知。
【發(fā)明內容】
[0007] 本發(fā)明提供了一種制造集成電路系統(tǒng)的方法,包括:提供具有地址開關的集成電 路管芯;形成底部電極觸點,其沒有鹵素成分,具有化學氣相沉積或原子層沉積過程的特 性,并且耦合到地址開關;在底部電極觸點上直接沉積過渡材料層;并且在過渡材料層上 直接沉積頂部電極觸點,用于在集成電路管芯上形成非易失性存儲器陣列。
[0008] 本發(fā)明提供了一種集成電路安裝系統(tǒng),包括:具有地址開關的集成電路管芯;底 部電極觸點,其沒有鹵素成本,具有化學氣相沉積或原子層沉積的特性,并且耦合到地址開 關;直接在底部電極觸點上的過渡材料層;以及直接在過渡材料層上的頂部電極觸點,用 于在集成電路管芯上形成非易失性存儲器陣列。
[0009] 除了以上提到的那些或者代替之,本發(fā)明的某些實施例具有其它步驟或元素。通 過在參考附圖時閱讀以下具體描述,這些步驟或元素將對本領域技術人員變得顯然。
【專利附圖】
【附圖說明】
[0010] 圖1是本發(fā)明一種實施例中的具有非易失性存儲器的集成電路系統(tǒng)的框圖。
[0011] 圖2是圖1的非易失性存儲器單元的示意圖。
[0012] 圖3是對于氮化鈦和氮化硅鈦的沉積而言電阻率對厚度的示例性圖。
[0013] 圖4是繪出舉例說明圖3的底部電極觸點的四個版本中的一個的讀取存儲器循環(huán) 置位和復位耐久性的示例性圖。
[0014] 圖5是繪出圖3的底部電極觸點的四個版本中的一個的存儲器單元的存儲器狀態(tài) 保持穩(wěn)定性的示例性圖。
[0015] 圖6是在制造的沉積處理過程中底部電極觸點的部分橫截面視圖。
[0016] 圖7是本發(fā)明另一種實施例中的集成電路系統(tǒng)的制造方法的流程圖。 具體實施例
[0017] 以下實施例足夠詳細地進行描述,以便使本領域技術人員能夠獲得并使用本發(fā) 明。應當理解,基于本公開內容,其它實施例將是顯而易見的,而且在不背離本發(fā)明范圍的 情況下可以進行系統(tǒng)、過程或機械變化。
[0018] 在以下描述中,給出了許多具體的細節(jié)來提供對本發(fā)明的透徹理解。但是,很顯 然,本發(fā)明沒有這些具體細節(jié)也可以實踐。為了避免模糊本發(fā)明,有些眾所周知的電路、系 統(tǒng)配置和工藝步驟沒有具體公開。
[0019] 示出系統(tǒng)實施例的附圖是半圖式的而且不是按比例的而且,特別地,有些維度是 為了呈現(xiàn)的清晰并且在附圖中被放大顯示。類似地,雖然,為了容易描述,附圖中的視圖通 常示出相似的朝向,但是附圖中的這種描繪對于大多數部分都是任意的。一般而言,本發(fā)明 可以在任何朝向操作。
[0020] 為了解釋,如本文中所使用的,術語"水平的"定義為與集成電路管芯的活性表面 平行的表面,而不管其朝向。術語"垂直的"指與剛剛定義的水平垂直的方向。諸如"之上" (above)、"之下"(below)、"底部"、"頂部"、"側面"(如在"側壁"中)、"較高"、"較低"、"上" (upper),上方"(over)和"下方"(under)的術語是關于水平平面定義的,如圖中所示。 術語"在…上"(on)意味著在元件之間存在直接接觸,而沒有中間元件。
[0021] 如本文中所使用的,術語"處理"包括如在形成所述結構中所需的材料或光致抗蝕 劑的沉積、材料或光致抗蝕劑的圖案化、曝光、顯影、蝕刻、清洗和/或除去。術語"后段處 理"指集成電路管芯中可以連接暴露觸點的鈍化層上方(over)的附加功能層的制造。如在 本說明書中所使用的,術語"TDMAT"定義為四-二甲基氨基鈦Ti(N(CH 3)2)4。如在本說明書 中所使用的,分子式(CH3) 5C5Ti(CH3)3定義為稱作三氯二乙基氨基鈦(IV)的化學品。
[0022] 如本文中所使用的,術語"前體"指在一個地點沉積或引入的第一種材料,并且可 以通過至少一種化學反應變成第二種材料。如本文中所使用的,術語"浮動電壓"指所連 接的電壓源被除去或斷開,以允許耦合的線路呈現(xiàn)通過下一個耦合輸入的偏置提供的低電 壓,通常在0.3和0.7伏之間。
[0023] 如本文中所使用的,術語"痕跡鹵素"指包括氯(C1)、氟(F1)、溴(Br)或碘(I)的 化合物的殘留痕跡。如本文中所使用的,術語"沒有鹵素的任何痕跡"指鹵素成分的任何分 子痕跡或跡象的完全不存在。
[0024] 基于電阻變化的存儲器單元依賴于在置位和復位操作過程中灌注/吸收運輸種 屬(transport species)的活性電極,以及關于物理開關機制呈電化學惰性的反電極。具 有活性單元區(qū)域的惰性電極觸點的本質對于實現(xiàn)性能規(guī)格是至關重要的。電阻、幾何尺寸、 粗糙度、材料功函數以及陽離子的親和力會依賴于材料沉積方法,并且某些方法的可用性 會受與襯底拓撲結構關聯(lián)的結構性約束的限制。
[0025] 底部電極觸點(BEC)可以要求把電極材料沉積到預先圖案化的觸點通孔或窄溝槽 中,并且物理氣相沉積(PVD)常常不能在夾斷和空穴形成之前提供足夠的填充。需要化學 氣相沉積(CVD)技術來提供產生BEC所需的足夠的填充要求。CVD的結果會依賴于所使用 的化學前體。
[0026] 例如,依賴于化學前體,氯殘留或副產品會劣化存儲器單元的性能。有必要控制 BEC的痕跡成分,使得BEC保持惰性。由此,穩(wěn)定的BEC材料對于PRAM存儲器單元和高密度 PRAM存儲器陣列的性能和可靠性是至關重要的。
[0027] 在以下附圖中描述的本發(fā)明提供了基于有機金屬Ti前體的CVD/ALD TiN惰性電 極,它不包含任何痕跡鹵素,能夠基于沉積過程中的等離子暴露條件微調最終電極的電阻 率,并且能夠填充小的觸點孔。
[0028] 很顯然,由于所沉積的基于TDMAT的TiN具有可以被微調以便匹配基于TiCl4的 TiN的電阻特性,因此,通過調節(jié)等離子暴露和功率,產生顯著更好的性能改進,并且呈現(xiàn)超 過100k循環(huán)的3-sigma耐久性限制,以及LRS保持的卓越改進。還很顯然,通過添加 Si對 TDMAT TiN的修改會產生具有更穩(wěn)定讀取窗口預算的存儲器單元和改進的存儲器耐久性。
[0029] 現(xiàn)在參考圖1,其中示出了本發(fā)明一種實施例中的具有非易失性存儲器的集成電 路系統(tǒng)100的框圖。也稱為IC SYSTEM的集成電路系統(tǒng)100的框圖繪出了集成電路管芯 102,其示為標記為并且也稱為IC DIE,具有包括至少一個非易失性存儲器單元106的非易 失性存儲器陣列104。
[0030] 非易失性存儲器單元106示為標記為并且也稱為NV MEMORYCELL。非易失性存儲 器單元106可以是在電阻式隨機存取存儲器(PRAM)、導電橋接隨機存取存儲器(CBRAM)或 者為了存儲數據條件狀態(tài),諸如一(1)或零(〇),而更改單元電阻的任何存儲器技術中所使 用類型的電阻性存儲器單元。非易失性存儲器單元106的數據條件狀態(tài)可以被稱為被程 序、用戶或應用處理或使用的存儲器內容或數據信息。
[0031] 存儲器接口 108可以耦合到非易失性存儲器陣列104。示為標記為并且也稱為MEM INTF的存儲器接口 108包括感測放大器、地址驅動器、電壓源、數據完整性檢查邏輯,以及 尋址并實現(xiàn)示為標記為并且也稱為NV MEMORY ARRAY的非易失性存儲器陣列104中的非易 失性存儲器單元106的狀態(tài)所需的開關邏輯。
[0032] 控制邏輯110可以訪問存儲器接口 108,以便使用非易失性存儲器陣列104。控 制邏輯110可以包括順序處理器、位片處理器、微處理器,或者組合邏輯控制陣列(未示出)。 為了寫、讀或擦除非易失性存儲器單元106,控制邏輯110可以耦合到非易失性存儲器陣列 104,以便對非易失性存儲器陣列104執(zhí)行操作。為了維持非易失性存儲器陣列104中所存 儲的用戶數據的完整性,控制邏輯110還可以提供糾錯算法。
[0033] 控制邏輯110可以耦合到接口模塊112,用于超出集成電路管芯102邊界進行通 信。接口模塊112還可以耦合到存儲器接口 108,在無需控制邏輯110直接干涉的情況下 用于多個用戶數據塊到非易失性存儲器陣列104或者從非易失性存儲器陣列104的有效傳 輸。
[0034] 應當理解,集成電路系統(tǒng)100的描述是使本發(fā)明清晰而不是要限定集成電路管芯 102的范圍或體系架構。還應當理解,可以聯(lián)系或代替前面定義的一些塊來操作的附加功能 可以在集成電路管芯102中實現(xiàn)。
[0035] 現(xiàn)在參考圖2,其中示出了圖1的非易失性存儲器單元106的示意圖。非易失性存 儲器單元106的示意圖繪出了地址開關202,諸如耦合到底部電極觸點204的場效應晶體 管(FET)或多路復用器,其中底部電極觸點204也稱為惰性電極觸點或惰性觸點。在其它 未說明的實施例中,例如,交叉點存儲器陣列體系架構中,"地址開關"可以包括"非歐姆設 備",諸如整流二極管或對稱非線性設備。
[0036] ReRAM和CBRAM的開關機制包括在所施加電場作用下的離子運動。底部電極觸點 204關于非易失性存儲器單元106的物理開關機制中所涉及的原子是電化學和熱方面惰性 的,以防止與電阻式開關無關的無意識的離子運動。物理開關機制可以包括由于可逆原子 移位或基于電荷的存儲器的變化所造成的電阻變化。
[0037] 示為標記為并且也稱為BEC或BE CONTACT的底部電極觸點204可以作為圖1的 集成電路管芯102中的直徑小于一百nm的觸點通孔而形成。底部電極觸點204的優(yōu)選實 施例可以具有實測小于30 nm的直徑。底部電極觸點204的小直徑可以允許在圖1的非易 失性存儲器陣列104中形成非易失性存儲器單元106的非常密集的圖案。
[0038] 示為標記為并且也稱為TRANSITION LAYER的過渡材料層206,諸如可以充當離子 導電固態(tài)電解質的介電或金屬氧化物材料,可以直接在底部電極觸點204上形成。過渡材 料層206可以由用于提供非易失性存儲器單元106的數據條件狀態(tài)的一個或多個材料層形 成。作為對過渡材料層206所施加能量,諸如電壓或電流,的結果,數據條件狀態(tài)可以由過 渡材料層206的電阻變化來指示。
[0039] 在中性狀態(tài),過渡材料層206相對于底部電極觸點204代表絕緣層。過渡材料層 206可以在集成電路制造工藝的范圍內形成,或者它可以在圖1的集成電路管芯102已經完 成制造和測試之后作為后段工序(BE0L)工藝應用。過渡材料層206的厚度和圖案可以通 過半導體工業(yè)中已知的光刻和蝕刻過程形成。
[0040] 頂部電極觸點208,諸如活性離子互換層,可以沉積在過渡材料層206的頂表面上 和集成電路管芯102上方。過渡材料層206可以形成為具有彼此分開的活性離子層和惰性 頂部電極(未示出)。示為標記為并且也稱為TE CONTACT的頂部電極觸點208可以向過渡 材料層206貢獻或者從其吸收離子。頂部電極觸點208可以耦合到示為標記為并且也稱為 FIRST VS的第一電壓源210,該第一電壓源可以用于激發(fā)過渡材料層206和頂部電極觸點 208之間的離子互換。
[0041] 示為標記為并且也稱為SECOND VS的第二電壓源212可以耦合到地址開關202。 地址開關202可以被字線214激活,該字線214允許地址開關202把來自第二電壓源212 的電壓施加到底部電極觸點204。
[0042] 第一電壓源210和第二電壓源212之間的電勢差可以確定由非易失性存儲器單元 106執(zhí)行的操作。操作可以是寫,通過在過渡材料層206和頂部電極觸點208之間傳輸足 夠的離子以便形成導電橋216來存儲數據"1"。導電橋216可以在底部電極觸點204和頂 部電極觸點208之間形成低電阻連接。不管功率是否施加到系統(tǒng),導電橋216都可以保持 就位,由此使導電橋216非易失。操作可以是擦除,該操作反轉為形成導電橋216所施加的 電壓的極性,以便驅使離子返回其中性位置。復位操作恢復過渡材料層206和頂部電極觸 點208的狀態(tài)并且除去在底部電極觸點204和頂部電極觸點208之間提供高電阻的導電橋 216。
[0043] 操作可以是讀取非易失性存儲器單元106的狀態(tài)。在讀取時,第一電壓源210可 以提供感測電壓,而第二電壓源212可以斷開,以便給出浮動電壓。如果非易失性存儲器單 元106包含數據"1",這通過導電橋216的存在來指示,則感測電壓將選通地址開關202并 且在位線218上被呈現(xiàn)。如果非易失性存儲器單元106包含數據"0",這通過導電橋216的 不存在來指示,則位線218將不被感測電壓驅動并且將反映來自下一個耦合輸入(未示出) 的浮動電壓。
[0044] 作為沉積諸如TDMAT或(CH3) 5C5Ti (CH3) 3的有機金屬化合物的前體的結果,底部電 極觸點204形成為包含或具有氮化鈦的惰性觸點并且沒有鹵素成分的任何痕跡,顯示或呈 現(xiàn)化學氣相沉積(CVD)、原子層沉積(ALD)或者CVD和ALD沉積過程組合的特性。
[0045] 沉積溫度確定或決定諸如鹵素和碳的未反應殘留物的量。未反應殘留物的量和/ 或沉積溫度確定材料的結晶性和材料的電阻率。
[0046] 用于形成底部電極觸點204的CVD/ALD沉積的特性可以包括一個或多個個別層的 晶體結構,其中每個層都具有規(guī)定的原子組成,諸如氮化鈦、氮化硅鈦、鎢,或者其組合,諸 如在電子顯微鏡、X射線衍射、能譜儀(ESD)成像或者用于檢測并確定晶體結構的物理屬性 的等效成像設備中,與通過橫截面電子演示,可見的層內的公共平面對準并相交。
[0047] 應當理解,示出頂部電極觸點208在過渡材料層206的頂部和垂直側面上,但是可 以僅限于過渡材料層206表面與底部電極觸點204相對的一部分,而不改變所述操作。還 應當理解,依賴于用于過渡材料層206的材料的類型,可以通過離子灌注到過渡材料層206 中或者離子被吸出過渡材料層206而引起導電橋216的形成。還應當理解,雖然只示出了 導電橋216,但是在過渡材料層206中可以形成多個導電橋216。
[0048] 已經發(fā)現(xiàn),作為在開口中通過化學氣相沉積(CVD)、原子層沉積(ALD)或者CVD和 ALD沉積的組合而沉積諸如TDMAT或(CH3)5C5Ti (CH3)3的有機金屬化合物的前體并且暴露 有機金屬鈦的結果,非易失性存儲器單元106中與過渡材料層206直接接觸的底部電極觸 點204可以在集成電路管芯102中形成為惰性觸點,其包含或具有氮化鈦并且不具有鹵素 成分的任何痕跡,從而沒有鹵素成分的惰性觸點提供了非易失性存儲器單元106的最佳性 能。
[0049] 已經發(fā)現(xiàn),非易失性存儲器單元106中與過渡材料層206直接接觸的底部電極觸 點204可以在集成電路管芯102中通過化學氣相沉積(CVD)、原子層沉積(ALD)或者其組合 而形成為包含或具有氮化鈦并且不具有任何鹵素成分的惰性觸點,并且基于沉積過程中所 施加的等離子暴露條件具有微調電阻,從而具有微調電阻特性的惰性觸點提供了非易失性 存儲器單元106的最佳性能。
[0050] 已經發(fā)現(xiàn),利用TDMAT或(CH3) 5C5Ti (CH3) 3從有機金屬化合物形成的、完全沒有痕 跡鹵素的、具有非晶結構、金屬玻璃結構或者具有各種結晶朝向的小納米晶體結構的底部 電極觸點204的氮化鈦(TiN)顯著提高了非易失性存儲器單元106的可靠性和性能。
[0051] 已經發(fā)現(xiàn),具有完全沒有從利用TDMAT或(CH3) 5C5Ti (CH3) 3的有機金屬化合物產生 的痕跡鹵素的氮化鈦的底部電極觸點204的形成可以把3-sigma讀/寫耐久性限制擴展到 超過100K循環(huán)并且導致非易失性存儲器單元106的低電阻狀態(tài)(LRS)保持提高10倍。
[0052] 已經發(fā)現(xiàn),通過擴展導電橋216的存在或不存在之間的電阻值,非易失性存儲器 單元106中具有利用TDMAT或(CH 3)5C5Ti (CH3)3的硅(Si)灌注的底部電極觸點204導致更 穩(wěn)定的讀取窗口預算(RWB)和存儲器單元改進的耐久性。所發(fā)現(xiàn)的讀取窗口預算是剛好在 某個置位/復位循環(huán)之后用于LRS的讀取電流的三sigma概率尾部減去(-)HRS狀態(tài)的讀 取電流的三sigma概率尾部。
[0053] 現(xiàn)在參考圖3,其中示出了,對于氮化鈦(TiN)和氮化硅鈦(TiSN)沉積,電阻率對 厚度的示例性圖302。該示例性圖302沿Y-軸以微歐姆厘米(micro-ohm cm)的增加的對 數單位繪出了電阻率,并且沿X-軸以埃(A)的增加的線性單位繪出了膜厚度306。
[0054] 接下來是圖2底部電極觸點204的四個版本的例子,利用TDMAT前體形成TiN_ as_deposited308> TiN_low_resistance310> TiN_medium_resistance312 和 TiSiN_ as_deposited314〇 TiN_as_deposited308、 TiN_low_resistance310、 TiN_medium_ resistance312 和 TiSiN_as_cbposited314 分別示為并且也稱為 TIN_AD、TIN_LR、TIN_MR 和 TISIN_AD。
[0055] 還示出了具有來自TiCl4前體的Cl殘留的TiN底部電極觸點的具體電阻率316, 該TiCl 4前體具有具體的厚度318,在示例性圖302中通過由長和短段組成的線來識別。具 體的電阻率316和具體的厚度318可以分別示為標記為并且也稱為SRPL和ST。在圖3的 示例性圖302中,具體的電阻率316在兩百五十埃的厚度可以是兩百一十五微歐姆厘米。
[0056] 示例性圖302示出了具有C1殘留的TiN底部電極觸點和也稱為惰性電極的本發(fā) 明底部電極觸點204之間電阻鋁304的典型差別,其中惰性電極基于有機金屬TDMAT前體, 沒有任何痕跡鹵素,并且能夠填充小的觸點孔。例如,示例性圖302顯示,在具有C1殘留的 TiN底部電極觸點的具體厚度318,在CVD/ALD沉積過程中利用等離子的TDMAT可以用于形 成其中心在具體電阻率316的TiN_low_resistance310曲線。
[0057] 示例性圖302還顯示在沉積過程中利用最少量或沒有等離子的TDMAT前體可以形 成具有TiN_a S_cbp〇Sited308曲線的TiN,其單位長度的電阻率比在有C1殘留的TiN底部 電極觸點的具體厚度318的具體電阻率316多一千倍。
[0058] 在還有另一個例子中,例如,示例性圖302顯示在CVD/ALD沉積過程中利用等離子 的TDMAT前體如何可以用于形成示為TiN_medium_resistance312曲線的TiN,其單位長度 的電阻率是在有C1殘留的TiN底部電極觸點的具體厚度318的具體電阻率316的兩至三 倍。
[0059] 在還有另一個例子中,示例性圖302還顯示在沉積過程中利用最少量或不利用 等離子的TDMAT前體可以利用娃(Si)的灌注形成具有TiSiN_as_deposited314曲線的 TiSiN,其單位長度的電阻率是有C1殘留的TiN底部電極觸點的具體厚度318的具體電阻 率316的兩至三倍。底部電極觸點204這四個版本中的一些可以可選地通過TDMAT的高能 量和長持續(xù)時間等離子處理利用第一等離子處理后的TiN形成。
[0060] 而且,第二等離子處理后的TiN可以可選地通過具有比用于形成第一等離子處理 后的TiN更低能量和時間的等離子處理形成,以便利用比用于形成第一等離子處理后的 TiN更低的能量和時間形成底部電極觸點204這四個版本中的一些,而不犧牲圖1的非易失 性存儲器單元106的可靠性或適應性。而且,TiN可以利用硅(Si)來處理,以便在形成底 部電極觸點204的時候利用TDMAT通過硅(Si)的灌注形成氮化硅鈦,從而導致TiSiN_as_ deposited314 特性曲線。
[0061] 為了討論,這個實施例描述了具有鈦的底部電極觸點204或惰性電極。應當理解, 通過使用其它前體,底部電極觸點204可以形成為具有其它金屬并且仍然沒有鹵素成分。 例如,利用適當的有機金屬前體,以及CVD/ALD沉積工藝,底部電極觸點204可以形成為具 有沒有氯成分的鎢(W)。
[0062] 已經發(fā)現(xiàn),為了最佳性能、可靠性、成本、RWD穩(wěn)定性,或者其任意組合,通過調節(jié) 分配給沉積過程的時間或持續(xù)時間,在CVD/ALD沉積過程中利用最少量或不利用等離子的 TDMAT或(CH3)5C5Ti (CH3)3提供了形成底部電極觸點204的靈活性和控制,以便具有任何具 體的厚度,包括具有C1殘留的TiN底部電極觸點的具體厚度318。
[0063] 現(xiàn)在參考圖4,其中示出了繪出圖3的底部電極觸點204的四個版本中的一個的讀 取存儲循環(huán)置位與復位耐久性的示例性圖。耐久性圖表402沿Y-軸以毫微安培(nA)的線 性單位指示在零讀取窗口預算參考之上和之下的讀取窗口預算404,并且沿X-軸以循環(huán)的 增加的對數單位指示操作的對應置位和復位循環(huán)406。
[0064] 讀取窗口預算(RWB)是剛好在某個置位/復位循環(huán)之后用于LRS的讀取電流的三 sigma概率尾部減去(-)HRS狀態(tài)的讀取電流的三sigma概率尾部。在置位方向,讀取電壓 為0. IV。如果三sigma的RWB為正,則LRS和HRS狀態(tài)在等于大約99. 9%的3-sigma百分 比是能夠區(qū)分的。如果RWB為負,則尾部LRS和HRS位的讀取電流重疊,并且LRS和HRS狀 態(tài)難以解釋。三十五 UA和四十五uA是用于置位操作的均值限制電流。如果使用更多的電 流,則處于LRS狀態(tài)的導電絲將得以穩(wěn)定并且用于LRS的讀取電流的三sigma尾部增加。
[0065] 例如,繪制為跨十萬讀取循環(huán)的實線的第一曲線408不與在第一曲線408下面示 為虛線的第二曲線410相交。第一曲線408代表具有基于TDMAT前體的TiN的底部電極 觸點,諸如底部電極觸點204,其中TiN沉積成四百人的厚度,通過利用CMP拋光成四百至 七百Λ之間的BEC插頭高度,并且在一又十分之八的復位電壓和四十八μΑ的置位限制電 流操作。
[0066] 第二曲線410代表具有基于TDMAT前體的TiN的底部電極觸點,諸如底部電極觸 點204,其中TiN沉積成四百Λ的厚度,通過利用CMP拋光成四百至七百A之間的BEC插 頭高度,并且在一又十分之八的復位電壓和三十五μA的置位限制電流操作。在耐久性圖 表402上繪出的第一曲線408和第二曲線410跨十萬編程-擦除循環(huán)呈現(xiàn)出相似形狀的曲 線,指示對于給定電壓在不同讀取電流的受控讀取窗口預算。
[0067] 現(xiàn)在參考圖5,其中示出了繪出圖3的底部電極觸點204的四個版本中的一個的存 儲器單元的存儲器狀態(tài)保持穩(wěn)定性的示例性圖。示例性保持圖表502示為具有識別具有均 值Osigmay (mu)的3σ (sigma)分布的Y-軸和以毫微安培(nA)的增加的對數單位指示 讀取單元電流504的X-軸。
[0068] 四個圖示被示出并代表圖1的非易失性存儲器單元106的底部電極觸點204四個 版本中一個的例子,其中底部電極觸點204也稱為惰性電極。這四個圖示分別標記并識別 為p_a506、p_b508、p_c510和p_d512。置位限制電流設置成三十五uA并且讀取電壓是0. 1 伏。
[0069] 利用由點線段連接的點線三角形數據點指示的圖示p_a506繪出了一萬個置位/ 復位循環(huán)之后來自存儲器單元的HRS狀態(tài),其中存儲器單元具有代表在存儲器單元暴露給 一百五十攝氏度一個小時之后的數據條件狀態(tài)的單元電阻。利用由實線段連接的實線三角 形數據點指示的圖示P_b508繪出了一萬個置位/復位循環(huán)之后來自存儲器單元的HRS狀 態(tài),其中存儲器單元具有代表在存儲器單元暴露給一百五十攝氏度一個小時之前的數據條 件狀態(tài)的單元電阻。
[0070] 利用由虛線段連接的虛線陰影三角形數據點指示的圖示P_c510繪出了一萬個置 位/復位循環(huán)之后來自存儲器單元的LRS狀態(tài),其中存儲器單元具有代表在存儲器單元暴 露給一百五十攝氏度一個小時之后的數據條件狀態(tài)的單元電阻。利用由虛線-點線段連接 的實線陰影三角形數據點指示的圖示P_d512繪出了一萬個置位/復位循環(huán)之后來自存儲 器單元的LRS狀態(tài),其中存儲器單元具有代表在存儲器單元暴露給一百五十攝氏度一個小 時之前的數據條件狀態(tài)的單元電阻。
[0071] 已經發(fā)現(xiàn),具有利用TDMAT或(CH3) 5C5Ti (CH3) 3從有機金屬鈦化合物形成、電化學 惰性并且沒有痕跡鹵素的氮化鈦(TiN)底部電極觸點204的非易失性存儲器單元106保持 編程的數據條件狀態(tài)超過一萬次讀取,其3-sigma范圍不受暴露給一百五十攝氏度一個小 時的影響,從而提供優(yōu)越的可靠性和數據保持。
[0072] 已經發(fā)現(xiàn),具有利用TDMAT或(CH3) 5C5Ti (CH3) 3從有機金屬鈦化合物形成、電化學 惰性并且沒有痕跡鹵素的氮化鈦(TiN)底部電極觸點204的非易失性存儲器單元106導致 對非易失性存儲器單元106的第一產品改進。這第一產品改進是在一萬個編程/擦除循環(huán) 之后保持編程數據條件狀態(tài)"零"或HRS狀態(tài)而具有0. 1 - 8. OnA之間的3-sigma讀取單元 電流范圍不受暴露給一百五十攝氏度一個小時的影響的能力,從而提供優(yōu)越的可靠性和數 據保持。
[0073] 已經發(fā)現(xiàn),具有利用TDMAT或(CH3) 5C5Ti (CH3) 3從有機金屬鈦化合物形成、電化學 惰性并且沒有痕跡鹵素的氮化鈦(TiN)底部電極觸點204的非易失性存儲器單元106導致 對非易失性存儲器單元106的第二產品改進。這第二產品改進是一萬次讀取之后保持編程 數據條件狀態(tài)"一"或LRS狀態(tài)而具有800毫微安培(nA)和10微安培(μ A)之間的3-sigma 讀取單元電流范圍不受暴露給一百五十攝氏度一個小時的影響的能力,從而提供優(yōu)越的可 靠性和數據保持。
[0074] 已經發(fā)現(xiàn),具有利用TDMAT或(CH3) 5C5Ti (CH3) 3從有機金屬鈦化合物形成、電化學 惰性并且沒有痕跡鹵素的氮化鈦(TiN)底部電極觸點204的非易失性存儲器單元106維持 LRS和HRS的編程數據條件狀態(tài)之間至少六百九十二nA的最小讀取單元電流跨度514 (示 出并識別為RWB3。)超過一萬次讀取,不受暴露給一百五十攝氏度一個小時的影響,從而提 供優(yōu)越的可靠性和數據保持。
[0075] 現(xiàn)在參考圖6,其中示出了在制造的沉積處理階段底部電極觸點的部分橫截面視 圖。所示出的是關于物理開關機制電化學惰性形成并且沒有鹵素或鹵化物成分的底部電極 觸點602或惰性電極,諸如氮化鈦的圖2的底部電極觸點204。粗線繪出外殼或室604,具 有用于氣態(tài)物質引入或去除的至少一個開口。
[0076] CVD、ALD,或者CVD和ALD過程的組合(CVD/ALD)可以用于在絕緣層608中建立形 成底部電極觸點602的氮化鈦至預定的觸點深度606,以確定由用戶和/或制造商選擇的諸 如電阻率范圍的電阻特性、讀取電流、物理幾何尺寸、材料表面紋理、陽離子的親和力、技術 或性能規(guī)格。也稱為惰性電極的底部電極觸點602可以作為BEC插頭在平面襯底612上的 絕緣層608的孔隙610中形成??紫?10,諸如絕緣層608中直徑小于一百納米(nm)的觸 點孔通孔或者寬度小于一百納米(nm)的窄溝槽,暴露平面襯底612或者平面襯底612上的 布線層。只有CVD/ALD可以填充孔隙610,以實現(xiàn)小BEC插頭。例如,物理氣相沉積(PVD) 過程將不能夠填充孔隙610。圖1的集成電路管芯102的平面襯底612示為并且也稱為 SUBSTRATE。
[0077] 底部電極觸點602可以利用CVD/ALD過程沉積在平面襯底612上。孔隙610可以 通過光刻和蝕刻來圖案化。也稱為惰性電極的底部電極觸點602可以在之前圖案化好的孔 隙610中沉積,然后拋光,以便根據需要除去過多或過量的沉積。
[0078] 材料添加劑614可以在CVD/ALD處理過程中,諸如在循環(huán)沉積階段中或者利用等 離子,通過引入前體、等離子、氣體或者其組合而被引入到室中,以改變或修改底部電極觸 點602的特性或組成。例如,可以執(zhí)行硅的添加,以形成TiSN的底部電極觸點602。例如, 暴露給等離子可以用于修改底部電極觸點602的電阻率特性。
[0079] 在先前圖案化好的孔隙610中沉積的底部電極觸點602可以非常?。ㄐ∮?0nm), 并且可以利用化學-機械平面化(CMP)過程進一步處理。CMP過程可以用于拋光底部電極 觸點602,以便從底部電極觸點602的沉積除去任何超載。
[0080] 已經發(fā)現(xiàn),因為絕緣層608中直徑小于一百納米(nm)的BEC插頭或者寬度小于 一百納米(nm)的窄溝槽,所以只有用于創(chuàng)建底部電極觸點602的CVD和/或ALD處理可以 用于填充孔隙610。
[0081] 已經發(fā)現(xiàn),用于創(chuàng)建底部電極觸點602的ALD過程會比CVD更均勻地填充孔隙610 并且會減小在孔隙610中心看到的材料的體積。
[0082] 現(xiàn)在參考圖7,其中示出了在本發(fā)明進一步的實施例中制造集成電路系統(tǒng)的方法 700的流程圖。方法700包括:在提供1C方框702中提供具有地址開關的集成電路管芯; 在形成底部電極觸點方框704中形成底部電極觸點,其沒有鹵素成分,具有化學氣相沉積 或原子層沉積過程的特性,并且耦合到地址開關;在沉積過渡材料層方框706中在底部電 極觸點上直接沉積過渡材料層;并且在沉積頂部電極方框708中在過渡材料層上直接沉積 頂部電極觸點,用于在集成電路管芯上形成非易失性存儲器陣列。
[0083] 結果產生的方法、工藝、裝置、設備、產品和/或系統(tǒng)是直接的、成本有效的、不復 雜的、高度靈活和有效的,可以通過修改已知的技術不可思議且不明顯地實現(xiàn),并且因而很 容易適合有效且經濟地制造集成電路系統(tǒng)/完全與傳統(tǒng)的制造方法或工藝和技術兼容。 [0084] 本發(fā)明的另一個重要方面是它有益地支持和服務于為具有非易失性存儲器的集 成電路系統(tǒng)降低成本、簡化系統(tǒng)并且提高性能的歷史趨勢。
[0085] 因此,本發(fā)明的這些及其它有益方面把該技術的狀態(tài)推進到至少下一個層次。 [〇〇86] 雖然本發(fā)明已經結合具體的最佳模式進行了描述,但是應當理解,依據以上所述, 許多備選方案、修改和變化對本領域技術人員都將是顯然的。因此,要包含屬于所包括權利 要求范圍的所有此類備選方案、修改和變化。上文所述或在附圖中示出的所有內容都要從 說明性和非限制性的意義上來解釋。
【權利要求】
1. 一種制造集成電路系統(tǒng)的方法,包括: 提供具有地址開關的集成電路管芯; 形成底部電極觸點,其沒有鹵素成分,具有化學氣相沉積或原子層沉積過程的特性,并 且耦合到地址開關; 直接在底部電極觸點上沉積過渡材料層;及 直接在過渡材料層上沉積頂部電極觸點,用于在集成電路管芯上形成非易失性存儲器 陣列。
2. 如權利要求1所述的方法,其中形成底部電極觸點包括利用硅灌注底部電極觸點。
3. 如權利要求1所述的方法,其中形成底部電極觸點包括形成具有氮化鈦的底部電極 觸點。
4. 如權利要求1所述的方法,其中形成底部電極觸點包括用四-二甲氨基鈦或三氯二 乙基氨基鈦的前體形成底部電極觸點。
5. 如權利要求1所述的方法,其中形成底部電極觸點包括形成包含含有鎢且不含氟的 底部電極觸點。
6. 如權利要求1所述的方法,其中形成底部電極觸點包括以有機金屬化合物作為前體 利用化學氣相沉積或原子層沉積過程形成底部電極觸點。
7. -種制造集成電路系統(tǒng)的方法,包括: 提供具有地址開關的集成電路管芯; 形成底部電極觸點,其沒有鹵素成分,具有化學氣相沉積或原子層沉積過程的特性,并 且耦合到地址開關; 直接在底部電極觸點上沉積過渡材料層;及 在集成電路管芯上方,直接在過渡材料層上沉積頂部電極觸點,用于在集成電路管芯 上形成非易失性存儲器陣列。
8. 如權利要求7所述的方法,其中形成底部電極觸點包括形成具有在一百微歐姆厘米 至1歐姆厘米之間的電阻率的底部電極觸點。
9. 如權利要求7所述的方法,還包括: 提供集成電路管芯的平面襯底;及 其中: 形成底部電極觸點包括在該平面襯底上形成底部電極觸點。
10. 如權利要求7所述的方法,還包括: 形成集成電路管芯的寬度小于一百納米的窄溝槽;及 其中: 形成底部電極觸點包括在該窄溝槽中形成底部電極觸點。
11. 如權利要求7所述的方法,其中形成底部電極觸點包括形成具有非晶結構或金屬 玻璃結構的底部電極觸點。
12. 如權利要求7所述的方法,還包括: 形成集成電路管芯的直徑小于一百納米的觸點孔通孔;及 其中: 形成底部電極觸點包括在該觸點孔通孔中形成底部電極觸點。
13. 一種集成電路系統(tǒng),包括: 具有地址開關的集成電路管芯; 底部電極觸點,其沒有鹵素成分,具有化學氣相沉積或原子層沉積的特性,并且耦合到 地址開關; 直接在底部電極觸點上的過渡材料層;及 直接在過渡材料層上的頂部電極觸點,用于在集成電路管芯上形成非易失性存儲器陣 列。
14. 如權利要求13所述的系統(tǒng),還包括在底部電極觸點中的氮化硅鈦,其具有化學氣 相沉積或原子層沉積的特性。
15. 如權利要求13所述的系統(tǒng),還包括在底部電極觸點中的沒有鹵素成分的鎢,其具 有化學氣相沉積或原子層沉積的特性。
16. 如權利要求13所述的系統(tǒng),其中底部電極觸點具有用于確定底部電極觸點的電阻 率的預定觸點深度。
17. 如權利要求13所述的系統(tǒng),其中底部電極觸點具有一百微歐姆厘米至1歐姆厘米 之間的電阻率。
18. 如權利要求13所述的系統(tǒng),其中頂部電極觸點在集成電路管芯上方。
19. 如權利要求18所述的系統(tǒng),還包括: 集成電路管芯的平面襯底;及 其中: 底部電極觸點在該平面襯底上。
20. 如權利要求18所述的系統(tǒng),還包括: 集成電路管芯的寬度小于一百納米的窄溝槽;及 其中: 底部電極觸點在該窄溝槽中。
21. 如權利要求18所述的系統(tǒng),其中底部電極觸點具有非晶結構或金屬玻璃結構。
22. 如權利要求18所述的系統(tǒng),還包括: 集成電路管芯的直徑小于一百納米的觸點孔通孔;及 其中: 底部電極觸點在該觸點孔通孔中。
【文檔編號】G11C16/02GK104103613SQ201410140931
【公開日】2014年10月15日 申請日期:2014年4月10日 優(yōu)先權日:2013年4月12日
【發(fā)明者】S·西爾斯, M·巴拉基山, B·庫克, D·V·N·拉梅斯瓦米, 保田周一郎 申請人:索尼公司