反熔絲單次可編程存儲(chǔ)胞及存儲(chǔ)器的操作方法
【專利摘要】本發(fā)明公開一種反熔絲單次可編程存儲(chǔ)胞及存儲(chǔ)器的操作方法，單次可編程只讀存儲(chǔ)胞包括：第一反熔絲單元及第二反熔絲單元、選擇晶體管以及阱區(qū)。第一反熔絲單元與第二反熔絲單元分別包括依序設(shè)置于基底上的反熔絲層與反熔絲柵極。選擇晶體管，包括選擇柵極、柵極介電層、第一摻雜區(qū)與第二摻雜區(qū)。選擇柵極設(shè)置于基底上。柵極介電層設(shè)置于選擇柵極與基底之間。第一摻雜區(qū)與第二摻雜區(qū)，分別設(shè)置于選擇柵極兩側(cè)的基底中，其中第二摻雜區(qū)位于第一反熔絲單元及第二反熔絲單元周圍的基底中。阱區(qū)設(shè)置于第一反熔絲單元及第二反熔絲單元下方的基底中，并連接第二摻雜區(qū)。
【專利說明】反熔絲單次可編程存儲(chǔ)胞及存儲(chǔ)器的操作方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種存儲(chǔ)器及其的操作方法，特別是涉及一種改善讀取特性的反熔絲 單次可編程存儲(chǔ)胞及存儲(chǔ)器的操作方法。

【背景技術(shù)】
[0002] 非揮發(fā)性存儲(chǔ)器是一種能在切斷電源后繼續(xù)保存存儲(chǔ)器內(nèi)資料的存儲(chǔ)器，并可 分成只讀存儲(chǔ)器（readonlymemory,ROM)、單次可編程存儲(chǔ)器（onetimeprogrammable memory,OTPmemory)以及可重復(fù)讀寫存儲(chǔ)器。此外，隨著半導(dǎo)體存儲(chǔ)器技術(shù)的成熟，非 揮發(fā)性存儲(chǔ)器已可以整合至與互補(bǔ)式金屬氧化物半導(dǎo)體（complementarymetaloxide semiconductor,CMOS)元件相容的制作工藝下。
[0003] 如上述的單次可編程存儲(chǔ)器而言，其可類分為熔絲型（fusetype)以及反熔絲型 (anti-fusetype)。熔絲型單次可編程存儲(chǔ)器在未編程的狀態(tài)下為短路，編程后則為斷路。 反之，反熔絲型單次可編程存儲(chǔ)器則是在未編程前為斷路，編程后為短路。此外，基于CMOS 制作工藝技術(shù)中的MOS元件的特性，反熔絲型單次可編程存儲(chǔ)器較適于整合在CMOS制作工 藝技術(shù)中。
[0004] 此外，單次可編程存儲(chǔ)器單元基于柵極氧化層的破裂（rupture)以形成永久導(dǎo)電 的路徑。導(dǎo)電溝道的形成位置隨機(jī)分布，會(huì)使讀取數(shù)據(jù)判斷不易。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于提供一種改善讀取特性的反熔絲單次可編程只讀存儲(chǔ)胞，可以 避免反熔絲層的破裂位置處于使反熔絲柵極與基底直接接觸之處，而能夠改善讀取特性。
[0006] 本發(fā)明的再一目的在于提供一種存儲(chǔ)器的操作方法，可利用較低的電壓進(jìn)行讀 取、降低抑制編程電流（PGMinhibitcurrent)以及減少選擇柵極的柵極引發(fā)漏極漏電流 (GIDL)。
[0007] 為達(dá)上述目的，本發(fā)明的改善讀取特性的反熔絲單次可編程只讀存儲(chǔ)胞，包括：第 一反熔絲單元及第二反熔絲單元、選擇晶體管以及阱區(qū)。第一反熔絲單元及第二反熔絲單 元設(shè)置于具有第一導(dǎo)電型的基底上。第一反熔絲單元包括依序設(shè)置于基底上的第一反熔絲 層與第一反熔絲柵極。第二反熔絲單元包括依序設(shè)置于基底上的第二反熔絲層與第二反熔 絲柵極。選擇晶體管，設(shè)置基底上，包括選擇柵極、柵極介電層、第一摻雜區(qū)與第二摻雜區(qū)。 選擇柵極設(shè)置于基底上。柵極介電層設(shè)置于選擇柵極與基底之間。第一摻雜區(qū)與第二摻雜 區(qū)，具有第二導(dǎo)電型，并分別設(shè)置于選擇柵極兩側(cè)的基底中，其中第二摻雜區(qū)位于第一反熔 絲單元及第二反熔絲單元周圍的基底中。阱區(qū)具有第二導(dǎo)電型，設(shè)置于第一反熔絲單元及 第二反熔絲單元下方的基底中，并連接第二摻雜區(qū)。
[0008] 在本發(fā)明的一實(shí)施例中，上述第一反熔絲層、第二反熔絲層與柵極介電層的厚度 相同。
[0009] 在本發(fā)明的一實(shí)施例中，上述選擇晶體管包括輸入輸出金屬氧化物半導(dǎo)體（1/0 MOS)晶體管。
[0010] 在本發(fā)明的一實(shí)施例中，上述選擇晶體管包括核心金屬氧化物半導(dǎo)體（coreMOS) 晶體管。
[0011] 在本發(fā)明的一實(shí)施例中，上述選擇晶體管包括雙擴(kuò)散金屬氧化物半導(dǎo)體（DMOS) 晶體管。
[0012] 在本發(fā)明的一實(shí)施例中，上述第一導(dǎo)電型為P型及N型的其中的一個(gè)，上述第二導(dǎo) 電型為P型及N型的其中的另一個(gè)。
[0013] 在本發(fā)明的一實(shí)施例中，上述阱區(qū)的一部分延伸至位于選擇柵極下方。
[0014] 本發(fā)明的存儲(chǔ)胞的操作方法，存儲(chǔ)胞包括設(shè)置于基底上的選擇晶體管、分別串接 選擇晶體管的第一反熔絲單元及第二反熔絲單元以及阱區(qū)，其中晶體管包括選擇柵極、第 一摻雜區(qū)與第二摻雜區(qū)；第二摻雜區(qū)位于第一反熔絲單元及第二反熔絲單元周圍的基底 中，第一反熔絲單元包括第一反熔絲層與第一反熔絲柵極，第二反熔絲單元包括第二反熔 絲層與第二反熔絲柵極；阱區(qū)設(shè)置于第一反熔絲單元及第二反熔絲單元下方的基底中，連 接第二摻雜區(qū)，且導(dǎo)電型與第二摻雜區(qū)相同，方法包括：在編程操作時(shí)，在選擇柵極施加第 一電壓，在第一摻雜區(qū)施加第二電壓，在第一反熔絲柵極與第二反熔絲柵極施加第三電壓， 其中第一電壓足以打開選擇晶體管的溝道，第二電壓與第三電壓的電壓差足以使第一反熔 絲層及第二反熔絲層破裂。
[0015] 在本發(fā)明的一實(shí)施例中，上述存儲(chǔ)胞的操作方法，還包括：在讀取操作時(shí)，在選擇 柵極施加第四電壓，在第一反熔絲柵極與第二反熔絲柵極施加第五電壓，其中第四電壓足 以打開選擇晶體管的溝道，可通過從第一摻雜區(qū)偵測(cè)存儲(chǔ)器的溝道電流大小來判斷存儲(chǔ)在 存儲(chǔ)胞中的數(shù)字信息。
[0016] 在本發(fā)明的一實(shí)施例中，上述存儲(chǔ)胞的操作方法，還包括：在讀取操作時(shí)，在選擇 柵極施加第六電壓，在第一摻雜區(qū)施加第七電壓，其中第四電壓足以打開選擇晶體管的溝 道，可通過從第一反熔絲柵極與第二反熔絲柵極偵測(cè)存儲(chǔ)胞的溝道電流大小來判斷存儲(chǔ)在 存儲(chǔ)胞中的數(shù)字信息。
[0017] 本發(fā)明的存儲(chǔ)器的操作方法，存儲(chǔ)器包括：多個(gè)存儲(chǔ)胞，排列成一陣列，各個(gè)存儲(chǔ) 胞包括設(shè)置于基底上的選擇晶體管、分別串接選擇晶體管的第一反熔絲單元及第二反熔絲 單元以及阱區(qū)，其中選擇晶體管包括選擇柵極、第一摻雜區(qū)與第二摻雜區(qū)，第二摻雜區(qū)位于 第一反熔絲單元及第二反熔絲單元周圍的基底中，第一反熔絲單元包括第一反熔絲層與第 一反熔絲柵極，第二反熔絲單元包括第二反熔絲層與第二反熔絲柵極，阱區(qū)設(shè)置于第一反 熔絲單元及第二反熔絲單元下方的基底中并連接第二摻雜區(qū)，且阱區(qū)的導(dǎo)電型與第二摻雜 區(qū)相同；多條選擇柵極線，分別連接同一行的多個(gè)存儲(chǔ)胞的選擇柵極；多條第一反熔絲柵 極線，分別連接同一行的多個(gè)存儲(chǔ)胞的第一反熔絲柵極；多條第二反熔絲柵極線，分別連接 同一行的多個(gè)存儲(chǔ)胞的第二反熔絲柵極；多條位線，分別連接同一列的多個(gè)存儲(chǔ)胞的第一 摻雜區(qū)，存儲(chǔ)器的操作方法包括：在編程操作時(shí)，在選定存儲(chǔ)胞所耦接的選擇柵極線施加第 一電壓，在選定存儲(chǔ)胞所耦接的位線施加第二電壓，在選定存儲(chǔ)胞所耦接的第一反熔絲柵 極線與第二反熔絲柵極線施加第三電壓，其中第一電壓足以打開選定存儲(chǔ)胞的選擇晶體管 的溝道，第二電壓與第三電壓的電壓差足以使選定存儲(chǔ)胞的第一反熔絲層及第二反熔絲層 破裂。
[0018] 在本發(fā)明的一實(shí)施例中，上述存儲(chǔ)胞的操作方法，還包括：在讀取操作時(shí)，在選定 存儲(chǔ)胞所耦接的選擇柵極線施加第四電壓，在選定存儲(chǔ)胞所耦接的第一反熔絲柵極線與第 二反熔絲柵極線施加第五電壓，其中第四電壓足以打開選定存儲(chǔ)胞的選擇晶體管的溝道， 可通過從選定存儲(chǔ)胞所耦接的位線偵測(cè)選定存儲(chǔ)胞的溝道電流大小來判斷存儲(chǔ)在選定存 儲(chǔ)胞中的數(shù)字信息。
[0019] 在本發(fā)明的一實(shí)施例中，上述存儲(chǔ)胞的操作方法，還包括：在讀取操作時(shí)，在選定 存儲(chǔ)胞所耦接的選擇柵極線施加第六電壓，在選定存儲(chǔ)胞所耦接的位線施加第七電壓，其 中第四電壓足以打開選定存儲(chǔ)胞的選擇晶體管的溝道，可通過從選定存儲(chǔ)胞所耦接的第一 反熔絲柵極線與第二反熔絲柵極線偵測(cè)選定存儲(chǔ)胞的溝道電流大小來判斷存儲(chǔ)在選定存 儲(chǔ)胞中的數(shù)字信息。
[0020] 基于上述，在本發(fā)明的改善讀取特性的反熔絲單次可編程只讀存儲(chǔ)胞及存儲(chǔ)器的 操作方法中，在反熔絲單元下方的基底中設(shè)置阱區(qū)，利用阱區(qū)連接摻雜區(qū)，其中阱區(qū)與摻雜 區(qū)的導(dǎo)電型態(tài)相同，能夠改善讀取特性。由此，在對(duì)反熔絲存儲(chǔ)胞進(jìn)行讀取操作時(shí)，可利 用較低的電壓進(jìn)行讀?。辉趯?duì)反熔絲存儲(chǔ)胞進(jìn)行編程操作時(shí)，可以降低抑制編程電流（PGM inhibitcurrent);在抑制編程時(shí)也可以減少選擇柵極的柵極引發(fā)漏極漏電流（GIDL)。
[0021] 為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合所附附圖 作詳細(xì)說明如下。

【專利附圖】

【附圖說明】
[0022] 圖IA為本發(fā)明的一實(shí)施例的反熔絲存儲(chǔ)胞的上視圖。
[0023] 圖IB為編程操作時(shí)反熔絲存儲(chǔ)胞沿著圖IA中的A-A'線剖面示意圖。
[0024] 圖IC為讀取操作時(shí)反烙絲存儲(chǔ)胞沿著圖IA中的A-A'線剖面示意圖。
[0025] 圖2A為本發(fā)明的一優(yōu)選實(shí)施例的存儲(chǔ)胞的上視圖。
[0026] 圖2B為本發(fā)明的一優(yōu)選實(shí)施例的圖2A中的存儲(chǔ)胞的沿A-A'線的剖面圖。
[0027] 圖2C為本發(fā)明的另一優(yōu)選實(shí)施例的圖2A中的存儲(chǔ)胞的沿B-B'線的剖面圖。
[0028] 圖3A為本發(fā)明的另一實(shí)施例的反熔絲存儲(chǔ)胞的剖面圖。
[0029] 圖3B為本發(fā)明的一優(yōu)選實(shí)施例的圖3A中的存儲(chǔ)胞的沿A-A'線的剖面圖。
[0030] 圖4A及圖4B為反熔絲單元的剖面圖。
[0031] 圖5為本發(fā)明的一優(yōu)選實(shí)施例的反熔絲存儲(chǔ)胞陣列的電路簡(jiǎn)圖。
[0032] 圖6A為對(duì)存儲(chǔ)器陣列進(jìn)行編程操作的一實(shí)例的示意圖。
[0033] 圖6B為進(jìn)行編程操作時(shí)選定存儲(chǔ)胞Ml剖面示意圖。
[0034] 圖7A為對(duì)存儲(chǔ)器陣列進(jìn)行讀取操作的一實(shí)例的示意圖。
[0035] 圖7B為進(jìn)行讀取操作時(shí)選定存儲(chǔ)胞Ml剖面示意圖。
[0036] 圖8A為對(duì)存儲(chǔ)器陣列進(jìn)行讀取操作的一實(shí)例的示意圖。
[0037] 圖8B為進(jìn)行讀取操作時(shí)選定存儲(chǔ)胞Ml剖面示意圖。
[0038] 符號(hào)說明
[0039] 100:存儲(chǔ)胞
[0040] 102:阱區(qū)
[0041] 104:第一摻雜區(qū)
[0042] 106:第二摻雜區(qū)
[0043] 108:第三摻雜區(qū)
[0044] 110:選擇柵極
[0045] 112:第一柵極
[0046] 114:第二柵極
[0047] 116:絕緣層
[0048] 118:有源區(qū)
[0049] 120:接觸插塞
[0050] 126:導(dǎo)電路徑
[0051] 128 :第一溝道區(qū)
[0052] 130:第二溝道區(qū)
[0053] 132:第一電流
[0054] 200:反熔絲存儲(chǔ)胞
[0055] 202 :基底
[0056] 204:隔離結(jié)構(gòu)
[0057] 206a、206b:反熔絲單元
[0058] 208:選擇晶體管
[0059] 210、210a:阱區(qū)
[0060] 212a、212b:反熔絲層
[0061] 214a、214b:反熔絲柵極
[0062] 216:選擇柵極
[0063] 218:柵極介電層
[0064] 220、222、226、D:摻雜區(qū)
[0065] 224、W:阱區(qū)
[0066] 228 :間隙壁
[0067]Ml?M4:存儲(chǔ)胞
[0068]SGl?SG2:選擇柵極線
[0069]AFLl?AFL4:反熔絲柵極線
[0070]BLl?BL2:位線

【具體實(shí)施方式】
[0071] 圖IA為本發(fā)明的一實(shí)施例的反熔絲存儲(chǔ)胞（memorycell)的上視圖。請(qǐng)參照?qǐng)D 1A，存儲(chǔ)胞100包括阱區(qū)102、選擇柵極110、第一柵極112、第二柵極114、絕緣層116、第一 摻雜區(qū)104、第二摻雜區(qū)106、第三摻雜區(qū)108以及接觸插塞120,且阱區(qū)102包括有源區(qū) 118。其中，絕緣層116可填充在第一柵極112與第二柵極114之間。
[0072] 就更進(jìn)一步的布局結(jié)構(gòu)來看，選擇柵極110完全形成于有源區(qū)118之上。第一柵 極112與第二柵極114分別部分形成于有源區(qū)118之上。第一摻雜區(qū)104位于選擇柵極 110的第一側(cè)，且第二摻雜區(qū)106位于選擇柵極110的第二側(cè)。從另一角度來看，第二摻雜 區(qū)106位于第一柵極112及第二柵極114的第一側(cè)，且第三摻雜區(qū)108位于第一柵極112 及第二柵極114的第二側(cè)。換言之，第一摻雜區(qū)104與第二摻雜區(qū)106位于相對(duì)于選擇柵 極110的兩側(cè)。相似地，第二摻雜區(qū)106與第三摻雜區(qū)108位于相對(duì)于第一柵極112與第 二柵極114的兩側(cè)。接觸插塞120形成在第一摻雜區(qū)104之上的有源區(qū)118。且知，存儲(chǔ)胞 100包括兩存儲(chǔ)單元。
[0073] 圖IB繪示為編程操作時(shí)反熔絲存儲(chǔ)胞沿著圖IA中的A-A'線剖面示意圖。
[0074] 請(qǐng)參照?qǐng)D1B，在編程操作的第一期間，施加第一字符線電壓Vwl至選擇柵極110， 施加位線電壓Vb至第一摻雜區(qū)104。如此一來，在選擇柵極110下將形成第一溝道區(qū)128， 并且此位線電壓Vb將耦合至第二摻雜區(qū)106,進(jìn)而致使第二摻雜區(qū)106的電壓電位趨近于 位線電壓Vb。
[0075] 接著，在編程操作的第一期間，提供編程電壓Vp至第一柵極114,并浮接第二柵極 112。第一柵極114與第二摻雜區(qū)106之間的壓差將導(dǎo)致第一柵極114與阱區(qū)102之間的 第一氧化層產(chǎn)生破裂，進(jìn)而擊穿第一氧化層，編程第一存儲(chǔ)單元。如此一來，將可形成永久 性的導(dǎo)電路徑126。其中，位線電壓Vb可例如是接地電壓，且在一優(yōu)選實(shí)施例中，編程電壓 Vp為第一字符線電壓Vwl的2倍至5倍。
[0076] 相似地，在編程操作的第二期間，可提供編程電壓Vp至第二柵極112,并浮接第一 柵極114。第二柵極112與第二摻雜區(qū)106之間的壓差將導(dǎo)致第二柵極112與阱區(qū)102之 間的第二氧化層產(chǎn)生破裂，進(jìn)而擊穿第二氧化層，編程第二存儲(chǔ)單元。
[0077] 在編程存儲(chǔ)胞100之后，在第一柵極114或第二柵極112與阱區(qū)102之間形成導(dǎo) 電路徑126,因此相較于未編程之前的狀態(tài)，已編程的存儲(chǔ)單元將產(chǎn)生較大的電流。換言之， 可通過讀取存儲(chǔ)單元的電流來判定存儲(chǔ)胞的狀態(tài)。
[0078] 圖IC繪示為讀取操作時(shí)反烙絲存儲(chǔ)胞沿著圖IA中的A-A'線剖面示意圖。
[0079] 提供讀取電壓Vr至第一柵極114,并且提供位線電壓Vb至第一摻雜區(qū)104,以及 提供第二字符線電壓Vw2至選擇柵極110。如此一來，第二溝道區(qū)130將形成于選擇柵極 110及第一柵極114的下方。因此，可通過第二溝道區(qū)130讀取到來自導(dǎo)電路徑126的第一 電流132。其中，第一電流132是由第一柵極114流向第一摻雜區(qū)104。此外，位線電壓Vb 可例如是接地電壓。再者，在一優(yōu)選實(shí)施例中，讀取電壓Vr相等于第二字符線電壓Vw2,且 編程電壓Vp可例如是讀取電壓Vr的2至5倍。
[0080] 當(dāng)讀取到來自第一存儲(chǔ)單元的第一電流132時(shí)，可根據(jù)此第一電流132來判別存 儲(chǔ)胞100的狀態(tài)。且知，存儲(chǔ)胞100包括兩存儲(chǔ)單元，因此也可通過來自第二存儲(chǔ)單元的第 二電流來判別存儲(chǔ)胞100的狀態(tài)。
[0081] 在讀取操作第二存儲(chǔ)單元的期間，通過位于選擇柵極110與第二柵極112下方的 第三溝道區(qū)讀取第二電流。舉例來說，可提供讀取電壓Vr至第二柵極112,并且提供位線電 壓Vb至第一摻雜區(qū)104,以及提供第二字符線電壓Vw2至選擇柵極110。
[0082] 如此一來，第三溝道區(qū)將形成于選擇柵極110及第二柵極112的下方。因此，可通 過第三溝道區(qū)讀取到來自第二存儲(chǔ)胞的第二電流，可根據(jù)第二電流來進(jìn)一步地判別存儲(chǔ)胞 100的狀態(tài)。
[0083] 值得注意的是，圖IC所列舉的存儲(chǔ)胞的讀取方法，是通過分別讀取來自第二溝道 區(qū)130與第三溝道區(qū)的電流，來重復(fù)地判別存儲(chǔ)胞100的狀態(tài)。然而，在實(shí)際應(yīng)用上，也可 同時(shí)讀取來自第二溝道區(qū)與第三溝道區(qū)的電流，并且單次地判別存儲(chǔ)胞100的狀態(tài)。
[0084] 舉例來說，在本發(fā)明的另一實(shí)施例中，在讀取操作時(shí)，可施加位線電壓Vb至第一 摻雜區(qū)104,施加第二字符線電壓Vw2至選擇柵極110，并同時(shí)施加讀取電壓Vr至第一柵極 114與第二柵極112。如此一來，第二溝道區(qū)將形成于選擇柵極110及第一柵極114的下方， 且第三溝道區(qū)也將形成于選擇柵極110及第二柵極112的下方。因此，可同時(shí)讀取到來自 第二溝道區(qū)與第三溝道區(qū)的電流，進(jìn)而依據(jù)此電流判別存儲(chǔ)胞100的狀態(tài)。
[0085] 本發(fā)明的反熔絲存儲(chǔ)胞可作為單次可編程的存儲(chǔ)胞。在單次可編程的操作上，本 發(fā)明是通過氧化層的破裂來完成單次的編程。此外，在編程的過程中，本發(fā)明的操作方法可 同時(shí)或是分別擊穿兩氧化層，因此可利用兩存儲(chǔ)單元來存儲(chǔ)同一個(gè)存儲(chǔ)胞的狀態(tài)。如此一 來，本發(fā)明的操作方法將可增加反熔絲存儲(chǔ)胞在編程時(shí)的成功機(jī)率，并減少反熔絲存儲(chǔ)胞 在讀取上的誤判，以避免氧化層破裂后有可能形成高阻值狀況。
[0086] 圖2A所繪示為本發(fā)明的一優(yōu)選實(shí)施例的存儲(chǔ)胞的上視圖。圖2B所繪示為本發(fā)明 的一優(yōu)選實(shí)施例的圖2A中的存儲(chǔ)胞的沿A-A'線的剖面圖。圖2C所繪示為本發(fā)明的另一 優(yōu)選實(shí)施例的圖2A中的存儲(chǔ)胞的沿B-B'線的剖面圖。
[0087] 請(qǐng)參照?qǐng)D2A、圖2B及圖2C，本發(fā)明的反熔絲存儲(chǔ)胞200例如是設(shè)置于基底202上。 基底202例如是具有第一導(dǎo)電型。而且，在基底202中例如設(shè)置有隔離結(jié)構(gòu)204,以定義出 有源區(qū)（activearea)。隔離結(jié)構(gòu)204例如是淺溝槽隔離結(jié)構(gòu)或者場(chǎng)氧化層。
[0088] 本發(fā)明的反烙絲存儲(chǔ)胞200包括反烙絲單元206a及反烙絲單元206b、選擇晶體管 208、阱區(qū) 210。
[0089] 反熔絲單元206a包括依序設(shè)置于基底202上的反熔絲層212a與反熔絲柵極 (anti-fusegate) 214a。反烙絲單元206b包括依序設(shè)置于基底202上的反烙絲層212b與 反烙絲柵極（anti-fusegate) 214b。
[0090] 反熔絲層212a、反熔絲層212b的材質(zhì)例如是氧化硅或其它可以形成柵極氧化層 的絕緣層（如高介電值的氧化層如Hf02、Al2O3等）。通過使反熔絲柵極214a、反熔絲柵極 214b下方的反熔絲層212a、反熔絲層212b破裂來進(jìn)行編程操作。
[0091] 選擇晶體管208設(shè)置基底202上，包括：選擇柵極216、柵極介電層218、摻雜區(qū)220 與摻雜區(qū)222。選擇柵極216例如設(shè)置于基底202上。
[0092] 柵極介電層218例如設(shè)置于選擇柵極216與基底202之間。柵極介電層218的材 質(zhì)例如是氧化硅或其它可以形成柵極氧化層的絕緣層（如高介電值的氧化層如Hf02、Al2O3 等）。反熔絲層212a、反熔絲層212b與柵極介電層218的厚度例如是相同或不同。
[0093] 摻雜區(qū)220與摻雜區(qū)222,具有第二導(dǎo)電型，并分別設(shè)置于選擇柵極216兩側(cè)的基 底202中，其中摻雜區(qū)222位于反熔絲單元206a及反熔絲單元206b周圍的基底202中。在 摻雜區(qū)220與摻雜區(qū)222之間例如定義出溝道區(qū)（channelregion)。
[0094] 阱區(qū)210,其具有第二導(dǎo)電型，設(shè)置于反熔絲單元206a及反熔絲單元206b下方的 基底202中，并連接摻雜區(qū)222。
[0095] 在本發(fā)明的反熔絲存儲(chǔ)胞中，也可以視需要而設(shè)置阱區(qū)224,其具有第一導(dǎo)電型。 摻雜區(qū)220例如設(shè)置于阱區(qū)224中。
[0096] 在本發(fā)明的反熔絲存儲(chǔ)胞中，也可以視需要而設(shè)置摻雜區(qū)226,其具有第二導(dǎo)電 型。摻雜區(qū)226為源極/漏極延伸區(qū)、雙重?cái)U(kuò)散區(qū)或淡摻雜區(qū)。
[0097] 在本發(fā)明的反熔絲存儲(chǔ)胞中，也可以視需要而設(shè)置間隙壁（spacer) 228。間隙壁 228設(shè)置于選擇柵極216及反熔絲柵極214a、反熔絲柵極214b側(cè)壁。
[0098] 在上述實(shí)施例中，若第一導(dǎo)電型為P型，則第二導(dǎo)電型為N型；若第一導(dǎo)電型為N 型，則第二導(dǎo)電型為P型。
[0099] 在本發(fā)明的反熔絲存儲(chǔ)胞中，選擇晶體管例如是輸入輸出金屬氧化物半導(dǎo)體（I/O M0S)晶體管、核心金屬氧化物半導(dǎo)體（coreM0S)晶體管或擴(kuò)散金屬氧化物半導(dǎo)體晶體管 (DMOS)。
[0100] 以40納米制作工藝為例，當(dāng)選擇晶體管為核心金屬氧化物半導(dǎo)體（coreMOS) 晶體管或擴(kuò)散金屬氧化物半導(dǎo)體晶體管（DMOS)時(shí)，則柵極介電層218的厚度例如是 20A?30A,摻雜區(qū)226的摻雜濃度例如是5X1013?lX1015(l/cm2)。當(dāng)選擇晶體 管為輸入輸出金屬氧化物半導(dǎo)體（I/OM0S)晶體管時(shí)，則柵極介電層218的厚度例如是 50A?70A,摻雜區(qū)226的摻雜濃度例如是IXIO12?4XIO13 (Ι/cm2)。
[0101] 圖3A所繪示為本發(fā)明的另一實(shí)施例的反熔絲存儲(chǔ)胞的剖面圖。圖3B所繪示為本 發(fā)明的一優(yōu)選實(shí)施例的圖3A中的存儲(chǔ)胞的沿A-A'線的剖面圖。
[0102] 在本實(shí)施例中，構(gòu)件與圖2A?2C所示的反熔絲存儲(chǔ)胞相同者，給予相同的符號(hào)， 并省略其說明。
[0103] 請(qǐng)參照?qǐng)D3A?圖3B，相較于圖2A?2C所示的反熔絲存儲(chǔ)胞，本實(shí)施例的反熔絲 存儲(chǔ)胞的阱區(qū)210a，除了設(shè)置于反熔絲單元206a及反熔絲單元206b下方的基底202之外， 阱區(qū)210a的一部分延伸至位于選擇柵極下方。
[0104] 圖4A及圖4B所繪示為反烙絲單元的剖面圖。
[0105] 在編程反熔絲存儲(chǔ)胞時(shí)，經(jīng)由施加于反熔絲柵極的電壓與施加于摻雜區(qū)（位線） 的電壓的電壓差使反熔絲層破裂，而在反熔絲柵極與基底之間形成導(dǎo)電路徑，由此編程存 儲(chǔ)胞。然而，在編程操作時(shí)，難以控制反熔絲層的破裂位置。如圖4A所示，破裂位置A使 反熔絲柵極于反熔絲層破裂后與摻雜區(qū)（連接至位線）電連接，因此在讀取操作時(shí)，可以 較低的讀取電壓進(jìn)行讀取。如圖4B所示，破裂位置B使反熔絲柵極于反熔絲層破裂后與基 底連接，因此在讀取操作時(shí)，由于反熔絲柵極與基底之間有漏電流，因而產(chǎn)生所謂的慢位元 (slowbit)效應(yīng)（位線所測(cè)得的電流低，在基底（P型阱區(qū)）所測(cè)得的電流高）。如此，反 熔絲層的破裂位置所造成的慢位元（slowbit)效應(yīng)的問題，會(huì)造成存儲(chǔ)器產(chǎn)生存儲(chǔ)胞讀取 時(shí)電流均勻度變異過大的情形，而降低了存儲(chǔ)器的可控制性、良率與可靠度。
[0106] 然而，在本發(fā)明的反熔絲存儲(chǔ)胞中，如圖2B、圖3B所示，利用阱區(qū)210 (阱區(qū)210a) 連接摻雜區(qū)222,其中阱區(qū)210 (阱區(qū)210a)與摻雜區(qū)222的導(dǎo)電型態(tài)相同，即使反熔絲層的 破裂位置形成在遠(yuǎn)離摻雜區(qū)222的位置，通過阱區(qū)210 (阱區(qū)210a)也可以將電流傳導(dǎo)至摻 雜區(qū)222,而能夠改善讀取特性。在對(duì)反熔絲存儲(chǔ)胞進(jìn)行讀取操作時(shí)，也可利用較低的電壓 進(jìn)行讀取。
[0107] 而且，由于在反熔絲單元206a及反熔絲單元206b下方的基底202中設(shè)置阱區(qū) 210 (阱區(qū)210a)，避免反熔絲柵極于反熔絲層破裂后直接與基底連接，在對(duì)反熔絲存儲(chǔ)胞 進(jìn)行編程操作時(shí)，進(jìn)而可以降低抑制編程電流（PGMinhibitcurrent)。
[0108] 而且，在當(dāng)選擇晶體管為輸入輸出金屬氧化物半導(dǎo)體（1/0M0S)晶體管時(shí)，則柵極 介電層218的厚度例如是50A?70A,其厚于反熔絲層212a、反熔絲層212b的厚度，如此 在抑制作工藝編程化時(shí)也可以減少選擇柵極的柵極引發(fā)漏極漏電流（GIDL)。
[0109] 此外，在當(dāng)選擇晶體管為擴(kuò)散金屬氧化物半導(dǎo)體晶體管（DMOS)，且阱區(qū)210a從反 熔絲單元206a及反熔絲單元206b下方的基底202進(jìn)一步延伸至位于選擇柵極下方時(shí)（如 圖3B所示），則可以減少因反熔絲柵極214a、反熔絲柵極214b與選擇柵極之間的大橫向電 場(chǎng)所產(chǎn)生的熱載流子。如此在編程及抑制編程時(shí)也可以減少選擇柵極的柵極引發(fā)漏極漏電 流（GIDL)。
[0110] 另外，在當(dāng)選擇晶體管為輸入輸出金屬氧化物半導(dǎo)體（I/OM0S)晶體管，且阱區(qū) 210a從反熔絲單元206a及反熔絲單元206b下方的基底202進(jìn)一步延伸至位于選擇柵極下 方時(shí)（如圖3B所示），如此在抑制作工藝編程化時(shí)也可以減少選擇柵極的柵極引發(fā)漏極漏 電流（GIDL)。
[0111] 圖5所繪示為本發(fā)明的一優(yōu)選實(shí)施例的反熔絲存儲(chǔ)胞陣列的電路簡(jiǎn)圖。
[0112] 請(qǐng)參照?qǐng)D5,本發(fā)明的反熔絲存儲(chǔ)器例如是由多個(gè)存儲(chǔ)胞陣列所構(gòu)成。以下針對(duì)存 儲(chǔ)胞陣列做說明。在本實(shí)施例中，以2X2個(gè)存儲(chǔ)胞所組成的存儲(chǔ)胞陣列為例做說明，但是 組成存儲(chǔ)胞陣列的存儲(chǔ)胞個(gè)數(shù)可依實(shí)際情況而變動(dòng)，例如由64個(gè)、256個(gè)、512個(gè)存儲(chǔ)胞等 組成存儲(chǔ)胞陣列。在圖5中，X方向定義為行方向，Y方向定義為列方向。
[0113] 存儲(chǔ)胞陣列包括多個(gè)存儲(chǔ)胞Ml?M4、多條選擇柵極線SGl?SG2、多條反熔絲柵 極線AFLl?AFL4、多條位線BLl?BL2。
[0114] 各存儲(chǔ)胞Ml?M4具有上述圖2A?圖2C(或者圖3A?圖3B)的結(jié)構(gòu)，在此不再 贅述。
[0115] 多條選擇柵極線SGl?SG2平行設(shè)置于基底上，并在行方向上（X方向）延伸。選 擇柵極線SGl?SG2分別連接同一行的存儲(chǔ)胞的選擇柵極。舉例來說，選擇柵極線SGl連 接多個(gè)存儲(chǔ)胞Ml、M3的選擇柵極；選擇柵極線SG2連接多個(gè)存儲(chǔ)胞M2、M4的選擇柵極。
[0116] 多條反熔絲柵極線AFLl?AFL4平行設(shè)置于基底上，并在行方向上（X方向）延 伸。反熔絲柵極線AFLl?AFL4分別連接同一行的存儲(chǔ)胞的反熔絲柵極。舉例來說，反熔絲 柵極線AFLl連接多個(gè)存儲(chǔ)胞Ml、M3的第一反熔絲柵極(例如圖2C中的反熔絲柵極214a); 反熔絲柵極線AFL2連接多個(gè)存儲(chǔ)胞Ml、M3的第二反熔絲柵極(例如圖2C中的反熔絲柵極 214b);反熔絲柵極線AFL3連接多個(gè)存儲(chǔ)胞M2、M4的第一反熔絲柵極；反熔絲柵極線AFL4 連接多個(gè)存儲(chǔ)胞M2、M4的第二反熔絲柵極。
[0117] 多條位線BLl?BL2平行設(shè)置于基底上，并在列方向（Y方向）上延伸。位線BLl? BL2分別連接同一列的存儲(chǔ)胞的摻雜區(qū)。舉例來說，位線BLl連接多個(gè)存儲(chǔ)胞Ml、M2的摻 雜區(qū)(例如圖2B、圖3B中的摻雜區(qū)220);位線BL2連接多個(gè)存儲(chǔ)胞M3?M4的摻雜區(qū)。
[0118] 接著說明本發(fā)明的反熔絲存儲(chǔ)器的操作方法，其包括編程與數(shù)據(jù)讀取等操作模 式。就本發(fā)明的反熔絲存儲(chǔ)器的操作方法而言，以下僅提供一優(yōu)選實(shí)施例作為說明。但本 發(fā)明的反熔絲存儲(chǔ)器的操作方法，并不限定于這些方法。在下述說明中以圖示中存儲(chǔ)胞Ml 為實(shí)例做說明。
[0119] 圖6A繪示為對(duì)存儲(chǔ)器陣列進(jìn)行編程操作的一實(shí)例的示意圖。圖6B所繪示為進(jìn)行 編程操作時(shí)選定存儲(chǔ)胞Ml剖面示意圖。
[0120] 請(qǐng)參照?qǐng)D6A及圖6B，對(duì)選定的存儲(chǔ)胞Ml進(jìn)行編程操作時(shí)，在選定存儲(chǔ)胞Ml所耦 接的選擇柵極線SGl施加電壓Vpl，在選定存儲(chǔ)胞Ml所耦接的位線BLl施加電壓Vp2,在選 定存儲(chǔ)胞Ml所耦接的反熔絲柵極線AFLl及AFL2施加電壓Vp3。在位線BL2施加電壓Vp4。 其中電壓Vpl足以打開選擇晶體管的溝道。電壓Vp2與電壓Vp3的電壓差足以使選定存儲(chǔ) 胞Ml的反熔絲柵極下方的反熔絲層破裂，而在形成導(dǎo)電路徑。電壓Vp2與電壓Vp4的電壓 差不足以使非選定存儲(chǔ)胞的反熔絲柵極下方的反熔絲層破裂。
[0121] 如圖6A所示，在編程選定存儲(chǔ)胞Ml時(shí)，施加于選擇柵極線SGl的電壓Vpl打開于 選擇晶體管的溝道。因此施加于位線BLl的電壓Vp2經(jīng)由選擇晶體管的溝道，到達(dá)反熔絲 柵極下方。然后，經(jīng)由施加于反熔絲柵極線AFLl及AFL2的電壓Vp3與施加于位線BLl的 電壓Vp2的電壓差使反熔絲層破裂，由此編程選定存儲(chǔ)胞Ml。
[0122] 在本實(shí)施例中，電壓Vpl例如為0. 7-3. 5伏特左右；電壓Vp2例如為0伏特左右； 電壓Vp3例如為4. 5-12伏特左右；電壓Vp4例如0. 7-3. 5伏特左右。
[0123] 在本實(shí)施例中，以同時(shí)于反熔絲柵極線AFLl及AFL2施加電壓Vp3,而使存儲(chǔ)胞Ml 的反熔絲單元AFl以及反熔絲單元AF2的反熔絲層同時(shí)破裂為例作說明，當(dāng)然也可以通過 在反熔絲柵極線AFLl及反熔絲柵極線AFL2施加不同的電壓，而選擇性的使反熔絲單元AFl 或反烙絲單元AF2的反烙絲層破裂。
[0124] 在進(jìn)行上述編程操作時(shí)，對(duì)于與選定存儲(chǔ)胞Ml共用選擇柵極線SG1、反熔絲柵極 線AFLl與反熔絲柵極線AFL2的非選定存儲(chǔ)胞M3而言，由于施加于非選定存儲(chǔ)胞M3所耦 接的位線BL2的電壓Vp4與施加于反熔絲柵極線AFLl及反熔絲柵極線AFL2的電壓Vp3之 間的電壓差不足使非選定存儲(chǔ)胞M3的反熔絲層破裂，而可以抑制非選定存儲(chǔ)胞M3被編程。
[0125] 在進(jìn)行上述編程操作時(shí)，對(duì)于與選定存儲(chǔ)胞Ml共用位線BLl的非選定存儲(chǔ)胞M2 而言，由于施加于非選定存儲(chǔ)胞M2所耦接的位線BLl為電壓Vp2,施加于非選定選擇柵極 線SG2、反熔絲柵極線AFL3及反熔絲柵極線AFL4為接地電壓（皆為0伏特），而使非選定 存儲(chǔ)胞M2的選擇柵極的溝道區(qū)處于關(guān)閉（turnoff)狀態(tài)。由于在非選定存儲(chǔ)胞M2的反 熔絲柵極與基底之間沒有電壓差，因此其他非選定存儲(chǔ)胞M2的反熔絲層不會(huì)破裂，S卩非選 定存儲(chǔ)胞M2不會(huì)被編程。
[0126] 在進(jìn)行上述編程操作時(shí)，對(duì)于其他非選定存儲(chǔ)胞M4而言，由于施加于非選定存儲(chǔ) 胞M4所耦接的非選定選擇柵極線SG2為電壓Vp4,施加于反熔絲柵極線AFL3及反熔絲柵極 線AFL4為接地電壓（皆為0伏特），而使非選定存儲(chǔ)胞M4的選擇柵極的溝道區(qū)處于關(guān)閉 (turnoff)狀態(tài)。由于在非選定存儲(chǔ)胞M4的反熔絲柵極AF與基底之間沒有電壓差，因此 非選定存儲(chǔ)胞M4的反熔絲層不會(huì)破裂，S卩非選定存儲(chǔ)胞M4不會(huì)被編程。
[0127] 在上述實(shí)施例的反熔絲存儲(chǔ)器的編程操作過程中，雖以存儲(chǔ)胞陣列中單一存儲(chǔ)胞 為單位進(jìn)行編程操作，然而本發(fā)明的反熔絲存儲(chǔ)器的編程操作也可通過各選擇柵極線、各 位線、各反熔絲柵極線的控制，而以位元組、節(jié)區(qū)或是區(qū)塊為單位進(jìn)行編程。
[0128] 如圖6B所示，由于在反熔絲單元AFl下方的基底中設(shè)置阱區(qū)W，避免反熔絲柵極于 反熔絲層破裂后直接與基底連接，在對(duì)反熔絲存儲(chǔ)胞進(jìn)行編程操作時(shí)，可以降低抑制編程 電流（PGMinhibitcurrent)。
[0129] 圖7A繪示為對(duì)存儲(chǔ)器陣列進(jìn)行讀取操作的一實(shí)例的示意圖。圖7B所繪示為進(jìn)行 讀取操作時(shí)選定存儲(chǔ)胞Ml剖面示意圖。
[0130] 請(qǐng)參照?qǐng)D7A及圖7B，對(duì)選定的存儲(chǔ)胞Ml進(jìn)行讀取操作時(shí)，于選定存儲(chǔ)胞Ml所耦 接的選擇柵極線SGl施加電壓Vr1，在選定存儲(chǔ)胞Ml所耦接的反熔絲柵極線AFLl及反熔絲 柵極線AFL2施加電壓Vr2,在選定存儲(chǔ)胞Ml所耦接的位線BLl施加O伏特的電壓。電壓Vrl足以打開選擇晶體管的溝道，可通過從位線BLl(摻雜區(qū)）偵測(cè)存儲(chǔ)器的溝道電流Ir大 小來判斷存儲(chǔ)在存儲(chǔ)胞Ml中的數(shù)字信息。
[0131] 在本實(shí)施例中，電壓Vrl例如為0. 7-3. 5伏特左右；電壓Vr2例如為0. 7-3. 5伏特 左右。
[0132] 圖8A繪示為對(duì)存儲(chǔ)器陣列進(jìn)行讀取操作的一實(shí)例的示意圖。圖8B所繪示為進(jìn)行 讀取操作時(shí)選定存儲(chǔ)胞Ml剖面示意圖。
[0133] 請(qǐng)參照?qǐng)D8A及圖8B，對(duì)選定的存儲(chǔ)胞Ml進(jìn)行讀取操作時(shí)，在選定存儲(chǔ)胞Ml所耦 接的選擇柵極線SGl施加電壓Vr3,在選定存儲(chǔ)胞Ml所耦接的反熔絲柵極線AFLl及反熔絲 柵極線AFL2施加接地（0伏特）電壓，在選定存儲(chǔ)胞Ml所耦接的位線BLl施加電壓Vr4。 電壓Vr3足以打開選擇晶體管的溝道，可通過從反熔絲柵極線AFLl及反熔絲柵極線AFL2 偵測(cè)存儲(chǔ)器的溝道電流Ir大小來判斷存儲(chǔ)在存儲(chǔ)胞Ml中的數(shù)字信息。
[0134] 在本實(shí)施例中，電壓Vr3例如為0. 7-3. 5伏特左右；電壓Vr4例如為0. 7-3. 5伏特 左右。
[0135] 如圖7B、圖8B所示，利用阱區(qū)W連接摻雜區(qū)D，其中阱區(qū)W與摻雜區(qū)D的導(dǎo)電型態(tài) 相同，即使反熔絲層的破裂位置形成在無摻雜區(qū)D的位置，通過阱區(qū)W也可以將電流傳導(dǎo)至 摻雜區(qū)D，而能夠改善讀取特性。在對(duì)反熔絲存儲(chǔ)胞進(jìn)行讀取操作時(shí)，也可利用較低的電壓 進(jìn)行讀取。而且，本發(fā)明的反熔絲存儲(chǔ)胞可以進(jìn)行順向讀?。▓D7A、圖7B)及逆向讀?。▓D 8A、圖 8B)。
[0136] 綜上所述，在本發(fā)明的改善讀取特性的反熔絲單次可編程只讀存儲(chǔ)胞及存儲(chǔ)器的 操作方法中，在反熔絲單元下方的基底中設(shè)置阱區(qū)，利用阱區(qū)連接摻雜區(qū)，其中阱區(qū)與摻雜 區(qū)的導(dǎo)電型態(tài)相同，即使反熔絲層的破裂位置形成在無摻雜區(qū)的位置，通過阱區(qū)也可以將 電流傳導(dǎo)至摻雜區(qū)，而能夠改善讀取特性。在對(duì)反熔絲存儲(chǔ)胞進(jìn)行讀取操作時(shí)，也可利用較 低的電壓進(jìn)行讀取。利用阱區(qū)避免反熔絲柵極于反熔絲層破裂后直接與基底連接，在對(duì)反 熔絲存儲(chǔ)胞進(jìn)行編程操作時(shí)，可以降低抑制編程電流（PGMinhibitcurrent)。在抑制編程 時(shí)也可以減少選擇柵極的柵極引發(fā)漏極漏電流（GIDL)。
[0137] 雖然以上實(shí)施例公開了本發(fā)明，然而其并非用以限定本發(fā)明，任何所屬【技術(shù)領(lǐng)域】 中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，可作些許的更動(dòng)與潤(rùn)飾，故本發(fā)明的 保護(hù)范圍應(yīng)當(dāng)以附上的權(quán)利要求所界定的為準(zhǔn)。
【權(quán)利要求】
1. 一種改善讀取特性的反烙絲單次可編程存儲(chǔ)胞，包括： 第一反烙絲單元及第二反烙絲單元，設(shè)置于具有第一導(dǎo)電型的基底上，該第一反烙絲 單元包括依序設(shè)置于該基底上的第一反烙絲層與第一反烙絲柵極；該第二反烙絲單元包括 依序設(shè)置于該基底上的一第二反烙絲層與一第二反烙絲柵極； 選擇晶體管，設(shè)置該基底上，包括： 選擇柵極，設(shè)置于該基底上； 柵極介電層，設(shè)置于該選擇柵極與該基底之間； 第一慘雜區(qū)與一第二慘雜區(qū)，具有第二導(dǎo)電型，并分別設(shè)置于該選擇柵極兩側(cè)的該基 底中，其中該第二慘雜區(qū)位于該第一反烙絲單元及該第二反烙絲單元周圍的該基底中；W 及 阱區(qū)，具有該第二導(dǎo)電型，設(shè)置于該第一反烙絲單元及該第二反烙絲單元下方的該基 底中，并連接該束-慘雜區(qū)。
2. 如權(quán)利要求1所述的改善讀取特性的反烙絲單次可編程存儲(chǔ)胞，其中該第一反烙絲 層、該第二反烙絲層與該柵極介電層的厚度相同。
3. 如權(quán)利要求1所述的改善讀取特性的反烙絲單次可編程存儲(chǔ)胞，其中該選擇晶體管 包括輸入輸出金屬氧化物半導(dǎo)體（I/O M0巧晶體管。
4. 如權(quán)利要求1所述的改善讀取特性的反烙絲單次可編程存儲(chǔ)胞，其中該選擇晶體管 包括核也金屬氧化物半導(dǎo)體（core M0巧晶體管。
5. 如權(quán)利要求1所述的改善讀取特性的反烙絲單次可編程存儲(chǔ)胞，其中該選擇晶體管 包括雙擴(kuò)散金屬氧化物半導(dǎo)體晶體管（DM0巧。
6. 如權(quán)利要求1所述的改善讀取特性的反烙絲單次可編程存儲(chǔ)胞，其中該第一導(dǎo)電型 為P型及N型的其中的一個(gè)，該第二導(dǎo)電型為P型及N型的其中的另一個(gè)。
7. 如權(quán)利要求1所述的改善讀取特性的反烙絲單次可編程存儲(chǔ)胞，其中該阱區(qū)的一部 分延伸至位于該選擇柵極下方。
8. 如權(quán)利要求7所述的改善讀取特性的反烙絲單次可編程存儲(chǔ)胞，其中該第一反烙絲 層、該第二反烙絲層與該柵極介電層的厚度相同。
9. 如權(quán)利要求7所述的改善讀取特性的反烙絲單次可編程存儲(chǔ)胞，其中該選擇晶體管 包括輸入輸出金屬氧化物半導(dǎo)體（I/O M0巧晶體管。
10. 如權(quán)利要求7所述的改善讀取特性的反烙絲單次可編程存儲(chǔ)胞，其中該選擇晶體 管包括核也金屬氧化物半導(dǎo)體（core M0巧晶體管。
11. 如權(quán)利要求7所述的改善讀取特性的反烙絲單次可編程存儲(chǔ)胞，其中該選擇晶體 管包括雙擴(kuò)散金屬氧化物半導(dǎo)體（DM0巧晶體管。
12. -種存儲(chǔ)胞的操作方法，該存儲(chǔ)胞包括設(shè)置于基底上的選擇晶體管、分別串接該 選擇晶體管的第一反烙絲單元及第二反烙絲單元W及阱區(qū)，其中該選擇晶體管包括選擇柵 極、第一慘雜區(qū)與第二慘雜區(qū)；該第二慘雜區(qū)位于該第一反烙絲單元及該第二反烙絲單元 周圍的該基底中，該第一反烙絲單元包括第一反烙絲層與第一反烙絲柵極，該第二反烙絲 單元包括第二反烙絲層與第二反烙絲柵極；該阱區(qū)設(shè)置于該第一反烙絲單元及該第二反烙 絲單元下方的該基底中，連接該第二慘雜區(qū)，且導(dǎo)電型與該第二慘雜區(qū)相同，該方法包括： 在一編程操作時(shí)，在該選擇柵極施加一第一電壓，在該第一慘雜區(qū)施加一第二電壓，在 該第一反烙絲柵極與該第二反烙絲柵極施加一第H電壓，其中該第一電壓足W打開該選擇 晶體管的溝道，該第二電壓與該第H電壓的電壓差足W使該第一反烙絲層及該第二反烙絲 層破裂。
13. 如權(quán)利要求12所述的存儲(chǔ)胞的操作方法，還包括： 在一讀取操作時(shí)，在該選擇柵極施加一第四電壓，在該第一反烙絲柵極與該第二反烙 絲柵極施加一第五電壓，其中該第四電壓足W打開該選擇晶體管的溝道，可通過從該第一 慘雜區(qū)偵測(cè)該存儲(chǔ)器的溝道電流大小來判斷存儲(chǔ)在該存儲(chǔ)胞中的數(shù)字信息。
14. 如權(quán)利要求12所述的存儲(chǔ)胞的操作方法，還包括： 在一讀取操作時(shí)，在該選擇柵極施加一第六電壓，在該第一慘雜區(qū)施加一第走電壓，其 中該第四電壓足W打開該選擇晶體管的溝道，可通過從該第一反烙絲柵極與該第二反烙絲 柵極偵測(cè)存儲(chǔ)胞的溝道電流大小來判斷存儲(chǔ)在該存儲(chǔ)胞中的數(shù)字信息。
15. -種存儲(chǔ)器的操作方法，該存儲(chǔ)器包括；多個(gè)存儲(chǔ)胞，排列成一陣列，各該些存儲(chǔ) 胞包括設(shè)置于一基底上的一選擇晶體管、分別串接該選擇晶體管的一第一反烙絲單元及一 第二反烙絲單元W及一阱區(qū)，其中該選擇晶體管包括一選擇柵極、一第一慘雜區(qū)與一第二 慘雜區(qū)，該第二慘雜區(qū)位于該第一反烙絲單元及該第二反烙絲單元周圍的該基底中，該第 一反烙絲單元包括一第一反烙絲層與一第一反烙絲柵極，該第二反烙絲單元包括一第二反 烙絲層與一第二反烙絲柵極，該阱區(qū)設(shè)置于該第一反烙絲單元及該第二反烙絲單元下方的 該基底中并連接該第二慘雜區(qū)，且該阱區(qū)的導(dǎo)電型與該第二慘雜區(qū)相同；多條選擇柵極線， 分別連接同一行的該些存儲(chǔ)胞的該選擇柵極；多條第一反烙絲柵極線，分別連接同一行的 該些存儲(chǔ)胞的該第一反烙絲柵極；多條第二反烙絲柵極線，分別連接同一行的該些存儲(chǔ)胞 的該第二反烙絲柵極；多條位線，分別連接同一列的該些存儲(chǔ)胞的該第一慘雜區(qū)，該存儲(chǔ)器 的操作方法包括： 在一編程操作時(shí)，在一選定存儲(chǔ)胞所禪接的一選擇柵極線施加一第一電壓，在該選定 存儲(chǔ)胞所禪接的一位線施加一第二電壓，在該選定存儲(chǔ)胞所禪接的一第一反烙絲柵極線與 一第二反烙絲柵極線施加一第H電壓，其中該第一電壓足W打開該選定存儲(chǔ)胞的該選擇晶 體管的溝道，該第二電壓與該第H電壓的電壓差足W使該選定存儲(chǔ)胞的該第一反烙絲層及 該第二反烙絲層破裂。
16. 如權(quán)利要求12所述的存儲(chǔ)胞的操作方法，還包括： 在一讀取操作時(shí)，在該選定存儲(chǔ)胞所禪接的該選擇柵極線施加一第四電壓，在該選定 存儲(chǔ)胞所禪接的該第一反烙絲柵極線與該第二反烙絲柵極線施加一第五電壓，其中該第四 電壓足W打開該選定存儲(chǔ)胞的該選擇晶體管的溝道，可通過從該選定存儲(chǔ)胞所禪接的該位 線偵測(cè)該選定存儲(chǔ)胞的溝道電流大小來判斷存儲(chǔ)在該選定存儲(chǔ)胞中的數(shù)字信息。
17. 如權(quán)利要求12所述的存儲(chǔ)胞的操作方法，還包括： 在一讀取操作時(shí)，在該選定存儲(chǔ)胞所禪接的該選擇柵極線施加一第六電壓，在該選定 存儲(chǔ)胞所禪接的該位線施加一第走電壓，其中該第四電壓足W打開該選定存儲(chǔ)胞的該選擇 晶體管的溝道，可通過從該選定存儲(chǔ)胞所禪接的該第一反烙絲柵極線與該第二反烙絲柵極 線偵測(cè)該選定存儲(chǔ)胞的溝道電流大小來判斷存儲(chǔ)在該選定存儲(chǔ)胞中的數(shù)字信息。
【文檔編號(hào)】G11C17/18GK104347637SQ201410140429
【公開日】2015年2月11日 申請(qǐng)日期:2014年4月9日 優(yōu)先權(quán)日:2013年7月24日
【發(fā)明者】陳沁儀, 陳稐寯, 溫岳嘉, 吳孟益, 陳信銘 申請(qǐng)人:力旺電子股份有限公司