專利名稱：偽靜態(tài)隨機存取存儲器及操作控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體存儲器器件，尤其是涉及偽靜態(tài)隨機存取存儲器(SRAM)及其操作控制方法。
背景技術(shù)：
半導體存儲器器件包括SRAM和動態(tài)隨機存取存儲器(DRAM)。與DRAM相比，SRAM的優(yōu)勢在于由于其具有鎖存結(jié)構(gòu)的存儲單元并且具有快操作速度和低功率消耗，所以其無需用于數(shù)據(jù)保持能力的刷新操作。然而，SRAM的缺點在于由于鎖存結(jié)構(gòu)的存儲單元所占據(jù)的面積，所以其在尺寸上比DRAM更大且更昂貴。
同時，DRAM包括多個存儲單元，每一個具有一個晶體管和一個電容器。因為在上文所構(gòu)造的存儲單元中會產(chǎn)生漏電流，所以隨著時間的流逝，儲存于DRAM存儲單元中的數(shù)據(jù)歸因于漏電流而丟失。因此，DRAM缺點在于為了保留數(shù)據(jù)，其需周期性地執(zhí)行刷新操作。此外，DRAM的操作速度比SRAM的操作速度低且功率消耗比SRAM高。然而，與SRAM相比而言，因為DRAM包括其占據(jù)面積小于SRAM的占據(jù)面積的存儲單元，所以其在集成度及價格方面具有優(yōu)勢。
近年來，隨著半導體存儲器件的集成度變得愈來愈高且存在對更高速度的需求，所以藉由實施使用DRAM單元的SRAM而開發(fā)出諸如偽SRAM的僅具有SRAM及DRAM的優(yōu)點的高效能半導體存儲器件。偽SRAM為一種半導體存儲器件，其包括具有DRAM單元結(jié)構(gòu)及SRAM的周邊電路的存儲單元。在偽SRAM中，即使當DRAM單元執(zhí)行刷新操作時，額外的SRAM高速緩存亦可連續(xù)執(zhí)行數(shù)據(jù)的讀取及寫入操作。因此，藉由在外部隱藏DRAM單元的刷新操作，偽SRAM可以與SRAM的方式類似的方式操作。
然而，先前技術(shù)的偽SRAM并不支持在脈沖串(burst)中讀取或?qū)懭霐?shù)據(jù)的脈沖串模式以響應于存取命令。因此，先前技術(shù)的偽SRAM對連接至字線的唯一存儲單元上的數(shù)據(jù)執(zhí)行讀取或?qū)懭氩僮饕皂憫诖嫒∶?。結(jié)果產(chǎn)生問題，因為無論何時改變?yōu)閳?zhí)行讀取或?qū)懭氩僮鞫鴳皇鼓艿淖志€，先前技術(shù)的偽SRAM需接收對應的新外部地址信號。

發(fā)明內(nèi)容
本發(fā)明的優(yōu)點在于其提供可以這樣的方式在連續(xù)脈沖串模式下執(zhí)行數(shù)據(jù)的讀取及寫入操作的偽SRAM，使得基于已被接收的外部地址信號而連續(xù)產(chǎn)生逐漸上升的脈沖串行及列地址信號，而直至接收到新外部地址信號。
本發(fā)明的另一優(yōu)點在于其提供一種控制偽SRAM的脈沖串模式操作的方法，其中可以這樣的方式在連續(xù)脈沖串模式下執(zhí)行數(shù)據(jù)的讀取及寫入操作，使得基于已被接收的外部地址信號而連續(xù)產(chǎn)生逐漸上升的脈沖串行及列地址信號，直至接收到新外部地址信號。
在一實施例中，根據(jù)本發(fā)明的一個方面的偽SRAM可包括存儲單元陣列、脈沖串模式控制器、讀取及寫入控制器、行譯碼器、字線驅(qū)動器及列譯碼器。存儲單元陣列可包括多個DRAM單元。脈沖串模式控制器接收外部地址信號以響應于外部時鐘信號及外部控制信號，基于所述外部地址信號而連續(xù)產(chǎn)生脈沖串行地址信號及脈沖串列地址信號且產(chǎn)生脈沖串操作控制信號及字線控制信號以響應于所述外部控制信號、預充電控制信號及等待時間(latency)控制信號。讀取及寫入控制器產(chǎn)生驅(qū)動器控制信號以響應于字線控制信號及預充電控制信號。行譯碼器譯碼脈沖串行地址信號。字線驅(qū)動器使能存儲單元陣列的多個字線之一，其對應于由行譯碼器譯碼的結(jié)果，或去能(disable)存儲單元陣列的多個字線的部分或全部以響應于驅(qū)動器控制信號。列譯碼器接收脈沖串列地址信號以響應于脈沖串操作控制信號且使能存儲單元陣列的位線，其對應于脈沖串列地址信號。
根據(jù)本發(fā)明的另一方面的一種控制偽SRAM的脈沖串模式的方法可包括以下步驟1)接收外部地址信號以響應于外部時鐘信號及外部控制信號，2)自外部地址信號而連續(xù)產(chǎn)生逐漸上升的脈沖串行地址信號及脈沖串列地址信號，3)產(chǎn)生脈沖串操作控制信號及字線控制信號以響應于外部控制信號，預充電控制信號和等待時間控制信號，4)產(chǎn)生驅(qū)動器控制信號以響應于字線控制信號及預充電控制信號，5)譯碼脈沖串行地址信號，6)使能存儲單元陣列的字線之一，其對應于解碼結(jié)果，以響應于驅(qū)動器控制信號，7)接收脈沖串行地址信號以響應于脈沖串操作控制信號，8)去能存儲單元陣列的位線，其對應于脈沖串列地址信號。


圖1為根據(jù)本發(fā)明的實施例的偽SRAM的方塊圖；圖2為圖1中所示的脈沖串模式控制器的詳細方塊圖；圖3為圖2中所示的緩沖器單元的詳細電路圖；圖4為圖3中所示的延遲電路的詳細電路圖；圖5為示出與圖4中所示的延遲電路的操作相關(guān)的信號的時序圖；圖6為圖2中所示的列地址檢測器的詳細電路圖；圖7為圖6中所示的第一檢測信號發(fā)生器的詳細電路圖；圖8為圖6中所示的第二檢測信號發(fā)生器的詳細電路圖；圖9為圖7及圖8中所示的移位電路(shift circuit)的詳細電路圖；圖10為圖2中所示的第一脈沖串控制電路的詳細電路圖；圖11為圖10中所示的鎖存信號發(fā)生器的詳細電路圖；圖12為圖11中所示的移位電路的詳細電路圖；圖13為圖10中所示的選通控制信號發(fā)生器的詳細電路圖；圖14為圖13中所示的第一等待信號發(fā)生器的詳細電路圖；圖15為圖13中所示的第二等待信號發(fā)生器的詳細電路圖；圖16為圖2中所示的第二脈沖串控制電路的詳細電路圖；圖17為圖2中所示的第一字線控制電路的詳細電路圖；圖18為圖2中所示的第二字線控制電路的詳細電路圖；及圖19為示出與根據(jù)本發(fā)明實施例的偽SRAM的脈沖串讀取或?qū)懭氩僮飨嚓P(guān)的信號的時序圖。
具體實施例方式
現(xiàn)將參考附圖結(jié)合優(yōu)選實施例來描述本發(fā)明。
圖1為根據(jù)本發(fā)明的實施例的偽SRAM的方塊圖。圖1示意性地示出了與偽SRAM的脈沖串操作相關(guān)的部件。
參看圖1，偽SRAM 100包括供電檢測器101、主控制器102、模式寄存器103、脈沖串模式控制器104、讀取/寫入控制器105、存儲單元陣列106、行譯碼器107、字線驅(qū)動器108、列譯碼器109、感應放大器電路110以及數(shù)據(jù)I/O電路111。
供電檢測器101檢測到外部電源電壓變成設(shè)定電壓并產(chǎn)生供電檢測信號(PWRUP)。當外部電源電壓變成設(shè)定電壓時(即，當使能偽SRAM 100時)，供電檢測器101將供電檢測信號(PWRUP)輸出為邏輯高，而當去能偽SRAM 100時，將供電檢測信號(PWRUP)輸出為邏輯低。
主控制器102響應于芯片選擇信號(CSB)、地址有效信號(ADVB)、寫入使能信號(WEB)以及輸出使能信號(OEB)(所有這些信號都為外部控制信號)而輸出模式寄存器設(shè)定信號(SET)。此外，主控制器102響應于外部時鐘信號(EXCLK)、芯片選擇信號(CSB)、地址有效信號(ADVB)以及第一內(nèi)部控制信號(NORM)而產(chǎn)生預充電信號(PCG)。當芯片選擇信號(CSB)以及地址有效信號(ADVB)被去能至低電平時，在設(shè)定時間流逝后，主控制器102將預充電控制信號(PCG)產(chǎn)生為高脈沖信號。此外，當?shù)谝粌?nèi)部控制信號(NORM)變?yōu)檫壿嫺邥r，主控制器102將預充電控制信號(PCG)產(chǎn)生為高脈沖信號。
模式寄存器103存儲外部地址信號(EXADD1至EXADDK)(K為整數(shù))以響應模式寄存器設(shè)定信號(SET)并且根據(jù)由外部地址信號(EXADD1至EXADDK)設(shè)定的值而輸出等待時間控制信號(BCM1至BCMi)(i為整數(shù))。術(shù)語″等待時間″意指與自當將一讀取命令輸入至偽SRAM 100時至當將偽SRAM100的讀取數(shù)據(jù)輸出至外部裝置時的時鐘周期數(shù)目相關(guān)的信息。此外，術(shù)語“等待時間”亦意指與自當將一寫入命令輸入至偽SRAM 100時至當將寫入數(shù)據(jù)寫入偽SRAM 100的存儲單元時的時鐘周期數(shù)目相關(guān)的信息。舉例而言，當在模式寄存器103中將等待時間值設(shè)定為3時，模式寄存器103將等待時間控制信號(BCM3)輸出為邏輯高而將等待時間控制信號(BCM1、BCM2、BCM4至BCMi)輸出為邏輯低。
脈沖串模式控制器104接收外部地址信號(EXADD1至EXADDK)以響應外部時鐘信號(EXCLK)、芯片選擇信號(CSB)以及地址有效信號(ADVB)。當芯片選擇信號(CSB)以及地址有效信號(ADVB)為邏輯低時，脈沖串模式控制器104接收與外部時鐘信號(EXCLK)同步的外部地址信號(EXADD1至EXADDK)。在設(shè)定時間期間(即，在輸入外部地址信號(EXADD1至EXADDK)的同時)，地址有效信號(ADVB)變?yōu)檫壿嫷颓医又桓淖優(yōu)檫壿嫺?。因此，無論何時地址有效信號(ADVB)變?yōu)檫壿嫷?，脈沖串模式控制器104接收新外部地址信號(EXADD1至EXADDK)。
此外，脈沖串模式控制器104基于外部地址信號(EXADD1至EXADDK)而連續(xù)產(chǎn)生自外部地址信號(EXADD1至EXADDK)逐漸上升的脈沖串行地址信號(CAX1至CAXn)(n為整數(shù))以及脈沖串列地址信號(CAY1至CAYn)(n為整數(shù))。脈沖串模式控制器104連續(xù)產(chǎn)生脈沖串行地址信號(CAX1至CAXn)以及脈沖串列地址信號(CAY1至CAYn)直至地址有效信號(ADVB)自邏輯高轉(zhuǎn)為邏輯低或芯片選擇信號(CSB)變?yōu)檫壿嫺摺?br> 此外，脈沖串模式控制器104產(chǎn)生第一內(nèi)部控制信號(NORM)、脈沖串操作控制信號(WTRD_STB)以及字線控制信號(ROWACT)以響應外部時鐘信號(EXCLK)、芯片選擇信號(CSB)、地址有效信號(ADVB)、寫入使能信號(WEB)、外部地址信號(EXADD1至EXADDK)、預充電控制信號(PCG)以及等待時間控制信號(BCM1至BCMi)。
讀取/寫入控制器105產(chǎn)生驅(qū)動器控制信號(DRV_CON)以響應字線控制信號(ROWACT)以及預充電控制信號(PCG)。當使能字線控制信號(ROWACT)為邏輯高時，讀取/寫入控制器105使能驅(qū)動器控制信號(DRV_CON)，而當使能預充電控制信號(PCG)時，讀取/寫入控制器105去能驅(qū)動器控制信號(DRV_CON)。
存儲單元陣列106包括具有DRAM單元結(jié)構(gòu)的多個存儲單元(未示出)。
行譯碼器107譯碼脈沖串行地址信號(CAX1至CAXn)且產(chǎn)生脈沖串行譯碼信號(未示出)。
字線驅(qū)動器108連續(xù)使能存儲單元陣列106的字線WL1至WLE(E為整數(shù))(逐個)以響應于當使能驅(qū)動器控制信號(DRV_CON)時的脈沖串行譯碼信號。此外，當去能驅(qū)動器控制信號(DRV_CON)時，字線驅(qū)動器108去能存儲單元陣列106的全部字線。
當脈沖串操作控制信號(WTRD_STB)被使能至邏輯高時，列譯碼器109接收脈沖串列地址信號(CAY1至CAYn)。列譯碼器109譯碼所接收的脈沖串列地址信號(CAY1至CAYn)且產(chǎn)生脈沖串列譯碼信號(未示出)。結(jié)果，將對應于脈沖串列譯碼信號的位線(BL1至BLF中之一)(F為整數(shù))的輸出數(shù)據(jù)自存儲單元陣列106輸入至感應放大器電路110。
感應放大器電路110感應且放大從由列譯碼器109選定的位線(BL1至BLF中之一)所接收的輸出數(shù)據(jù)，或?qū)懭霐?shù)據(jù)(DI)輸出至選定的位線(BL1至BLF中之一)。
數(shù)據(jù)I/O電路111將自感應放大器電路110接收的輸出數(shù)據(jù)作為讀取數(shù)據(jù)(DO)而輸出至外部裝置。此外，數(shù)據(jù)I/O電路111將自外部裝置接收的寫入數(shù)據(jù)(DI)輸出至感應放大器電路110。
圖2為圖1中所示的脈沖串模式控制器的詳細方塊圖。
參看圖2，脈沖串模式控制器104包括緩沖器單元200、列地址檢測器300、脈沖串操作控制器400以及字線控制器500。
緩沖器單元200產(chǎn)生內(nèi)部地址有效信號(ADV)以響應外部時鐘信號(EXCLK)、芯片選擇信號(CSB)以及地址有效信號(ADVB)。此外，緩沖器單元200產(chǎn)生內(nèi)部時鐘信號(INCLK)以及控制信號(CTDB)以響應外部時鐘信號(EXCLK)，且產(chǎn)生控制信號(CSB_CON)以響應芯片選擇信號(CSB)。緩沖器單元200產(chǎn)生內(nèi)部寫入控制信號(WEBC)以響應外部時鐘信號(EXCLK)、控制信號(CSB_CON)以及寫入使能信號(WEB)。
寫入使能信號(WEB)在偽SRAM 100的寫入操作中變?yōu)檫壿嫷颓以趥蜸RAM 100的讀取操作中變?yōu)檫壿嫺摺．斂刂菩盘?CSB_CON)以及寫入使能信號(WEB)皆變?yōu)檫壿嫷蜁r，緩沖器單元200將內(nèi)部寫入控制信號(WEBC)輸出為低電平。此外，當寫入使能信號(WEB)變?yōu)檫壿嫺邥r，緩沖器單元200將內(nèi)部寫入控制信號(WEBC)輸出為高電平。
此外，緩沖器單元200產(chǎn)生脈沖串行地址信號(CAX1至CAXn)以及脈沖串列地址信號(CAY1至CAYn)以響應外部時鐘信號(EXCLK)以及外部地址信號(EXADD1至EXADDK)。此外，緩沖器單元200產(chǎn)生地址移位檢測信號(ATDSUM)以響應外部時鐘信號(EXCLK)、芯片選擇信號(CSB)以及外部地址信號(EXADD1至EXADDK)。當接收外部地址信號(EXADD1至EXADDK)或芯片選擇信號(CSB)轉(zhuǎn)為邏輯低時，緩沖器單元200將地址移位檢測信號(ATDSUM)產(chǎn)生為低脈沖信號形式。
列地址檢測器300產(chǎn)生第一檢測信號(RST_WL)以及第二檢測信號(REEN_PAGE)以響應內(nèi)部時鐘信號(INCLK)、內(nèi)部寫入控制信號(WEBC)、內(nèi)部地址有效信號(ADV)、等待時間控制信號(BCM2至BCMi)以及脈沖串列地址信號(CAY1至CAYn)。更具體而言，當脈沖串列地址信號(CAY1至CAYn)代表最后一列的地址時(例如，所有脈沖串列地址信號(CAY1至CAYn)為邏輯′1′)，列地址檢測器300將第一檢測信號(RST_WL)產(chǎn)生為高脈沖信號，且接著在設(shè)定時間流逝之后將第二檢測信號(REEN_PAGE)產(chǎn)生為高脈沖信號。
脈沖串操作控制器400包括第一脈沖串控制電路600以及第二脈沖串控制電路700。
第一脈沖串控制電路600產(chǎn)生選通控制信號(WTRD_CON)以響應供電檢測信號(PWRUP)、等待時間控制信號(BCM1至BCMi)、第一以及第二檢測信號(RST_WL、REEN_PAGE)、內(nèi)部時鐘信號(INCLK)、控制信號(CSB_CON)、內(nèi)部寫入控制信號(WEBC)以及內(nèi)部地址有效信號(ADV)。更具體而言，當?shù)诙z測信號(REEN_PAGE)為高電平時，第一脈沖串控制電路600使能選通控制信號(WTRD_CON)。此外，當內(nèi)部地址有效信號(ADV)為高電平時，在設(shè)定時間流逝之后，第一脈沖串控制電路600使能選通控制信號(WTRD_CON)。當?shù)谝粰z測信號(RST_WL)為高電平時，第一脈沖串控制電路600去能選通控制信號(WTRD_CON)。
第二脈沖串控制電路700產(chǎn)生脈沖串操作控制信號(WTRD_STB)以響應選通控制信號(WTRD_CON)。更具體而言，當使能選通控制信號(WTRD_CON)時，第二脈沖串控制電路700周期性地且重復地將脈沖串操作控制信號(WTRD_STB)產(chǎn)生為高脈沖信號。
字線控制器500包括第一字線控制電路800以及第二字線控制電路900。
第一字線控制電路800產(chǎn)生第一內(nèi)部控制信號(NORM)以及第二內(nèi)部控制信號(RST_NQ)以響應供電檢測信號(PWRUP)、第一檢測信號(RST_WL)以及地址移位檢測信號(ATDSUM)。更具體言之，第一字線控制電路800起初將第一內(nèi)部控制信號(NORM)產(chǎn)生為邏輯高并持續(xù)一設(shè)定時間以響應地址移位檢測信號(ATDSUM)。此外，當?shù)谝粰z測信號(RST_WL)為高電平時，第一字線控制電路800將第一內(nèi)部控制信號(NORM)產(chǎn)生為邏輯高并持續(xù)一設(shè)定時間。
第二字線控制電路900產(chǎn)生字線控制信號(ROWACT)以響應供電檢測信號(PWRUP)、第一內(nèi)部控制信號(NORM)、控制信號(CSB_CON)以及預充電控制信號(PCG)。更具體而言，當?shù)谝粌?nèi)部控制信號(NORM)以及預充電控制信號(PCG)皆為高電平時，第二字線控制電路900將字線控制信號(ROWACT)輸出為高脈沖信號。
圖3為圖2中所示的緩沖器單元200的詳細電路圖。
參看圖3，緩沖器單元200包括內(nèi)部時鐘產(chǎn)生電路210、控制信號產(chǎn)生電路220、地址緩沖器230以及地址計數(shù)器240。
內(nèi)部時鐘產(chǎn)生電路210可包括串聯(lián)的反相器I211至I215。由反相器I211至I213延遲輸入至反相器I211的外部時鐘信號(EXCLK)，且自反相器I213輸出延遲信號(D1)。反相器I214使延遲信號(D1)反相且將反相信號輸出為內(nèi)部時鐘信號(INCLK)。此外，反相器I215使內(nèi)部時鐘信號(INCLK)反相且輸出反相的內(nèi)部時鐘信號(INCLKB)。
控制信號產(chǎn)生電路220包括第一至第四產(chǎn)生電路250至280。第一產(chǎn)生電路250包括延遲電路D251以及反相器I251、I252。延遲電路D251使延遲信號(D1)延遲一第一預定時間且輸出延遲信號(D2)。將反相器I251及I252串聯(lián)連接至延遲電路D251的輸出端。反相器I251及I252進一步使延遲信號(D2)延遲一第二預定時間且將延遲信號輸出為控制信號(CTDB)。第二產(chǎn)生電路260包括串聯(lián)的反相器I261至I264。由反相器I261至I264將輸入至反相器I261的芯片選擇信號(CSB)延遲一第三預定時間，且自反相器I264輸出控制信號(CSB_CON)。
第三產(chǎn)生電路270包括反相器I271至I275、傳輸門(pass gate)TG271及TG272以及鎖存電路LA271及LA272。反相器I271至I275串聯(lián)連接。傳輸門TG271以及鎖存電路LA271串聯(lián)連接于反相器I272與反相器I273之間。傳輸門TG272以及鎖存電路LA272串聯(lián)連接于反相器I273與反相器I274之間。將地址有效信號(ADVB)輸入至反相器I271且接著由反相器I271及I272將其延遲。
開啟或關(guān)閉傳輸門TG271以響應內(nèi)部時鐘信號(INCLK)以及反相的內(nèi)部時鐘信號(INCLKB)。當內(nèi)部時鐘信號(INCLK)為邏輯低時，開啟傳輸門TG271。當傳輸門TG271開啟時，傳輸門TG271接收反相器I272的輸出信號且將輸出信號作為第一傳遞信號(P1)而輸出至鎖存電路LA271。
鎖存電路LA271包括反相器I276及I277，并鎖存第一傳遞信號(P1)且輸出鎖存信號。反相器I273使鎖存電路LA271的輸出信號反相。
開啟或關(guān)閉傳輸門TG272以響應反相的內(nèi)部時鐘信號(INCLKB)以及內(nèi)部時鐘信號(INCLK)。更具體而言，當內(nèi)部時鐘信號(INCLK)為邏輯高時，開啟傳輸門TG272。結(jié)果，傳輸門TG271以及TG272交替地開啟以響應內(nèi)部時鐘信號(INCLK)及反相內(nèi)部時鐘信號(INCLKB)。當傳輸門TG272開啟時，其接收反相器I273的輸出信號且將輸出信號作為第二傳遞信號(P2)輸出至鎖存電路LA272。
此外，鎖存電路LA272包括反相器I278以及I279。鎖存電路LA272鎖存自傳輸門TG272接收的第二傳遞信號(P2)并輸出經(jīng)鎖存的信號。
反相器I274以及I275延遲鎖存電路LA272的輸出信號且將延遲信號作為內(nèi)部地址有效信號(ADV)而輸出。當將地址有效信號(ADVB)使能為邏輯高時，內(nèi)部地址有效信號(ADV)被使能為邏輯高。此外，內(nèi)部地址有效信號(ADV)處于高電平的時間長于地址有效信號(ADVB)處于低電平的時間。
第四產(chǎn)生電路280包括或非(NOR)門NR281、反相器I281至I283、傳輸門TG281和TG282以及鎖存電路LA281和LA282。
或非門NR281輸出邏輯信號(LG1)以響應控制信號(CSB_CON)以及寫入使能信號(WEB)。當控制信號(CSB_CON)以及寫入使能信號(WEB)皆為邏輯低時，或非門NR281將邏輯信號(LG1)輸出為邏輯高。
將反相器I281至I283串聯(lián)連接至或非門NR281的輸出端子。此外，傳輸門TG281以及鎖存電路LA281串聯(lián)連接于反相器I281與反相器I282之間。傳輸門TG282以及鎖存電路LA282串聯(lián)連接于反相器I282與反相器I283之間。反相器I281使邏輯信號(LG1)反相。
開啟或關(guān)閉傳輸門TG281以及TG282以響應內(nèi)部時鐘信號(INCLK)以及反相的內(nèi)部時鐘信號(INCLKB)。更具體而言，當內(nèi)部時鐘信號(INCLK)為邏輯低時，開啟傳輸門TG281。當內(nèi)部時鐘信號(INCLK)為邏輯高時，開啟傳輸門TG282。因此，交替開啟傳輸門TG281以及TG282以響應內(nèi)部時鐘信號(INCLK)以及反相的內(nèi)部時鐘信號(INCLKB)。
當傳輸門TG281開啟時，其接收反相器I281的輸出信號且將其作為第三傳遞信號(P3)而輸出。鎖存電路LA281鎖存第三傳遞信號(P3)并輸出鎖存信號。反相器I282使鎖存電路LA281的輸出信號反相。當傳輸門TG282開啟時，傳輸門TG282接收反相器I282的輸出信號且將輸出信號作為第四傳遞信號(P4)而輸出。鎖存電路LA282鎖存第四傳遞信號(P4)且輸出經(jīng)鎖存的信號。反相器I283使鎖存電路LA282的輸出信號反相且將反相的信號作為內(nèi)部寫入控制信號(WEBC)而輸出。
當?shù)刂酚行盘?ADVB)為低電平時，地址緩沖器230接收與內(nèi)部時鐘信號(INCLK)及反相的內(nèi)部時鐘信號(INCLKB)同步的外部地址信號(EXADD1至EXADDK)。地址緩沖器230基于外部地址信號(EXADD1至EXADDK)而輸出內(nèi)部行地址信號(AX1至AXn)以及內(nèi)部列地址信號(AY1至AYn)。
此外，地址緩沖器230輸出地址移位檢測信號(ATDSUM)以響應芯片選擇信號(CSB)以及地址有效信號(ADVB)。更具體而言，當芯片選擇信號(CSB)或地址有效信號(ADVB)轉(zhuǎn)為低電平時，地址緩沖器230將地址移位檢測信號(ATDSUM)產(chǎn)生為低脈沖信號。
地址計數(shù)器240產(chǎn)生脈沖串行地址信號(CAX1至CAXn)以及脈沖串列地址信號(CAY1至CAYn)以響應內(nèi)部時鐘信號(INCLK)、內(nèi)部行地址信號(AX1至AXn)以及內(nèi)部列地址信號(AY1至AYn)。更具體而言，地址計數(shù)器240產(chǎn)生自內(nèi)部行地址信號(AX1至AXn)逐漸上升的脈沖串行地址信號(CAX1至CAXn)，且產(chǎn)生自內(nèi)部列地址信號(AY1至AYn)逐漸上升的脈沖串列地址信號(CAY1至CAYn)。
圖4為圖3中所示的延遲電路D251的詳細電路圖。
參看圖4，延遲電路D251包括反相器I253至I257以及與非(NAND)門ND251。反相器I253至I257串聯(lián)連接。將延遲信號(D1)輸入至反相器I253。由反相器I253至I257將延遲信號(D1)延遲一設(shè)定時間(T，參見圖5)。自反相器I257輸出延遲信號(D1B)。
與非門ND251輸出延遲信號(D2)以響應延遲信號(D1、D1B)。更具體言之，當延遲電路D1、D1B皆為邏輯高時，與非門ND251將延遲信號(D2)輸出為邏輯低。因此，如圖5中所示，延遲信號(D2)變?yōu)檫壿嫷筒⒊掷m(xù)時間(T)。
圖6為示出圖2中所示的列地址檢測器300的詳細電路圖。圖6至圖8示出施加有等待時間控制信號(BCM2至BCM6)的列地址檢測器300的一實例。
參看圖6，列地址檢測器300包括控制時鐘產(chǎn)生電路310、最后一列檢測電路320、第一檢測信號發(fā)生器330以及第二檢測信號發(fā)生器340。
控制時鐘產(chǎn)生電路310包括反相器I311至I316以及與非門ND311和ND312。
反相器I311使內(nèi)部時鐘信號(INCLK)反相且將反相的信號輸出為反相的控制時鐘信號(ICLKB)。
反相器I312使反相的控制時鐘信號(ICLKB)反相且輸出控制時鐘信號(ICLK)。因此，內(nèi)部時鐘信號(INCLK)在通過反相器I311以及I312時被延遲，且接著將其輸出為控制時鐘信號(ICLK)?？刂茣r鐘信號(ICLK)具有與外部時鐘信號(EXCLK)的相位相同的相位。
反相器I313使內(nèi)部寫入控制信號(WEBC)反相且將反相的信號輸出為內(nèi)部信號(IWE)。
反相器I314使內(nèi)部信號(IWE)反相且輸出反相的內(nèi)部信號(IWEB)。內(nèi)部寫入控制信號(WEBC)在偽SRAM 100的寫入操作中變?yōu)檫壿嫷颓以趥蜸RAM100的讀取操作中變?yōu)檫壿嫺摺?br> 與非門ND311輸出反相的讀取時鐘信號(ICLKB_r)以響應控制時鐘信號(ICLK)以及反相的內(nèi)部信號(IWEB)。
反相器I315使反相的讀取時鐘信號(ICLKB_r)反相且輸出讀取時鐘信號(ICLK_r)。更具體而言，當反相的內(nèi)部信號(IWEB)為邏輯低時(即，當內(nèi)部寫入控制信號(WEBC)為邏輯低時)，與非門ND311不管控制時鐘信號(ICLK)的邏輯電平而連續(xù)將反相的讀取時鐘信號(ICLKB_r)輸出為邏輯高。此外，當反相的內(nèi)部信號(IWEB)為邏輯高時(即，當內(nèi)部寫入控制信號(WEBC)為邏輯高時)，與非門ND311輸出與控制時鐘信號(ICLK)同步的反相的讀取時鐘信號(ICLKB_r)。
與非門ND312輸出反相的寫入時鐘信號(ICLKB_w)以響應控制時鐘信號(ICLK)以及內(nèi)部信號(IWE)。反相器I316使反相的寫入時鐘信號(ICLKB_w)反相且輸出寫入時鐘信號(ICLK_w)。
更具體而言，當內(nèi)部信號(IWE)為邏輯高時(即，當內(nèi)部寫入控制信號(WEBC)為邏輯低時)，與非門ND312輸出與控制時鐘信號(ICLK)同步的反相寫入時鐘信號(ICLKB_w)。此外，當內(nèi)部信號(IWE)為邏輯低時(即，當內(nèi)部寫入控制信號(WEBC)為邏輯高時)，與非門ND312不管控制時鐘信號(ICLK)的邏輯值而連續(xù)將反相的寫入時鐘信號(ICLKB_w)輸出為邏輯高。
因此，當內(nèi)部寫入控制信號(WEBC)為邏輯低時(即，在偽SRAM 100的寫入操作中)，控制時鐘產(chǎn)生電路310輸出寫入時鐘信號(ICLK_w)以及反相的寫入時鐘信號(ICLKB_w)。此外，當內(nèi)部寫入控制信號(WEBC)為邏輯高時(即，在偽SRAM 100的讀取操作中)，控制時鐘產(chǎn)生電路310輸出讀取時鐘信號(ICLK_r)及反相的讀取時鐘信號(ICLKB_r)。
最后一列檢測電路320包括第一檢測電路321、第二檢測電路322、驅(qū)動器323、輸出電路324以及鎖存復位電路325。
第一檢測電路321包括反相器I21和I22以及延遲電路D321。反相器I21和I22延遲內(nèi)部地址有效信號(ADV)且輸出有效的移位檢測信號(ADV_LOWDET)。延遲電路D321延遲內(nèi)部地址有效信號(ADV)且輸出延遲的信號(DL1)。延遲電路D321的構(gòu)造及操作與上述延遲電路D251的構(gòu)造及操作(參考圖4及圖5對其進行了描述)大體相同。省略其描述。
第二檢測電路322包括與非門NG1至NGS(S為整數(shù))、或非門NR321、反相器I23至I25以及延遲電路D322。
與非門NG1輸出邏輯信號(L1)以響應脈沖串列地址信號(CAY1至CAY3)。當脈沖串列地址信號(CAY1至CAY3)為邏輯高時，與非門NG1將邏輯信號(L1)輸出為邏輯低。與非門NG2輸出邏輯信號(L2)以響應脈沖串列地址信號(CAY4至CAY6)。
此外，與非門NGS輸出邏輯信號(LS)(S為整數(shù))以響應脈沖串列地址信號(CAY(n-1)和CAYn)。此外，與非門NG3至NG(S-1)(未示出)輸出邏輯信號(L3至L(S-1))以響應脈沖串列地址信號(CAY7至CAY(n-2))。
當邏輯信號(L1至LS)變?yōu)檫壿嫷蜁r，或非門NR321將邏輯信號(LGS)輸出為邏輯高。反相器I23及I24延遲邏輯信號(LGS)。延遲電路D322延遲反相器I24的輸出信號且輸出延遲的信號(DL2)。延遲電路D322的構(gòu)造及操作與上述延遲電路D251的構(gòu)造及操作(參考圖4及圖5對其進行了描述)大體相同。省略其描述。
反相器I25使延遲信號(DL2)反相且輸出反相信號(DL2B)。因此，當脈沖串列地址信號(CAY1至CAYn)皆為高電平時，反相的信號(DL2B)在設(shè)定時間期間變?yōu)檫壿嫺摺?br> 驅(qū)動器323包括PMOS晶體管P21以及NMOS晶體管N21。驅(qū)動器323將第一內(nèi)部檢測信號(DET)輸出至輸出節(jié)點NO1以響應延遲的信號(DL1)以及反相的信號(DL2B)。更具體言之，當延遲的信號(DL1)為低電平時，開啟PMOS晶體管P21以響應延遲的信號(DL1)。
此外，當反相的信號(DL2B)為邏輯高時，開啟NMOS晶體管N21以響應反相的信號(DL2B)。當PMOS晶體管P21開啟且NMOS晶體管N21關(guān)閉時，驅(qū)動器323將第一內(nèi)部檢測信號(DET)作為邏輯高而輸出至輸出節(jié)點NO1。相反，當PMOS晶體管P21關(guān)閉且NMOS晶體管N21開啟時，驅(qū)動器323將第一內(nèi)部檢測信號(DET)作為邏輯低而輸出至輸出節(jié)點NO1。
輸出電路324包括鎖存電路LA321和LA322、反相器I26和I27、傳輸門TG21以及或非門NR322。
鎖存電路LA321鎖存第一內(nèi)部檢測信號(DET)且輸出鎖存的信號(LAT1)。反相器I26和I27延遲鎖存的信號(LAT1)且將延遲的信號作為第二內(nèi)部檢測信號(DET_CON)而輸出。開啟或關(guān)閉傳輸門TG21以響應控制時鐘信號(ICLK)和反相的控制時鐘信號(ICLKB)。當控制時鐘信號(ICLK)為邏輯低時，開啟傳輸門TG21以接收第二內(nèi)部檢測信號(DET_CON)且將其輸出至鎖存電路LA322。
鎖存電路LA322鎖存第二內(nèi)部檢測信號(DET_CON)且輸出鎖存的信號(LAT2)?；蚍情TNR322輸出第三內(nèi)部檢測信號(FNL_DET)以響應鎖存的信號(LAT2)以及有效移位檢測信號(ADV_LOWDET)。當鎖存的信號(LAT2)和有效移位檢測信號(ADV_LOWDET)皆為邏輯低時，或非門NR322將第三內(nèi)部檢測信號(FNL_DET)輸出為邏輯高。
因此，當脈沖串列地址信號(CAY1至CAYn)皆為高電平且有效移位檢測信號(ADV_LOWDET)為低電平時(即，當內(nèi)部地址有效信號(ADV)為低電平時)，最后一列檢測電路320將第三內(nèi)部檢測信號(FNL_DET)輸出為邏輯高。
鎖存復位電路325包括PMOS晶體管P22、NMOS晶體管N22以及反相器I28。開啟或關(guān)閉PMOS晶體管P22以響應供電檢測信號(PWRUP)且將內(nèi)部電壓(VCC)輸出至鎖存電路LA321。因此，鎖存電路LA321經(jīng)復位以將鎖存的信號(LAT1)輸出為邏輯低。
反相器I28使供電檢測信號(PWRUP)反相且輸出反相的供電檢測信號(PWRUPB)。開啟或關(guān)閉NMOS晶體管N22以響應反相的供電檢測信號(PWRUPB)且將接地電壓(VSS)輸出至鎖存電路LA322。因此，鎖存電路LA322被復位以將鎖存的信號(LAT2)輸出為邏輯高。
第一檢測信號發(fā)生器330產(chǎn)生第一檢測信號(RST_WL)以及輸出信號(DTOUT)以響應第三內(nèi)部檢測信號(FNL_DET)、等待時間控制信號(BCM2至BCM6)、控制時鐘信號(ICLK及ICLKB)、讀取時鐘信號(ICLK_r及ICLKB_r)、寫入時鐘信號(ICLK_w及ICLKB_w)、反相的供電檢測信號(PWRUPB)以及有效移位檢測信號(ADV_LOWDET)。
第二檢測信號發(fā)生器340產(chǎn)生第二檢測信號(REEN_PAGE)以響應輸出信號(DTOUT)、等待時間控制信號(BCM2至BCM6)、控制時鐘信號(ICLK及ICLKB)、讀取時鐘信號(ICLK_r及ICLKB_r)、寫入時鐘信號(ICLK_w及ICLKB_w)、反相的供電檢測信號(PWRUPB)及有效移位檢測信號(ADV_LOWDET)。
圖7為圖6中所示的第一檢測信號發(fā)生器330的詳細電路圖。
參看圖7，第一檢測信號發(fā)生器330包括移位電路331至338、傳遞電路(passcircuit)T1至T5、反相器I336和I337以及檢測信號輸出單元339。
移位電路331至335串聯(lián)連接。舉例而言，移位電路331的輸出端子(out)可連接至移位電路332的輸入端子(in)。移位電路332的輸出端子(out)連接至移位電路333的輸入端子(in)等。同時將有效移位檢測信號(ADV_LOWDET)、控制時鐘信號(ICLK)及反相的控制時鐘信號(ICLKB)輸入至移位電路331至338。此外，移位電路331至338經(jīng)復位以響應反相的供電信號(PWRUPB)。
將第三內(nèi)部檢測信號(FNL_DET)輸入至移位電路331的輸入端子(in)。移位電路331輸出移位信號(SO1)以響應第三內(nèi)部檢測信號(FNL_DET)、有效移位檢測信號(ADV_LOWDET)、控制時鐘信號(ICLK)及反相的控制時鐘信號(ICLKB)。將移位信號(SO1)輸入至移位電路332的輸入端子(in)。
移位電路332輸出一移位信號(SO2)以響應移位信號(SO1)、有效移位檢測信號(ADV_LOWDET)、控制時鐘信號(ICLK)及反相的控制時鐘信號(ICLKB)。移位電路333至335類似于移位電路332而操作且分別輸出移位信號(SO3至SO5)。
傳遞電路T1至T5分別連接至移位電路331至335，且分別被使能或去能以響應等待時間控制信號(BCM2至BCM6)。傳遞電路T1至T5中的每一個包括一反相器(I331至I335之一)及一傳輸門(TG31至TG35之一)。
舉例而言，傳遞電路T1可包括反相器I331及傳輸門TG31。反相器I331至I335分別使等待時間控制信號(BCM2至BCM6)反相。分別開啟或關(guān)閉傳輸門TG31至TG35以響應等待時間控制信號(BCM2至BCM6)及反相器I331至I335的輸出信號。
當使能傳遞電路T1至T5時，它們將移位信號(SO1至SO5)輸出至節(jié)點DN1。更具體言之，當使能等待時間控制信號(BCM2至BCM6)之一時，其余信號被去能。因此，使能傳遞電路(T1至T5之一)且將自對應的移位電路(331至335之一)接收的移位信號(SO1至SO5之一)輸出至節(jié)點DN1。
反相器I336及I337延遲自傳遞電路T1至T5之一經(jīng)由節(jié)點DN1而接收的移位信號(SO1至SO5之一)。
移位電路336輸出一輸出信號(DTOUT)以響應自反相器I337所接收的移位信號(SO1至SO5之一)、有效移位檢測信號(ADV_LOWDET)、控制時鐘信號(ICLK)及反相的控制時鐘信號(ICLKB)。
移位電路337輸出一移位信號(SO6)以響應自反相器I337接收的移位信號(SO1至SO5之一)、有效移位檢測信號(ADV_LOWDET)、控制時鐘信號(ICLK)及反相的控制時鐘信號(ICLKB)。
移位電路338輸出一移位信號(SO7)以響應移位信號(SO6)、有效移位檢測信號(ADV_LOWDET)、控制時鐘信號(ICLK)及反相的控制時鐘信號(ICLKB)。
檢測信號輸出單元339包括傳輸門TG36及TG37、鎖存電路LA31、反相器I338及I339、延遲電路D31及鎖存復位電路N31。
開啟或關(guān)閉傳輸門TG36以響應寫入時鐘信號(ICLK_w)及反相的寫入時鐘信號(ICLKB_w)。更具體言之，當寫入時鐘信號(ICLK_w)為邏輯高時，開啟傳輸門TG36以接收移位信號(SO7)且接著將其輸出至鎖存電路LA31。
開啟或關(guān)閉傳輸門TG37以響應讀取時鐘信號(ICLK_r)及反相的讀取時鐘信號(ICLKB_r)。更具體言之，當讀取時鐘信號(ICLK_r)為邏輯高時，開啟傳輸門TG37以將自反相器I337接收的移位信號(SO1至SO5之一)輸出至鎖存電路LA31。當讀取時鐘信號(ICLK_r)及寫入時鐘信號(ICLK_w)之一為邏輯高時，讀取時鐘信號(ICLK_r)及寫入時鐘信號(ICLK_w)的另一個為邏輯低。因此，開啟傳輸門TG36或TG37之一。
鎖存電路LA31包括反相器I340。鎖存電路LA31鎖存自傳輸門TG36接收的移位信號(SO7)或自傳輸門TG37接收的移位信號(SO1至SO5之一)，且接著輸出鎖存的信號(LAT31)。
反相器I338使鎖存的信號(LAT31)反相。延遲電路D31延遲反相器I338的輸出信號且輸出延遲的信號(DL31)。延遲電路D31的構(gòu)造及操作與上述延遲電路D251的構(gòu)造及操作(參考圖4及圖5對其進行了描述)大體相同。省略其描述。
反相器I339使延遲信號(DL31)反相且將反相的信號作為第一檢測信號(RST_WL)而輸出。
鎖存復位電路N31復位鎖存電路LA31以響應反相的供電檢測信號(PWRUPB)?？墒褂肗MOS晶體管建構(gòu)鎖存復位電路N31。當反相的供電檢測信號(PWRUPB)為邏輯高時，將接地電壓(VSS)輸出至鎖存電路LA31。因此，鎖存電路LA31經(jīng)復位以將鎖存信號(LAT31)輸出為邏輯高。
因此，在偽SRAM 100的讀取操作中，第一檢測信號發(fā)生器330使用移位電路331至335的部分或全部來延遲第三內(nèi)部檢測信號(FNL_DET)，且將延遲的信號作為與讀取時鐘信號(ICLK_r)同步的第一檢測信號(RST_WL)而輸出。
此外，在偽SRAM 100的寫入操作中，第一檢測信號發(fā)生器330將第三內(nèi)部檢測信號(FNL_DET)延遲與其被移位電路337及338延遲的時間一樣多的時間，而不是在偽SRAM 100的讀取操作中第三內(nèi)部檢測信號(FNL_DET)被延遲的時間，且第一檢測信號發(fā)生器330將延遲的信號作為與寫入時鐘信號(ICLK_w)同步的第一檢測信號(RST_WL)而輸出。
如上文所述，將其中第一檢測信號發(fā)生器330在偽SRAM 100的讀取操作中輸出第一檢測信號(RST_WL)的時間與其中第一檢測信號發(fā)生器330在偽SRAM 100的寫入操作中輸出第一檢測信號(RST_WL)的時間設(shè)定為彼此不同。
圖8為圖6中所示的第二檢測信號發(fā)生器340的詳細電路圖。
參看圖8，第二檢測信號發(fā)生器340包括移位電路341至347、傳遞電路T11至T14及一檢測信號輸出單元348。
移位電路341至345串聯(lián)連接。舉例而言，移位電路342的輸入端子(in)連接至移位電路341的輸出端子(out)。移位電路343的輸入端子(in)連接至移位電路342的輸出端子(out)等。同時將有效移位檢測信號(ADV_LOWDET)、控制時鐘信號(ICLK)及反相的控制時鐘信號(ICLKB)輸入至移位電路341至347。此外，移位電路341至347經(jīng)復位以響應反相的供電信號(PWRUPB)。
將自第一檢測信號發(fā)生器330的移位電路336輸出的輸出信號(DTOUT)輸入至移位電路341的輸入端子(in)。移位電路341輸出一移位信號(SO11)以響應輸出信號(DTOUT)、有效移位檢測信號(ADV_LOWDET)、控制時鐘信號(ICLK)及反相的控制時鐘信號(ICLKB)。將移位信號(SO11)輸入至移位電路342的輸入端子(in)。
移位電路342輸出一移位信號(SO12)以響應移位信號(SO11)、有效移位檢測信號(ADV_LOWDET)、控制時鐘信號(ICLK)及反相的控制時鐘信號(ICLKB)。
移位電路343至345類似于移位電路342而操作且分別輸出移位信號(SO13至SO15)。
傳遞電路T11至T14分別連接至移位電路342至345，且分別被使能或去能以響應等待時間控制信號(BCM3至BCM6)。傳遞電路T11至T14的每一個包括一反相器(I341至I344之一)及一傳輸門(TG41至TG44之一)。舉例而言，傳遞電路T11可包括反相器I341及傳輸門TG41。反相器I341至I344分別使等待時間控制信號(BCM3至BCM6)反相。分別開啟或關(guān)閉傳輸門TG41至TG44以響應等待時間控制信號(BCM3至BCM6)及反相器I341至I344的輸出信號。
傳遞電路T11至T14經(jīng)使能以分別將移位信號(SO12至SO15)輸出至節(jié)點DN2。更具體言之，當使能等待時間控制信號(BCM3至BCM6)之一時，其余信號被去能。因此，傳遞電路T11至T14之一經(jīng)使能以將自對應的移位電路(342至345之一)接收的移位信號(SO12至SO15之一)輸出至節(jié)點DN2。
移位電路346的輸入端子(in)連接至節(jié)點DN2。移位電路346輸出一移位信號(SO16)以響應自節(jié)點ND2接收的移位信號(SO12至SO15之一)、有效移位檢測信號(ADV_LOWDET)、控制時鐘信號(ICLK)及反相的控制時鐘信號(ICLKB)。移位電路347輸出一移位信號(SO17)以響應移位信號(SO16)、有效移位檢測信號(ADV_LOWDET)、控制時鐘信號(ICLK)及反相的控制時鐘信號(ICLKB)。
檢測信號輸出單元348包括傳輸門TG45、TG46、鎖存電路LA41、反相器I345及I346、延遲電路D41及鎖存復位電路N41。
開啟或關(guān)閉傳輸門TG45以響應寫入時鐘信號(ICLK_w)及反相的寫入時鐘信號(ICLKB_w)。更具體言之，當寫入時鐘信號(ICLK_w)為邏輯高時，開啟傳輸門TG45以接收移位信號(SO17)且接著將其輸出至鎖存電路LA41。
開啟或關(guān)閉傳輸門TG46以響應讀取時鐘信號(ICLK_r)及反相的讀取時鐘信號(ICLKB_r)。更具體言之，當讀取時鐘信號(ICLK_r)為邏輯高時，開啟傳輸門TG46以將自節(jié)點DN2接收的移位信號(SO12至SO15之一)輸出至鎖存電路LA41。當讀取時鐘信號(ICLK_r)及寫入時鐘信號(ICLK_w)之一為邏輯高時，讀取時鐘信號(ICLK_r)及寫入時鐘信號(ICLK_w)的另一個為邏輯低。因此，傳輸門TG36或TG37之一開啟。
鎖存電路LA41包括反相器I347及I348。鎖存電路LA41鎖存自傳輸門TG45接收的移位信號(SO17)或自傳輸門TG46接收的移位信號(SO12至SO15之一)，且接著輸出鎖存的信號(LAT41)。
反相器I345反相鎖存信號(LAT41)且輸出反相的信號。延遲電路D41延遲反相器I345的輸出信號且輸出延遲的信號(DL41)。延遲電路D41的構(gòu)造及操作與上述延遲電路D251的構(gòu)造及操作(參考圖4及圖5對其進行了描述)大體相同。省略其描述。
反相器I346使延遲信號(DL41)反相且將反相的信號作為第二檢測信號(REEN_PAGE)而輸出。如上文所述，以與第一檢測信號發(fā)生器330的方式相同的方式，將其中第二檢測信號發(fā)生器340在偽SRAM 100的讀取操作中輸出第二檢測信號(REEN_PAGE)的時間與其中第二檢測信號發(fā)生器340在偽SRAM 100的寫入操作中輸出第二檢測信號(REEN_PAGE)的時間設(shè)定為彼此不同。
鎖存復位電路N41復位鎖存電路LA41以響應反相的供電檢測信號(PWRUPB)?？墒褂肗MOS晶體管建構(gòu)鎖存復位電路N41。當反相的供電檢測信號(PWRUPB)為邏輯高時，鎖存復位電路N41將接地電壓(VSS)輸出至鎖存電路LA41。因此，鎖存電路LA41經(jīng)復位以將鎖存的信號(LAT41)輸出為邏輯高。
圖9為圖7及圖8中所示的移位電路的詳細電路圖。
移位電路332至338、移位電路341至347的構(gòu)造及操作與移位電路331的構(gòu)造及操作大體相同。因此，僅將移位電路331描述為一實例。
參看圖9，移位電路331包括傳輸門TG331及TG332、鎖存電路LA331及LA332、或非門NR331、反相器I45及鎖存復位電路N42及N43。
開啟或關(guān)閉傳輸門TG331以響應控制時鐘信號(ICLK)及反相的控制時鐘信號(ICLKB)。當控制時鐘信號(ICLK)為邏輯高時，開啟傳輸門TG331以接收一輸入信號(IN)且接著將其輸出至鎖存電路LA331。輸入信號(IN)為自最后一列檢測電路320輸出的第三內(nèi)部檢測信號(FNL_DET)。
鎖存電路LA331包括反相器I41及I42。鎖存電路LA331鎖存輸入信號(IN)且輸出鎖存的信號(LAT42)。
或非門NR331輸出邏輯信號(LG11)以響應鎖存的信號(LAT42)及有效移位檢測信號(ADV_LOWDET)。當鎖存的信號(LAT42)及有效移位檢測信號(ADV_LOWDET)皆為邏輯低時，或非門NR331將邏輯信號(LG11)輸出為邏輯高。
開啟或關(guān)閉傳輸門TG332以響應控制時鐘信號(ICLK)及反相的控制時鐘信號(ICLKB)。當控制時鐘信號(ICLK)為邏輯低時，開啟傳輸門TG332以接收邏輯信號(LG11)且接著將該信號輸出至鎖存電路LA332。因此，當傳輸門TG331開啟時，傳輸門TG332關(guān)閉。當傳輸門TG331關(guān)閉時，傳輸門TG332開啟。鎖存電路LA332包括反相器I43及I44。鎖存電路LA332鎖存邏輯信號(LG11)且輸出鎖存的信號(LAT43)。
反相器I45使鎖存信號(LAT43)反相且將反相的信號輸出為一輸出信號(OUT)(即，作為移位信號(SO1))。
可使用NMOS晶體管建構(gòu)鎖存復位電路N42及N43的每一個。當反相的供電檢測信號(PWRUPB)為邏輯高時，鎖存復位電路N42及N43將接地電壓(VSS)輸出至鎖存電路LA331及LA332。因此，鎖存電路LA331及LA332經(jīng)復位以將鎖存的信號(LAT42及LAT43)輸出為邏輯高。
圖10為圖2中所示的第一脈沖串控制電路600的詳細電路圖。
參看圖10，第一脈沖串控制電路600包括鎖存信號發(fā)生器601、控制電路602及選通控制信號發(fā)生器603。
鎖存信號發(fā)生器601產(chǎn)生鎖存信號(latch2至latch8、latch1b至latch7b)以響應內(nèi)部時鐘信號(INCLK)、供電檢測信號(PWRUP)及內(nèi)部地址有效信號(ADV)。
控制電路602包括驅(qū)動器電路604、鎖存電路605、反相器I62及I63及鎖存復位電路606至608。
驅(qū)動器電路604包括反相器I61、PMOS晶體管P61及NMOS晶體管N61。驅(qū)動器電路604將一邏輯高或邏輯低的控制信號(CTL)輸出至輸出節(jié)點NO2以響應第一檢測信號(RST_WL)及第二檢測信號(REEN_PAGE)。
更具體言之，反相器I61使自列地址檢測器300接收的第二檢測信號(REEN_PAGE)反相。開啟或關(guān)閉PMOS晶體管P61以響應反相器I61的輸出信號。開啟或關(guān)閉NMOS晶體管N61以響應自列地址檢測器300接收的第一檢測信號(RST_WL)。
當?shù)诙z測信號(REEN_PAGE)為邏輯高時，開啟PMOS晶體管P61以將控制信號(CTL)作為邏輯高輸出至輸出節(jié)點NO2。此外，當?shù)谝粰z測信號(RST_WL)為邏輯高時，開啟NMOS晶體管N61以將控制信號(CTL)作為邏輯低輸出至輸出節(jié)點NO2。當?shù)谝粰z測信號(RST_WL)及第二檢測信號(REEN_PAGE)的任一個為邏輯高時，另一檢測信號為邏輯低。因此，PMOS晶體管P61及NMOS晶體管N61之一開啟。因此，驅(qū)動器電路604輸出邏輯高或邏輯低的控制信號(CTL)。
鎖存電路605包括反相器I64及I65。鎖存電路605鎖存控制信號(CTL)且輸出鎖存的信號(LAT60)。反相器I62及I63延遲鎖存的信號(LAT60)且將延遲的信號作為一最后一列檢測信號(DYI_last)而輸出。
鎖存復位電路606包括延遲電路D61及PMOS晶體管P62。延遲電路D61延遲內(nèi)部地址有效信號(ADV)且輸出延遲的信號(DL61)。延遲電路D61的構(gòu)造及操作與上述延遲電路D251的構(gòu)造及操作(參考圖4及圖5對其進行了描述)大體相同。省略其描述。
開啟或關(guān)閉PMOS晶體管P62以響應延遲的信號(DL61)。當PMOS晶體管P62開啟時，其將內(nèi)部電壓(VCC)輸出至鎖存電路605。因此，鎖存電路605經(jīng)復位以將鎖存的信號(LAT60)輸出為邏輯低。
此外，鎖存復位電路607包括反相器I66及NMOS晶體管N62。反相器I66使供電檢測信號(PWRUP)反相。開啟或關(guān)閉NMOS晶體管N62以響應反相器I66的輸出信號。當反相器I66開啟時，其將接地電壓(VSS)輸出至鎖存電路605。因此，鎖存電路605經(jīng)復位以將鎖存的信號(LAT60)輸出為邏輯高。
此外，鎖存復位電路608包括延遲電路D62、反相器I67及NMOS晶體管N63。
延遲電路D62延遲自緩沖器單元200接收的控制信號(CSB_CON)且輸出一延遲的信號(DL62)。延遲電路D62的構(gòu)造及操作與上述延遲電路D251的構(gòu)造及操作(參考圖4及圖5對其進行了描述)大體相同。省略其描述。
反相器I67使延遲的信號(DL62)反相。
開啟或關(guān)閉NMOS晶體管N63以響應反相器I67的輸出信號。當NMOS晶體管N63開啟時，其將接地電壓(VSS)輸出至鎖存電路605。因此，鎖存電路605經(jīng)復位以將鎖存的信號(LAT60)輸出為邏輯高。
選通控制信號發(fā)生器603產(chǎn)生選通控制信號(WTRD_CON)以響應鎖存信號(latch2至latch8、latch1b至latch7b)及最后一列檢測信號(DYI_last)。
圖11為圖10中所示的鎖存信號發(fā)生器601的詳細電路圖。
參看圖11，鎖存信號發(fā)生器601包括反相器I611至I614及移位電路611至618。
反相器I611使內(nèi)部地址有效信號(ADV)反相且輸出反相的內(nèi)部地址有效信號(ADVb)。
反相器I612使內(nèi)部時鐘信號(INCLK)反相且輸出反相的信號。由反相器I612反相的信號與由控制時鐘產(chǎn)生電路310產(chǎn)生的反相的控制時鐘信號(ICLKB)大體相同。因此，在下文中，將由反相器I612反相的信號稱作反相的控制時鐘信號(ICLKB)。
反相器I613使反相的控制時鐘信號(ICLKB)反相且輸出控制時鐘信號(ICLK)?？刂茣r鐘信號(ICLK)具有與外部時鐘信號(EXCLK)的相位相同的相位。
反相器I614使供電檢測信號(PWRUP)反相且輸出反相的供電檢測信號(PWRUPB)。
移位電路611至618串聯(lián)連接。舉例而言，移位電路611的輸出端子(out)可連接移位電路612的輸入端子(in)。移位電路612的輸出端子(out)可連接移位電路613的輸入端子(in)等。
同時將控制時鐘信號(ICLK)及反相的控制時鐘信號(ICLKB)輸入至移位電路611至618。移位電路611至618經(jīng)復位以響應反相的供電檢測信號(PWRUPB)。
向移位電路611的輸入端子(in)輸入反相的內(nèi)部地址有效信號(ADVb)。移位電路611輸出一移位信號(SO21)及一鎖存信號(鎖存1b)以響應反相的內(nèi)部地址有效信號(ADVb)、控制時鐘信號(ICLK)及反相的控制時鐘信號(ICLKB)。
將移位信號(SO21)輸入至移位電路612的輸入端子(in)。移位電路612輸出一移位信號(SO22)及鎖存信號(latch2至latch2b)以響應移位信號(SO21)、控制時鐘信號(ICLK)及反相的控制時鐘信號(ICLKB)。移位電路613至618分別以與移位電路612的方式相同的方式操作且輸出移位信號(SO23至SO25)及鎖存信號(latch3至latch8、latch3b至latch7b)。
圖12為圖11中所示的移位電路的詳細電路圖。移位電路611至618的構(gòu)造及操作大體相同。因此，僅將移位電路611描述為一實例。
參看圖12，移位電路611包括傳輸門TG611及TG612、鎖存電路LA611、LA612、反相器I51、I52及鎖存復位電路N51及N52。除了若干處外，移位電路611的構(gòu)造及操作與上述移位電路331的構(gòu)造及操作(參考圖9對其進行了描述)相同。因此，僅將相異處描述為一實例。
移位電路611不同于移位電路331在于反相器I51連接于鎖存電路LA611與傳輸門TG612之間，從而替代移位電路331的或非門NR331。在輸入至傳輸門TG611及TG331的信號方面，移位電路611與移位電路331亦彼此不同。同時，鎖存電路LA611將鎖存的信號(LAT51)作為一鎖存信號(latchb)(即，latch1b)而輸出。此外，反相器I51使鎖存信號(LAT51)反相且將反相的信號作為一鎖存信號(latch)(即，latch1)而輸出。
圖13為圖10中所示的選通控制信號發(fā)生器的詳細電路圖。圖13示出施加有等待時間控制信號(BCM2至BCM6)的選通控制信號發(fā)生器603的實例。
參看圖13，選通控制信號發(fā)生器603包括第一等待信號發(fā)生器621至626、第二等待信號發(fā)生器627、傳遞電路631至635、傳輸門641至645及輸出邏輯電路650。第一等待信號發(fā)生器621至626的每一個包括輸入端子(a至g)及輸出端子(out)。第二等待信號發(fā)生器627包括輸入端子(a至h)及輸出端子(out)。
第一等待信號發(fā)生器621經(jīng)由輸入端子(a)而接收鎖存信號(latch1b)且經(jīng)由輸入端子(g)而接收鎖存信號(latch2)。此外，將接地電壓(VSS)輸入至第一等待信號發(fā)生器621的輸入端子(b至f)。第一等待信號發(fā)生器621產(chǎn)生一等待信號(WTR2)以響應鎖存信號(latch1b、latch2)。
第一等待信號發(fā)生器622經(jīng)由輸入端子(a)而接收鎖存信號(latch1b)，經(jīng)由輸入端子(b)而接收一鎖存信號(latch2b)，且經(jīng)由輸入端子(g)而接收一鎖存信號(latch3)。此外，將接地電壓(VSS)輸入至第一等待信號發(fā)生器622的輸入端子(c至f)。第一等待信號發(fā)生器622產(chǎn)生一等待信號(WTR3)以響應鎖存信號(latch1b、latch2b、latch3)。
此外，第一等待信號發(fā)生器623經(jīng)由輸入端子(a)而接收鎖存信號(latch1b)，經(jīng)由輸入端子(b)而接收鎖存信號(latch2b)，經(jīng)由輸入端子(d)而接收一鎖存信號(latch3b)，且經(jīng)由輸入端子(g)而接收一鎖存信號(latch4)。將接地電壓(VSS)輸入至第一等待信號發(fā)生器623的其它輸入端子(c、e、f)。第一等待信號發(fā)生器623產(chǎn)生一等待信號(WTR4)以響應鎖存信號(latch1b、latch2b、latch3b、latch4)。
第一等待信號發(fā)生器624經(jīng)由輸入端子(a)而接收鎖存信號(latch1b)，經(jīng)由輸入端子(b)而接收鎖存信號(latch2b)，經(jīng)由輸入端子(d)而接收鎖存信號(latch3b)，經(jīng)由輸入端子(f)而接收一鎖存信號(latch4b)，且經(jīng)由輸入端子(g)而接收一鎖存信號(latch5)。將接地電壓(VSS)輸入至第一等待信號發(fā)生器624的其它輸入端子(c、e)。第一等待信號發(fā)生器624產(chǎn)生一等待信號(WTR5)以響應鎖存信號(latch1b、latch2b、latch3b、latch4b、latch5)。
第一等待信號發(fā)生器625經(jīng)由輸入端子(a)而接收鎖存信號(latch1b)，經(jīng)由輸入端子(b)而接收鎖存信號(latch2b)，經(jīng)由輸入端子(c)而接收鎖存信號(latch3b)，經(jīng)由輸入端子(d)而接收鎖存信號(latch4b)，經(jīng)由輸入端子(e)而接收一鎖存信號(latch5b)，且經(jīng)由輸入端子(g)而接收鎖存信號(latch6)。將接地電壓(VSS)輸入至第一等待信號發(fā)生器625的輸入端子(f)。第一等待信號發(fā)生器625產(chǎn)生一等待信號(WTR6)以響應鎖存信號(latch1b、latch2b、latch3b、latch4b、latch5b、latch6)。
第一等待信號發(fā)生器626經(jīng)由輸入端子(a)而接收鎖存信號(latch1b)，經(jīng)由輸入端子(b)而接收鎖存信號(latch2b)，經(jīng)由輸入端子(c)而接收鎖存信號(latch3b)，經(jīng)由輸入端子(d)而接收鎖存信號(latch4b)，經(jīng)由輸入端子(e)而接收鎖存信號(latch5b)，經(jīng)由輸入端子(f)而接收一鎖存信號(latch6b)，且經(jīng)由輸入端子(g)而接收一鎖存信號(latch7)。第一等待信號發(fā)生器626產(chǎn)生一等待信號(WTR7)以響應鎖存信號(latch1b、latch2b、latch3b、latch4b、latch5b、latch6b、latch7)。
第二等待信號發(fā)生器627經(jīng)由輸入端子(a)而接收鎖存信號(latch1b)，經(jīng)由輸入端子(b)而接收鎖存信號(latch2b)，經(jīng)由輸入端子(c)而接收鎖存信號(latch3b)，經(jīng)由輸入端子(d)而接收鎖存信號(latch4b)，經(jīng)由輸入端子(e)而接收鎖存信號(latch5b)，經(jīng)由輸入端子(f)而接收鎖存信號(latch6b)，經(jīng)由輸入端子(g)而接收一鎖存信號(latch7b)，且經(jīng)由輸入端子(h)而接收一鎖存信號(latch8)。第二等待信號發(fā)生器627產(chǎn)生一等待信號(WTR8)以響應鎖存信號(latch1b、latch2b、latch3b、latch4b、latch5b、latch6b、latch7b、latch8)。
傳遞電路631至635分別連接至第一等待信號發(fā)生器621至625的輸出端子(out)。傳遞電路631至635的每一個包括一傳輸門(TG631至TG635之一)及一反相器(I631至I635之一)。舉例而言，傳遞電路631可包括傳輸門TG631及反相器I631。
反相器I631至I635分別使等待時間控制信號(BCM2至BCM6)反相，且分別輸出反相的等待時間控制信號(BCM2B至BCM6B)。開啟或關(guān)閉傳輸門TG631至TG635以分別響應等待時間控制信號(BCM2至BCM6)及反相的等待時間控制信號(BCM2B至BCM6B)。
舉例而言，可開啟或關(guān)閉傳輸門TG631以響應等待時間控制信號(BCM2)及反相的等待時間控制信號(BCM2B)。當使能傳遞電路631至635時(即，傳輸門TG631至TG635開啟)，它們將等待信號(WTR2至WTR6)輸出至節(jié)點DN3。更具體言之，等待時間控制信號(BCM2至BCM6)之一經(jīng)使能且其余信號被去能。因此，傳遞電路631至635之一經(jīng)使能以將自第一等待信號發(fā)生器621至625的對應一個接收的等待信號(WTR2至WTR6之一)輸出至節(jié)點DN3。
傳輸門641至645分別連接至第一等待信號發(fā)生器623至626及第二等待信號發(fā)生器627。開啟或關(guān)閉傳輸門641至645以分別響應等待時間控制信號(BCM2至BCM6)及反相的等待時間控制信號(BCM2B至BCM6B)。當傳輸門641至645開啟時，它們將等待信號(WTR4至WTR8)輸出至輸出邏輯電路650。
更具體言之，等待時間控制信號(BCM2至BCM6)之一被使能且其余信號被去能。因此，開啟傳輸門641至645之一以將所接收的等待信號(WTR4至WTR8之一)輸出至輸出邏輯電路650。
輸出邏輯電路650包括反相器651、656及657及或非門652至655。
反相器651使內(nèi)部寫入控制信號(WEBC)反相?；蚍情T652輸出一讀取選通控制信號(CON_r)以響應反相器651的輸出信號及一自節(jié)點DN3接收的等待信號(WTR2至WTR6之一)。當反相器651的輸出信號及等待信號(WTR2至WTR6之一)皆為邏輯低時，或非門652將讀取選通控制信號(CON_r)輸出為邏輯高。
或非門653輸出一寫入選通控制信號(CON_w)以響應內(nèi)部寫入控制信號(WEBC)及一自傳輸門641至645接收的等待信號(WTR4至WTR8之一)。
或非門654輸出一邏輯信號(CON1)以響應讀取選通控制信號(CON_r)及寫入選通控制信號(CON_w)。
或非門655輸出一邏輯信號(CON2)以響應邏輯信號(CON1)及一自控制電路602接收的最后一列檢測信號(DYI_last)。
反相器656及657延遲邏輯信號(CON2)。反相器657將延遲的信號作為選通控制信號(WTRD_CON)而輸出。
圖14為圖13中所示的第一等待信號發(fā)生器的詳細電路圖。
第一等待信號發(fā)生器621至626的構(gòu)造及操作大體相同，除了其輸入信號及輸出信號之外。僅將第一等待信號發(fā)生器621描述為一實例。
參看圖14，第一等待信號發(fā)生器621包括或非門661至665、與非門666及反相器667至669。
或非門661輸出一邏輯信號(W1)以響應分別經(jīng)由輸入端子(a至c)而接收的鎖存信號(latch1b)及接地電壓(VSS)。當鎖存信號(latch1b)為邏輯低時，或非門661將邏輯信號(W1)輸出為邏輯高。或非門662將邏輯信號(W2)輸出為高電平以響應經(jīng)由輸入端子(d至f)接收的接地電壓(VSS)。
與非門666輸出一邏輯信號(W3)以響應邏輯信號(W1及W2)。當邏輯信號(W1及W2)皆為邏輯高時，與非門666將邏輯信號(W3)輸出為邏輯低。
反相器667及668延遲經(jīng)由輸入端子(g)而接收的鎖存信號(latch2)。反相器669延遲經(jīng)由輸入端子(g)而接收的鎖存信號(latch2)。
或非門663輸出一邏輯信號(W4)以響應反相器668的輸出信號及邏輯信號(W3)。此外，或非門664輸出一邏輯信號(W5)以響應反相器669的輸出信號及邏輯信號(W3)。或非門665將一等待信號(WTR2)輸出至輸出端子(out)以響應邏輯信號(W4及W5)。
圖15為圖13中所示的第二等待信號發(fā)生器627的詳細電路圖。
參看圖15，第二等待信號發(fā)生器627包括或非門671至676、與非門677及反相器678至680。除了或非門673之外，第二等待信號發(fā)生器627的構(gòu)造及操作與上述第一等待信號發(fā)生器621的構(gòu)造及操作(參考圖14對其進行了描述)相同。省略其描述。
或非門671包括輸入端子(a至c)。或非門672包括輸入端子(d、e)?；蚍情T673包括輸入端子(f、g)。此外，反相器678及680連接至輸入端子(h)。與非門677接收來自或非門671至673的邏輯信號(W11及W13)。
圖16為圖2中所示的第二脈沖串控制電路700的詳細電路圖。
參看圖16，第二脈沖串控制電路700包括反相器701至705、或非門706、延遲電路707及與非門708。
反相器701及702延遲自緩沖器單元200接收的控制信號(CTDB)?；蚍情T706輸出一邏輯信號(W21)以響應反相器702的輸出信號及一自緩沖器單元200接收的控制信號(CSB_CON)。延遲電路707包括串聯(lián)連接的反相器711至716。反相器711至716延遲邏輯信號(W21)且輸出一延遲的信號(W22)。
此外，與非門708輸出一邏輯信號(W23)以響應自第一脈沖串控制電路600接收的選通控制信號(WTRD_CON)和邏輯信號(W21)。反相器703至705延遲邏輯信號(W23)且將延遲的信號作為脈沖串操作控制信號(WTRD_STB)而輸出。
圖17為圖2中所示的第一字線控制電路800的詳細電路圖。
參看圖17，第一字線控制電路800包括驅(qū)動器電路810及820、鎖存電路830及840、輸出邏輯電路850及鎖存復位電路860、870。
驅(qū)動器電路810包括反相器811、PMOS晶體管812及NMOS晶體管813及814。驅(qū)動器電路810將邏輯低或邏輯高的控制信號(CTL1)輸出至輸出節(jié)點NO11以響應自第二字線控制電路900接收的第二內(nèi)部控制信號(RST_NQ)及自緩沖器單元200接收的地址移位檢測信號(ATDSUM)。
更具體言之，反相器811使第二內(nèi)部控制信號(RST_NQ)反相且輸出一反相的第二內(nèi)部控制信號(RST_NQB)。
開啟或關(guān)閉PMOS晶體管812以響應反相的第二內(nèi)部控制信號(RST_NQB)。當開啟PMOS晶體管812時，其將內(nèi)部電壓(VCC)施加至輸出節(jié)點NO11。因此，在輸出節(jié)點NO11中產(chǎn)生邏輯高的控制信號(CTL1)。
NMOS晶體管813及814串聯(lián)連接于輸出節(jié)點NO11與接地電壓(VSS)之間。開啟或關(guān)閉NMOS晶體管813以響應反相的第二內(nèi)部控制信號(RST_NQB)。開啟或關(guān)閉NMOS晶體管814以響應地址移位檢測信號(ATDSUM)。當PMOS晶體管812開啟時，NMOS晶體管813關(guān)閉。開啟NMOS晶體管813及814以將接地電壓(VSS)施加至輸出節(jié)點NO11。因此，在輸出節(jié)點NO11中產(chǎn)生邏輯低的控制信號(CTL1)。
驅(qū)動器電路820包括PMOS晶體管821及NMOS晶體管822、823。
驅(qū)動器電路820將邏輯低或邏輯高的控制信號(CTL2)輸出至一輸出節(jié)點NO12以響應反相的第二內(nèi)部控制信號(RST_NQB)及自列地址檢測器300接收的第一檢測信號(RST_WL)。更具體言之，開啟或關(guān)閉PMOS晶體管821及NMOS晶體管822以響應反相的第二內(nèi)部控制信號(RST_NQB)。驅(qū)動器電路820的構(gòu)造及操作與驅(qū)動器電路810的構(gòu)造及操作相同。
鎖存電路830包括反相器831及832。鎖存電路830鎖存控制信號(CTL1)且輸出一鎖存的信號(LAT81)。鎖存電路840包括反相器841及842。鎖存電路840鎖存控制信號(CTL2)且輸出一鎖存的信號(LAT82)。輸出邏輯電路850包括反相器851至856及一與非門857。
反相器851使鎖存信號(LAT81)反相且反相器852使鎖存的信號(LAT82)反相。與非門857輸出一邏輯信號(NL)以響應反相器851及852的輸出信號。反相器853至856延遲邏輯信號(NL)且將延遲的信號作為第一內(nèi)部控制信號(NORM)而輸出。
鎖存復位電路860及870將內(nèi)部電壓(VCC)施加至鎖存電路830及840以響應供電檢測信號(PWRUP)。因此，鎖存電路830及840經(jīng)復位以將鎖存的信號(LAT81及LAT82)輸出為邏輯低?？墒褂靡籔MOS晶體管建構(gòu)鎖存復位電路860及870的每一個。
圖18為圖2中所示的第二字線控制電路900的詳細電路圖。參看圖18，第二字線控制電路900包括鎖存復位電路910及970、鎖存電路920及950、驅(qū)動器電路940、第一輸出邏輯電路930及第二輸出邏輯電路960。
鎖存復位電路910包括反相器911及PMOS晶體管912。反相器911使預充電控制信號(PCG)反相且輸出一反相的預充電控制信號(PCGB)。開啟或關(guān)閉PMOS晶體管912以響應反相的預充電控制信號(PCGB)。開啟PMOS晶體管912以將內(nèi)部電壓(VCC)輸出至鎖存電路920。
鎖存電路920包括反相器921及922。由鎖存復位電路910來鎖存鎖存電路920且輸出一邏輯低的鎖存信號(LAT91)。
第一輸出邏輯電路930包括反相器31至39、與非門40至42及延遲電路43。反相器31及32延遲自緩沖器單元200接收的控制信號(CSB_CON)且輸出一延遲的信號(DCSB)。反相器33延遲延遲的信號(DCSB)。反相器34使鎖存的信號(LAT91)反相。與非門40輸出一邏輯信號(NL1)以響應第一內(nèi)部控制信號(NORM)及反相器33及34的輸出信號。反相器35使邏輯信號(NL1)反相。延遲電路43延遲反相器35的輸出信號且輸出一延遲的信號(DL91)。延遲電路43的構(gòu)造及操作與參考圖4及圖5而描述的上述延遲電路D251的構(gòu)造及操作大體相同。省略其描述。
反相器36使延遲信號(DL91)反相且將反相的信號作為第二內(nèi)部控制信號(RST_NQ)而輸出。與非門41輸出一邏輯信號(NL2)以響應第二內(nèi)部控制信號(RST_NQ)、供電檢測信號(PWRUP)及一邏輯信號(NL3)。與非門42輸出邏輯信號(NL3)以響應邏輯信號(NL2)及延遲的信號(DCSB)。反相器37至39延遲邏輯信號(NL2)且輸出一延遲的信號(DNL2)。
驅(qū)動器電路940包括PMOS晶體管941及942及NMOS晶體管943。驅(qū)動器電路940將邏輯低或邏輯高的控制信號(CTT)輸出至輸出節(jié)點NO21以響應反相的預充電控制信號(PCGB)及延遲的信號(DNL2)。更具體言之，開啟或關(guān)閉PMOS晶體管941以響應反相的預充電控制信號(PCGB)。PMOS晶體管942連接于PMOS晶體管941與輸出節(jié)點NO21之間且被開啟或關(guān)閉以響應延遲的信號(DNL2)。開啟PMOS晶體管941及942以將內(nèi)部電壓(VCC)施加至輸出節(jié)點NO21。因此，在輸出節(jié)點NO21中產(chǎn)生邏輯高的控制信號(CTT)。NMOS晶體管943連接于輸出節(jié)點NO21與接地電壓(VSS)之間。開啟或關(guān)閉NMOS晶體管943以響應延遲的信號(DNL2)。開啟NMOS晶體管943以將接地電壓(VSS)施加至輸出節(jié)點NO21。因此，在輸出節(jié)點NO21中產(chǎn)生邏輯低的控制信號(CTT)。
鎖存電路950包括反相器951及952。鎖存電路950鎖存控制信號(CTT)且輸出一鎖存的信號(LAT92)。
第二輸出邏輯電路960包括延遲電路961、反相器962至966及或非門967。延遲電路961延遲鎖存的信號(LAT92)且輸出一延遲的信號(DL92)。延遲電路961的構(gòu)造及操作與參考圖4及圖5而描述的上述延遲電路D251的構(gòu)造及操作大體相同。省略其描述。反相器962及963延遲延遲的信號(DL92)且反相器964使供電檢測信號(PWRUP)反相?；蚍情T967輸出一邏輯信號(NL3)以響應反相器963及964的輸出信號。反相器965、966延遲邏輯信號(NL3)且將延遲的信號作為字線控制信號(ROWACT)而輸出。
下文將參考圖19詳細描述偽SRAM 100的脈沖串讀取或?qū)懭氩僮鳌D19為示出與根據(jù)本發(fā)明實施例的偽SRAM 100的脈沖串讀取或?qū)懭氩僮飨嚓P(guān)的信號的時序圖。首先下文將詳細描述偽SRAM 100的寫入操作。
最初將芯片選擇信號(CSB)及寫入使能信號(WEB)去能至低電平。因此，偽SRAM 100經(jīng)使能以響應芯片選擇信號(CSB)且供電檢測器101將供電檢測信號(PWRUP)輸出為邏輯高。
其后，脈沖串模式控制器104的緩沖器單元200產(chǎn)生內(nèi)部時鐘信號(INCLK及INCLKB)及控制信號(CTDB)以響應外部時鐘信號(EXCLK)且將控制信號(CSB_CON)輸出為低電平以響應芯片選擇信號(CSB)。
此外，緩沖器單元200將內(nèi)部寫入控制信號(WEBC)輸出為低電平以響應寫入使能信號(WEB)、內(nèi)部時鐘信號(INCLK及INCLKB)及控制信號(CSB_CON)。此外，當?shù)刂酚行盘?ADVB)變?yōu)榈碗娖綍r，緩沖器單元200接收外部地址信號(EXADD1至EXADDK)且基于所述外部地址信號(EXADD1至EXADDK)而產(chǎn)生脈沖串行地址信號(CAX1至CAXn)及脈沖串列地址信號(CAY1至CAYn)。
緩沖器單元200連續(xù)產(chǎn)生脈沖串行地址信號(CAX1至CAXn)及脈沖串列地址信號(CAY1至CAYn)直至地址有效信號(ADVB)自邏輯高轉(zhuǎn)為邏輯低或芯片選擇信號(CSB)變?yōu)檫壿嫺?。當?shù)刂酚行盘?ADVB)轉(zhuǎn)為邏輯低時，緩沖器單元200接收新的外部地址信號且產(chǎn)生脈沖串行地址信號及脈沖串列地址信號以響應于此。
同時，在脈沖串操作控制器400中，在設(shè)定時間期間第一脈沖串控制電路600的控制電路602起初將最后一列檢測信號(DYI_last)輸出為邏輯低以響應控制信號(CSB_CON)。當最后一列檢測信號(DYI_last)為低電平時，第一脈沖串控制電路600的選通控制信號發(fā)生器603使能選通控制信號(WTRD_CON)為邏輯高。此時，選通控制信號發(fā)生器603在自一時間點(在該時間點最后一列檢測信號(DYI_last)變?yōu)檫壿嫷?的設(shè)定延遲時間之后使能選通控制信號(WTRD_CON)以響應等待時間控制信號(BCM2至BCM6)及鎖存信號(latch2至latch8、latch1b至latch7b)。
當選通控制信號(WTRD_CON)為高電平時，脈沖串操作控制器400的第二脈沖串控制電路700周期性且重復產(chǎn)生脈沖串操作控制信號(WTRD_STB)產(chǎn)生為高脈沖信號以響應控制信號(CTDB)。
在將芯片選擇信號(CSB)及地址有效信號(ADVB)去能為邏輯低后，一設(shè)定時間流逝之后，主控制器102起始將預充電控制信號(PCG)產(chǎn)生為高脈沖。字線控制器500的第二字線控制電路900將字線控制信號(ROWACT)輸出為邏輯高的脈沖信號以響應預充電控制信號(PCG)及供電檢測信號(PWRUP)。
因此，讀取/寫入控制器105使能驅(qū)動器控制信號(DRV_CON)以響應字線控制信號(ROWACT)。此外，行譯碼器107譯碼脈沖串行地址信號(CAX1至CAXn)。字線驅(qū)動器108使能對應于行譯碼器107的解碼結(jié)果的字線(例如，WL1)以響應驅(qū)動器控制信號(DRV_CON)。
無論何時將脈沖串操作控制信號(WTRD_STB)產(chǎn)生為高脈沖信號，列譯碼器109始終接收脈沖串列地址信號(CAY1至CAYn)。列譯碼器109使能對應的位線以響應所接收的脈沖串列地址信號(CAY1至CAYn)。
其后，當脈沖串列地址信號(CAY1至CAYn)代表一最后一列地址時(例如，脈沖串列地址信號(CAY1至CAYn)皆為邏輯′1′)，列地址檢測器300將第一檢測信號(RST_WL)產(chǎn)生為高脈沖信號且在設(shè)定時間流逝之后將第二檢測信號(REEN_PAGE)產(chǎn)生為高脈沖信號。
控制電路602將最后一列檢測信號(DYI_last)輸出為邏輯高以響應第一檢測信號(RST_WL)。選通控制信號發(fā)生器603去能選通控制信號(WTRD_CON)以響應最后一列檢測信號(DYI_last)。因此，第二脈沖串控制電路700連續(xù)地將脈沖串操作控制信號(WTRD_STB)輸出為邏輯低以響應選通控制信號(WTRD_CON)。
此外，第一字線控制電路800在設(shè)定時間期間將第一內(nèi)部控制信號(NORM)輸出為邏輯高以響應第一檢測信號(RST_WL)。因此，主控制器102將預充電控制信號(PCG)輸出為高脈沖信號以響應第一內(nèi)部控制信號(NORM)。讀取/寫入控制器105去能驅(qū)動器控制信號(DRV_CON)以響應預充電控制信號(PCG)。字線驅(qū)動器108去能整個字線以響應驅(qū)動器控制信號(DRV_CON)。
其后，第二字線控制電路900將字線控制信號(ROWACT)輸出為高脈沖信號以響應第一內(nèi)部控制信號(NORM)及預充電控制信號(PCG)。讀取/寫入控制器105再次使能驅(qū)動器控制信號(DRV_CON)以響應字線控制信號(ROWACT)。字線驅(qū)動器108使能對應于由行譯碼器107解碼的結(jié)果的下一個字線(例如，WL2)以響應驅(qū)動器控制信號(DRV_CON)。
其后，控制電路602將最后一列檢測信號(DYI_last)輸出為邏輯低以響應第二檢測信號(REEN_PAGE)。選通控制信號發(fā)生器603再次使能選通控制信號(WTRD_CON)以響應最后一列檢測信號(DYI_last)。因此，第二脈沖串控制電路700周期性且重復地產(chǎn)生脈沖串操作控制信號(WTRD_STB)作為高脈沖信號以響應選通控制信號(WTRD_CON)。其后，偽SRAM 100重復執(zhí)行以上操作。
同時，除了寫入使能信號(WEB)變?yōu)檫壿嫺呒拜敵雒恳恍盘柕臅r間點不同之外，偽SRAM 100的讀取操作與偽SRAM 100的寫入操作相同，因此，為了避免冗余，省略關(guān)于偽SRAM 100的讀取操作的描述。
如以上所述，本發(fā)明的優(yōu)勢在于當將一存取命令及一外部地址信號輸入至偽SRAM僅一次時，偽SRAM可執(zhí)行連續(xù)的脈沖串模式操作。
盡管參考優(yōu)選實施例而作出上文描述，但應了解，本領(lǐng)域技術(shù)人員在不偏離本發(fā)明及附加權(quán)利要求的精神和范圍的情況下可對本發(fā)明作改變及修改。
權(quán)利要求
1.一種偽靜態(tài)隨機存取存儲器，包括存儲單元陣列，其包括多個動態(tài)隨機存取存儲單元；脈沖串模式控制器，其接收外部地址信號以響應外部時鐘信號及外部控制信號，基于所述外部地址信號而連續(xù)產(chǎn)生脈沖串行地址信號及脈沖串列地址信號，且產(chǎn)生脈沖串操作控制信號及字線控制信號以響應所述外部控制信號、預充電控制信號及等待時間控制信號；讀取及寫入控制器，其產(chǎn)生驅(qū)動器控制信號以響應所述字線控制信號及所述預充電控制信號；行譯碼器，其譯碼所述脈沖串行地址信號；字線驅(qū)動器，其使能對應于由所述行譯碼器譯碼的結(jié)果的所述存儲單元陣列的多個字線之一或去能所述存儲單元陣列的所述多個字線以響應所述驅(qū)動器控制信號；及列譯碼器，其接收所述脈沖串列地址信號以響應所述脈沖串操作控制信號且使能對應于所述脈沖串列地址信號的所述存儲單元陣列的位線。
2.如權(quán)利要求1所述的偽靜態(tài)隨機存取存儲器，其中所述外部控制信號包括地址有效信號、芯片選擇信號、寫入使能信號及輸出使能信號，其中當將所述外部地址信號輸入至所述脈沖串模式控制器時，去能所述地址有效信號，及當去能所述芯片選擇信號及所述地址有效信號時，所述脈沖串模式控制器接收所述外部地址信號，產(chǎn)生自所述外部地址信號逐漸上升的所述脈沖串行地址信號及所述脈沖串列地址信號，且連續(xù)產(chǎn)生所述脈沖串行地址信號及所述脈沖串列地址信號直至再次去能所述地址有效信號或使能所述芯片選擇信號。
3.如權(quán)利要求2所述的偽靜態(tài)隨機存取存儲器，其中所述脈沖串模式控制器進一步包括主控制器，所述主控制器產(chǎn)生第一內(nèi)部控制信號以響應所述外部控制信號、所述預充電控制信號及所述等待時間控制信號，產(chǎn)生所述預充電控制信號以響應所述外部控制信號及所述第一內(nèi)部控制信號，且產(chǎn)生模式寄存器設(shè)定信號以響應所述外部控制信號及所述外部地址信號。
4.如權(quán)利要求3所述的偽靜態(tài)隨機存取存儲器，其進一步包含模式寄存器，該模式寄存器產(chǎn)生對應于由所述模式寄存器設(shè)定信號設(shè)定的模式及所述外部地址信號的所述等待時間控制信號。
5.如權(quán)利要求3所述的偽靜態(tài)隨機存取存儲器，其中當去能所述芯片選擇信號及所述地址有效信號時，在一設(shè)定時間流逝之后，所述主控制器將所述預充電控制信號產(chǎn)生為高脈沖信號，且當所述第一內(nèi)部控制信號變?yōu)檫壿嫺邥r將所述預充電控制信號產(chǎn)生為高脈沖信號。
6.如權(quán)利要求5所述的偽靜態(tài)隨機存取存儲器，其中當使能所述字線控制信號時，所述讀取及寫入控制器使能所述驅(qū)動器控制信號，且當使能所述預充電控制信號時去能所述驅(qū)動器控制信號，且無論何時使能所述驅(qū)動器控制信號，所述字線驅(qū)動器使能對應于由所述行譯碼器譯碼的結(jié)果的所述存儲單元陣列的多個字線之一，且當去能所述驅(qū)動器控制信號時去能所述存儲單元陣列的所述多個字線。
7.如權(quán)利要求2所述的偽靜態(tài)隨機存取存儲器，其中所述脈沖串模式控制器包括緩沖器單元，其產(chǎn)生第一控制信號及第二控制信號、地址移位檢測信號、內(nèi)部時鐘信號、內(nèi)部寫入控制信號、內(nèi)部地址有效信號、所述脈沖串行地址信號及所述脈沖串列地址信號以響應所述外部時鐘信號、所述外部控制信號及所述外部地址信號；列地址檢測器，其接收所述內(nèi)部時鐘信號、所述內(nèi)部寫入控制信號、所述內(nèi)部地址有效信號、所述等待時間控制信號及所述脈沖串列地址信號，判定所述脈沖串列地址信號是否代表一最后一列地址，且根據(jù)該判定結(jié)果而產(chǎn)生第一檢測信號及第二檢測信號；脈沖串操作控制器，其產(chǎn)生所述脈沖串操作控制信號以響應所述第一控制信號及所述第二控制信號、所述內(nèi)部時鐘信號、所述內(nèi)部寫入控制信號、所述內(nèi)部地址有效信號、所述第一檢測信號、所述第二檢測信號及所述等待時間控制信號；及字線控制器，其產(chǎn)生第一內(nèi)部控制信號及所述字線控制信號以響應所述地址移位檢測信號、所述第一檢測信號、所述第二控制信號及所述預充電控制信號。
8.如權(quán)利要求7所述的偽靜態(tài)隨機存取存儲器，其中所述緩沖器單元包括內(nèi)部時鐘產(chǎn)生電路，其將所述外部時鐘信號延遲一第一預定時間且產(chǎn)生一延遲的信號，并將所述延遲的信號延遲一第二預定時間以輸出所述內(nèi)部時鐘信號；控制信號產(chǎn)生電路，其輸出所述第一控制信號及所述第二控制信號、所述內(nèi)部地址有效信號及所述內(nèi)部寫入控制信號以響應所述外部時鐘信號、所述延遲的信號、所述芯片選擇信號、所述地址有效信號及所述寫入使能信號；地址緩沖器，其輸出內(nèi)部行地址信號、內(nèi)部列地址信號及所述地址移位檢測信號以響應所述芯片選擇信號、所述地址有效信號、所述內(nèi)部時鐘信號及所述外部地址信號；及地址計數(shù)器，其輸出所述脈沖串行地址信號及所述脈沖串列地址信號以響應所述內(nèi)部時鐘信號、所述內(nèi)部行地址信號及所述內(nèi)部列地址信號。
9.如權(quán)利要求7所述的偽靜態(tài)隨機存取存儲器，其中所述列地址檢測器包括控制時鐘產(chǎn)生電路，其產(chǎn)生讀取時鐘信號及寫入時鐘信號中的一個及控制時鐘信號以響應所述內(nèi)部時鐘信號及所述內(nèi)部寫入控制信號；最后一列檢測電路，其輸出有效移位檢測信號及內(nèi)部檢測信號以響應所述內(nèi)部地址有效信號及所述脈沖串列地址信號；第一檢測信號發(fā)生器，其輸出所述第一檢測信號及輸出信號以響應所述讀取時鐘信號及所述寫入時鐘信號中的一個、所述控制時鐘信號、所述等待時間控制信號、所述內(nèi)部檢測信號及所述有效移位檢測信號；及第二檢測信號發(fā)生器，其輸出所述第二檢測信號以響應所述讀取時鐘信號及所述寫入時鐘信號中的一個、所述控制時鐘信號、所述等待時間控制信號、所述有效移位檢測信號及所述輸出信號。
10.權(quán)利要求9所述的偽靜態(tài)隨機存取存儲器，其中當所述內(nèi)部地址有效信號為邏輯低且所述脈沖串列地址信號皆為邏輯高時，所述最后一列檢測電路將所述內(nèi)部檢測信號輸出為邏輯高。
11.如權(quán)利要求10所述的偽靜態(tài)隨機存取存儲器，其中當所述內(nèi)部檢測信號為邏輯高時，所述第一檢測信號發(fā)生器將所述第一檢測信號輸出為高脈沖信號，且在一第一預定時間流逝之后將所述輸出信號輸出為一與所述讀取時鐘信號及所述寫入時鐘信號中的一個同步的邏輯高以響應所述等待時間控制信號。
12.如權(quán)利要求9所述的偽靜態(tài)隨機存取存儲器，其中當去能所述寫入使能信號時，所述緩沖器單元去能所述內(nèi)部寫入控制信號，且當使能所述寫入使能信號時使能所述內(nèi)部寫入控制信號，且當去能所述內(nèi)部寫入控制信號時，所述控制時鐘產(chǎn)生電路產(chǎn)生所述寫入時鐘信號，且當使能所述內(nèi)部寫入控制信號時產(chǎn)生所述讀取時鐘信號。
13.如權(quán)利要求9所述的偽靜態(tài)隨機存取存儲器，其中所述第一檢測信號發(fā)生器包括第一移位電路，其產(chǎn)生第一移位信號以響應所述內(nèi)部檢測信號、所述有效移位檢測信號及所述控制時鐘信號；第二至第J移位電路，其分別接收第一至第(J-1)(J為整數(shù))移位信號且分別輸出所述第二至第J移位信號以響應所述有效移位檢測信號及所述控制時鐘信號；第一至第J傳遞電路，其分別接收所述第一至第(J-1)移位信號，使能或去能所述傳遞電路以響應所述等待時間控制信號，且分別將當使能時所接收的所述第一至第(J-1)移位信號輸出至一輸出節(jié)點；第(J+1)移位電路，其輸出所述輸出信號以響應自所述輸出節(jié)點接收的所述第一至第J移位信號之一、所述有效移位檢測信號及所述控制時鐘信號；第(J+2)移位電路，其輸出第(J+1)移位信號以響應自所述輸出節(jié)點接收的所述第一至第J移位信號之一、所述有效移位檢測信號及所述控制時鐘信號；第(J+3)移位電路，其輸出第(J+2)移位信號以響應所述第(J+1)移位信號、所述有效移位檢測信號及所述控制時鐘信號；及檢測信號輸出單元，其將所述第(J+2)移位信號或自所述輸出節(jié)點接收的所述第一至第J移位信號之一作為所述第一檢測信號而輸出以響應所述讀取時鐘信號及所述寫入時鐘信號之一，其中當使能所述第一至第J傳遞電路的任一個時，所述其余電路被去能。
14.如權(quán)利要求13所述的偽靜態(tài)隨機存取存儲器，其中所述檢測信號輸出單元將所述第(J+2)移位信號作為所述第一檢測信號而輸出以響應所述讀取時鐘信號，且將自所述輸出節(jié)點接收的所述第一至第J移位信號之一作為所述第一檢測信號而輸出以響應所述寫入時鐘信號。
15.如權(quán)利要求11所述的偽靜態(tài)隨機存取存儲器，其中當所述輸出信號為邏輯高時，在一第二預定時間流逝之后，所述第二檢測信號發(fā)生器將所述第二檢測信號輸出為一與所述讀取時鐘信號及所述寫入時鐘信號之一同步的高脈沖信號以響應所述等待時間控制信號。
16.如權(quán)利要求9所述的偽靜態(tài)隨機存取存儲器，其中所述第二檢測信號發(fā)生器包括第一移位電路，其產(chǎn)生第一移位信號以響應所述輸出信號、所述有效移位檢測信號及所述控制時鐘信號；第二至第L移位電路，其分別接收第一至第(L-1)(L為一整數(shù))移位信號且分別輸出所述第二至第L移位信號以響應所述有效移位檢測信號及所述控制時鐘信號；第一至第(L-1)傳遞電路，其分別接收所述第二至第L移位信號，使能或去能所述傳遞電路以響應所述等待時間控制信號，且分別將當使能時所接收的所述第二至第L移位信號輸出至一輸出節(jié)點；第(L+1)移位電路，其輸出第(L+1)移位信號以響應自所述輸出節(jié)點接收的所述第二至第L移位信號之一、所述有效移位檢測信號及所述控制時鐘信號；第(L+2)移位電路，其輸出第(L+2)移位信號以響應所述第(L+1)移位信號、所述有效移位檢測信號及所述控制時鐘信號；及檢測信號輸出單元，其將自所述輸出節(jié)點接收的所述第二至第L移位信號之一或所述第(L+2)移位信號作為該第二檢測信號而輸出以響應所述讀取時鐘信號及所述寫入時鐘信號之一，其中當使能所述第一至第(L-1)傳遞電路之一時，所述其余電路被去能。
17.如權(quán)利要求16所述的偽靜態(tài)隨機存取存儲器，其中所述檢測信號輸出單元將自所述輸出節(jié)點接收的所述第二至第L移位信號之一作為所述第二檢測信號而輸出以響應所述讀取時鐘信號，且將所述第(L+2)移位信號作為所述第二檢測信號而輸出以響應所述寫入時鐘信號。
18.如權(quán)利要求7所述的偽靜態(tài)隨機存取存儲器，其中所述脈沖串操作控制器包括第一脈沖串控制電路，其產(chǎn)生選通控制信號以響應所述第二控制信號、所述內(nèi)部時鐘信號、所述內(nèi)部寫入控制信號、所述內(nèi)部地址有效信號、所述第一檢測信號、所述第二檢測信號及所述等待時間控制信號；及第二脈沖串控制電路，其產(chǎn)生所述脈沖串操作控制信號以響應所述第一控制信號及所述第二控制信號及所述選通控制信號。
19.如權(quán)利要求18所述的偽靜態(tài)隨機存取存儲器，其中當所述第二檢測信號為高電平時，所述第一脈沖串控制電路使能所述選通控制信號，或當所述內(nèi)部地址有效信號為高電平時在一設(shè)定時間流逝之后使能所述選通控制信號，且當所述第一檢測信號為高電平時去能所述選通控制信號，當使能所述選通控制信號時，所述第二脈沖串控制電路將一周期性重復的高脈沖信號產(chǎn)生為所述脈沖串操作控制信號以響應所述第一控制信號及所述第二控制信號，且無論何時所述第二脈沖串控制電路將所述脈沖串操作控制信號產(chǎn)生為一高脈沖信號，所述列譯碼器接收所述脈沖串列地址信號以響應所述脈沖串操作控制信號。
20.如權(quán)利要求18所述的偽靜態(tài)隨機存取存儲器，其中所述第一脈沖串控制電路包括鎖存信號發(fā)生器，其產(chǎn)生鎖存信號以響應所述內(nèi)部時鐘信號及所述內(nèi)部地址有效信號；控制電路，其輸出一最后一列檢測信號以響應所述內(nèi)部地址有效信號、所述第一檢測信號及所述第二檢測信號及所述第二控制信號；及選通控制信號發(fā)生器，其輸出所述選通控制信號以響應所述內(nèi)部寫入控制信號、所述鎖存信號、所述等待時間控制信號及所述最后一列檢測信號。
21.如權(quán)利要求20所述的偽靜態(tài)隨機存取存儲器，其中所述鎖存信號發(fā)生器包括第一移位電路，其輸出第一移位信號及第一鎖存信號以響應所述內(nèi)部地址有效信號的反相信號及所述內(nèi)部時鐘信號的反相信號；第二至第M移位電路，其分別接收第一至第(M-1)(M為整數(shù))移位信號，且分別輸出第二至第M移位信號及第二至第M鎖存信號以響應所述內(nèi)部時鐘信號的反相信號；及第(M+1)移位電路，其輸出第(M+1)鎖存信號以響應所述第M移位信號及所述內(nèi)部時鐘信號的反相信號。
22.如權(quán)利要求21所述的偽靜態(tài)隨機存取存儲器，其中所述選通控制信號發(fā)生器包括第一至第(M-2)等待信號發(fā)生器，其分別產(chǎn)生第一至第(M-2)等待信號以響應所述第一至第(M-1)鎖存信號；第一至第(M-2)傳遞電路，其分別接收所述第一至第(M-2)等待信號，使能或去能所述傳遞電路以響應所述等待控制信號，且將當使能時所接收的所述第一至第(M-2)等待信號輸出至所述輸出節(jié)點；第(M-1)等待信號發(fā)生器，其產(chǎn)生第(M-1)等待信號以響應所述第一至第M鎖存信號；第M等待信號發(fā)生器，其產(chǎn)生第M等待信號以響應所述第一至第(M+1)鎖存信號；第一至第(M-2)傳輸門，其分別接收所述第三至第M等待信號，使能或去能所述傳輸門以響應所述等待時間控制信號，且分別輸出當使能時所接收的所述第三至第M等待信號；及輸出邏輯電路，其輸出所述選通控制信號以響應自所述輸出節(jié)點接收的所述第一至第(M-2)等待信號之一、所述第三至第M等待信號之一、所述內(nèi)部寫入控制信號及所述最后一列檢測信號。
23.如權(quán)利要求7所述的偽靜態(tài)隨機存取存儲器，其中所述字線控制器包括第一字線控制電路，其產(chǎn)生所述第一內(nèi)部控制信號以響應所述地址移位檢測信號、所述第一檢測信號及所述第二內(nèi)部控制信號；及第二字線控制電路，其產(chǎn)生所述字線控制信號以響應所述第二控制信號及所述預充電控制信號。
24.如權(quán)利要求23所述的偽靜態(tài)隨機存取存儲器，其中當所述第一檢測信號為一高電平時，在一設(shè)定時間期間，所述第一字線控制電路將所述第一內(nèi)部控制信號輸出為邏輯高，且當所述第一內(nèi)部控制信號及所述預充電控制信號皆為高電平時，所述第二字線控制電路將所述字線控制信號輸出為高脈沖信號。
25.一種偽靜態(tài)隨機存取存儲器，包括存儲單元陣列，其包括多個動態(tài)隨機存取存儲單元；及脈沖串模式控制器，其產(chǎn)生脈沖串地址信號及內(nèi)部控制信號以響應外部時鐘信號、外部控制信號、外部地址信號、預充電控制信號及等待時間控制信號，使得在脈沖串模式下自所述多個動態(tài)隨機存取存儲單元的某些單元讀取數(shù)據(jù)或在脈沖串模式下將數(shù)據(jù)寫入所述多個動態(tài)隨機存取存儲單元的某些單元中。
26.如權(quán)利要求25所述的偽靜態(tài)隨機存取存儲器，其進一步包括外圍電路，所述外圍電路在脈沖串模式下自所述多個動態(tài)隨機存取存儲單元的某些單元讀取數(shù)據(jù)或在脈沖串模式下將數(shù)據(jù)寫入所述多個動態(tài)隨機存取存儲單元的某些單元中以響應所述脈沖串地址信號及所述內(nèi)部控制信號。
27.如權(quán)利要求26所述的偽靜態(tài)隨機存取存儲器，其中所述脈沖串地址信號包括脈沖串行地址信號及脈沖串列地址信號，且所述脈沖串模式控制器基于所述外部地址信號而連續(xù)產(chǎn)生所述脈沖串行地址信號及所述脈沖串列地址信號，且產(chǎn)生所述脈沖串操作控制信號及所述字線控制信號以響應所述外部控制信號、所述預充電控制信號及所述等待時間控制信號。
28.如權(quán)利要求27所述的偽靜態(tài)隨機存取存儲器，其中所述外圍電路包括讀取及寫入控制器，所述讀取及寫入控制器產(chǎn)生驅(qū)動器控制信號以響應所述字線控制信號及所述預充電控制信號；行譯碼器，其譯碼所述脈沖串行地址信號；字線驅(qū)動器，其使能對應于由所述行譯碼器譯碼的結(jié)果的所述存儲單元陣列的多個字線之一以響應所述驅(qū)動器控制信號，或去能所述存儲單元陣列的所述多個字線；及列譯碼器，其接收所述脈沖串列地址信號以響應所述脈沖串操作控制信號且使能對應于所述脈沖串列地址信號的存儲單元陣列的位線。
29.如權(quán)利要求27所述的偽靜態(tài)隨機存取存儲器，其中所述外部控制信號包括地址有效信號、芯片選擇信號、寫入使能信號及輸出使能信號，其中當將所述外部地址信號輸入至所述脈沖串模式控制器時去能所述地址有效信號，且當去能所述芯片選擇信號及所述地址有效信號時，所述脈沖串模式控制器接收所述外部地址信號，且產(chǎn)生自所述外部地址信號逐漸上升的所述脈沖串行地址信號及所述脈沖串列地址信號。
30.如權(quán)利要求29所述的偽靜態(tài)隨機存取存儲器，其中所述脈沖串模式控制器進一步包括主控制器，所述主控制器產(chǎn)生第一內(nèi)部控制信號以響應所述外部控制信號、所述預充電控制信號及所述等待時間控制信號，產(chǎn)生所述預充電控制信號以響應所述外部控制信號及所述第一內(nèi)部控制信號，且產(chǎn)生模式寄存器設(shè)定信號以響應所述外部控制信號及所述外部地址信號。
31.如權(quán)利要求30所述的偽靜態(tài)隨機存取存儲器，其進一步包含模式寄存器，所述模式寄存器產(chǎn)生對應于由所述模式寄存器設(shè)定信號設(shè)定的模式及所述外部地址信號的所述等待時間控制信號。
32.如權(quán)利要求30所述的偽靜態(tài)隨機存取存儲器，其中當去能所述芯片選擇信號及所述地址有效信號時且在一設(shè)定時間流逝之后，所述主控制器將所述預充電控制信號產(chǎn)生為高脈沖信號，當所述第一內(nèi)部控制信號變?yōu)檫壿嫺邥r將所述預充電控制信號產(chǎn)生為高脈沖信號。
33.如權(quán)利要求32所述的偽靜態(tài)隨機存取存儲器，其中當使能所述字線控制信號時所述讀取及寫入控制器使能所述驅(qū)動器控制信號，且當使能所述預充電控制信號時去能所述驅(qū)動器控制信號，且無論何時使能所述驅(qū)動器控制信號，所述字線驅(qū)動器使能對應于由所述行譯碼器譯碼的結(jié)果的所述存儲單元陣列的多個字線之一，且當去能所述驅(qū)動器控制信號時去能所述存儲單元陣列的所述多個字線。
34.如權(quán)利要求29所述的偽靜態(tài)隨機存取存儲器，其中所述脈沖串模式控制器包括緩沖器單元，其產(chǎn)生第一控制信號及第二控制信號、地址移位檢測信號、內(nèi)部時鐘信號、內(nèi)部寫入控制信號、內(nèi)部地址有效信號、所述脈沖串行地址信號及所述脈沖串列地址信號，以響應所述外部時鐘信號、所述外部控制信號及所述外部地址信號；列地址檢測器，其接收所述內(nèi)部時鐘信號、所述內(nèi)部寫入控制信號、所述內(nèi)部地址有效信號、所述等待時間控制信號及所述脈沖串列地址信號，判定所述脈沖串列地址信號是否代表最后一列地址，且根據(jù)所述判定結(jié)果而產(chǎn)生第一檢測信號及第二檢測信號；脈沖串操作控制器，其產(chǎn)生所述脈沖串操作控制信號以響應所述第一控制信號及所述第二控制信號、所述內(nèi)部時鐘信號、所述內(nèi)部寫入控制信號、所述內(nèi)部地址有效信號、所述第一檢測信號、所述第二檢測信號及所述等待時間控制信號；及字線控制器，其產(chǎn)生第一內(nèi)部控制信號及所述字線控制信號以響應所述地址移位檢測信號、所述第一檢測信號、所述第二控制信號及所述預充電控制信號。
35.如權(quán)利要求34所述的偽靜態(tài)隨機存取存儲器，其中所述緩沖器單元包括內(nèi)部時鐘產(chǎn)生電路，其將所述外部時鐘信號延遲一第一預定時間且產(chǎn)生延遲的信號，且將所述延遲的信號延遲一第二預定時間以輸出所述內(nèi)部時鐘信號；控制信號產(chǎn)生電路，其輸出所述第一控制信號及所述第二控制信號、所述內(nèi)部地址有效信號及所述內(nèi)部寫入控制信號以響應所述外部時鐘信號、所述延遲的信號、所述芯片選擇信號、所述地址有效信號及所述寫入使能信號；地址緩沖器，其輸出內(nèi)部行地址信號、內(nèi)部列地址信號及所述地址移位檢測信號以響應所述芯片選擇信號、所述地址有效信號、所述內(nèi)部時鐘信號及所述外部地址信號；及地址計數(shù)器，其輸出所述脈沖串行地址信號及所述脈沖串列地址信號以響應所述內(nèi)部時鐘信號、所述內(nèi)部行地址信號及所述內(nèi)部列地址信號。
36.如權(quán)利要求34所述的偽靜態(tài)隨機存取存儲器，其中所述列地址檢測器包括控制時鐘產(chǎn)生電路，其產(chǎn)生讀取時鐘信號及寫入時鐘信號之一及控制時鐘信號以響應所述內(nèi)部時鐘信號及所述內(nèi)部寫入控制信號；最后一列檢測電路，其輸出有效移位檢測信號及內(nèi)部檢測信號以響應所述內(nèi)部地址有效信號及所述脈沖串列地址信號；第一檢測信號發(fā)生器，其輸出所述第一檢測信號及輸出信號以響應所述讀取時鐘信號及所述寫入時鐘信號之一、所述控制時鐘信號、所述等待時間控制信號，所述內(nèi)部檢測信號及所述有效移位檢測信號；及第二檢測信號發(fā)生器，其輸出所述第二檢測信號以響應所述讀取時鐘信號及所述寫入時鐘信號之一、所述控制時鐘信號、所述等待時間控制信號、該有效移位檢測信號及所述輸出信號。
37.一種偽靜態(tài)隨機存取存儲器，包括存儲單元陣列，其包括多個動態(tài)隨機存取存儲單元；脈沖串模式控制器，其產(chǎn)生脈沖串行地址信號、脈沖串列地址信號，脈沖串操作控制信號及字線控制信號，使得在脈沖串模式下自所述多個動態(tài)隨機存取存儲單元的某些單元讀取數(shù)據(jù)或在脈沖串模式下將數(shù)據(jù)寫入所述多個動態(tài)隨機存取存儲單元的某些單元中；讀取及寫入控制器，其產(chǎn)生驅(qū)動器控制信號以響應所述字線控制信號及所述預充電控制信號；行譯碼器，其譯碼所述脈沖串行地址信號；字線驅(qū)動器，其使能對應于由所述行譯碼器譯碼的結(jié)果的所述存儲單元陣列的多個字線之一或去能所述存儲單元陣列的所述多個字線，以響應所述驅(qū)動器控制信號；及列譯碼器，其接收所述脈沖串列地址信號以響應所述脈沖串操作控制信號且使能對應于所述脈沖串列地址信號的所述存儲單元陣列的位線，其中所述脈沖串模式控制器包括緩沖器單元，其產(chǎn)生第一控制信號及第二控制信號、地址移位檢測信號、內(nèi)部時鐘信號、內(nèi)部寫入控制信號、內(nèi)部地址有效信號、所述脈沖串行地址信號及所述脈沖串列地址信號，以響應外部時鐘信號、外部控制信號及外部地址信號；列地址檢測器，其接收所述內(nèi)部時鐘信號、所述內(nèi)部寫入控制信號、所述內(nèi)部地址有效信號、等待時間控制信號及所述脈沖串列地址信號，判定所述脈沖串列地址信號是否代表一最后一列地址，且根據(jù)所述判定產(chǎn)生第一檢測信號及第二檢測信號；脈沖串操作控制器，其產(chǎn)生所述脈沖串操作控制信號以響應所述第一控制信號及所述第二控制信號、所述內(nèi)部時鐘信號、所述內(nèi)部寫入控制信號、所述內(nèi)部地址有效信號、所述第一檢測信號、所述第二檢測信號及所述等待時間控制信號；及字線控制器，其產(chǎn)生第一內(nèi)部控制信號及所述字線控制信號以響應所述地址移位檢測信號、所述第一檢測信號、所述第二控制信號及所述預充電控制信號。
38.如權(quán)利要求37所述的偽靜態(tài)隨機存取存儲器，其中所述外部控制信號包括地址有效信號、芯片選擇信號、寫入使能信號及輸出使能信號，其中當將所述外部地址信號輸入至所述脈沖串模式控制器時去能所述地址有效信號，且當去能所述芯片選擇信號及所述地址有效信號時，所述脈沖串模式控制器接收所述外部地址信號，產(chǎn)生自所述外部地址信號逐漸上升的所述脈沖串行地址信號及所述脈沖串列地址信號，且連續(xù)產(chǎn)生所述脈沖串行地址信號及所述脈沖串列地址信號直至再次去能所述地址有效信號或使能所述芯片選擇信號。
39.如權(quán)利要求38所述的偽靜態(tài)隨機存取存儲器，其中所述脈沖串模式控制器進一步包括主控制器，所述主控制器產(chǎn)生所述預充電控制信號以響應所述外部控制信號及所述第一內(nèi)部控制信號，且產(chǎn)生模式寄存器設(shè)定信號以響應所述外部控制信號及所述外部地址信號。
40.如權(quán)利要求39所述的偽靜態(tài)隨機存取存儲器，其進一步包含模式寄存器，所述模式寄存器產(chǎn)生對應于由所述模式寄存器設(shè)定信號所設(shè)定的模式及所述外部地址信號的所述等待時間控制信號。
41.如權(quán)利要求39所述的偽靜態(tài)隨機存取存儲器，其中當去能所述芯片選擇信號及所述地址有效信號時，在一設(shè)定時間流逝之后，所述主控制器將所述預充電控制信號產(chǎn)生為高脈沖信號，且當所述第一內(nèi)部控制信號變?yōu)檫壿嫺邥r將所述預充電控制信號產(chǎn)生為高脈沖信號。
42.如權(quán)利要求41所述的偽靜態(tài)隨機存取存儲器，其中當使能所述字線控制信號時，所述讀取及寫入控制器使能所述驅(qū)動器控制信號，且當使能所述預充電控制信號時去能所述驅(qū)動器控制信號，且無論何時使能所述驅(qū)動器控制信號，所述字線驅(qū)動器使能對應于由所述行譯碼器譯碼的結(jié)果的所述存儲單元陣列的所述多個字線之一，且當去能所述驅(qū)動器控制信號時去能所述存儲單元陣列的所述多個字線。
43.如權(quán)利要求38所述的偽靜態(tài)隨機存取存儲器，其中所述緩沖器單元包括內(nèi)部時鐘產(chǎn)生電路，其將所述外部時鐘信號延遲一第一預定時間且產(chǎn)生延遲的信號，且將所述延遲的信號延遲一第二預定時間以輸出所述內(nèi)部時鐘信號；控制信號產(chǎn)生電路，其輸出所述第一控制信號及所述第二控制信號、所述內(nèi)部地址有效信號及所述內(nèi)部寫入控制信號以響應所述外部時鐘信號、所述延遲的信號、所述芯片選擇信號、所述地址有效信號及所述寫入使能信號；地址緩沖器，其輸出內(nèi)部列地址信號、內(nèi)部行地址信號及所述地址移位檢測信號以響應所述芯片選擇信號、所述地址有效信號、所述內(nèi)部時鐘信號及所述外部地址信號；及地址計數(shù)器，其輸出所述脈沖串行地址信號及所述脈沖串列地址信號以響應所述內(nèi)部時鐘信號、所述內(nèi)部行地址信號及所述內(nèi)部列地址信號。
44.如權(quán)利要求37所述的偽靜態(tài)隨機存取存儲器，其中所述列地址檢測器包括控制時鐘產(chǎn)生電路，其產(chǎn)生讀取時鐘信號及寫入時鐘信號之一及控制時鐘信號以響應所述內(nèi)部時鐘信號及所述內(nèi)部寫入控制信號；最后一列檢測電路，其輸出有效移位檢測信號及內(nèi)部檢測信號以響應所述內(nèi)部地址有效信號及所述脈沖串列地址信號；第一檢測信號發(fā)生器，其輸出所述第一檢測信號及輸出信號以響應所述讀取時鐘信號及所述寫入時鐘信號之一、所述控制時鐘信號、所述等待時間控制信號、所述內(nèi)部檢測信號及所述有效移位檢測信號；及第二檢測信號發(fā)生器，其輸出所述第二檢測信號以響應所述讀取時鐘信號及所述寫入時鐘信號之一、所述控制時鐘信號、所述等待時間控制信號、該有效移位檢測信號及所述輸出信號。
45.一種控制偽靜態(tài)隨機存取存儲器的脈沖串模式操作的方法，所述方法包含以下步驟接收外部地址信號以響應外部時鐘信號及外部控制信號且連續(xù)產(chǎn)生自所述外部地址信號逐漸上升的脈沖串行地址信號及脈沖串列地址信號；產(chǎn)生脈沖串操作控制信號及字線控制信號以響應所述外部控制信號、預充電控制信號及等待時間控制信號；產(chǎn)生驅(qū)動器控制信號以響應所述字線控制信號及所述預充電控制信號；譯碼所述脈沖串行地址信號；使能對應于譯碼結(jié)果的存儲單元陣列的多個字線之一以響應所述驅(qū)動器控制信號；及接收所述脈沖串列地址信號以響應所述脈沖串操作控制信號且使能對應于所述脈沖串列地址信號的存儲單元陣列的位線。
46.如權(quán)利要求45所述的方法，其中所述外部控制信號包括地址有效信號、芯片選擇信號、寫入使能信號及輸出使能信號，且其中當接收所述外部地址信號時將所述地址有效信號去能一設(shè)定時間，且當使能所述偽靜態(tài)隨機存取存儲器時去能所述芯片選擇信號。
47.如權(quán)利要求46所述的方法，其進一步包含當去能所述芯片選擇信號及所述地址有效信號時，在一設(shè)定時間流逝之后，將所述預充電控制信號產(chǎn)生為脈沖信號形式，或當所述第一內(nèi)部控制信號變?yōu)檫壿嫺邥r產(chǎn)生所述脈沖信號形式的所述預充電控制信號；輸出模式寄存器設(shè)定信號以響應所述外部控制信號及所述外部地址信號；及產(chǎn)生對應于由所述模式寄存器設(shè)定信號設(shè)定的模式及所述外部地址信號的所述等待時間控制信號。
48.如權(quán)利要求47所述的方法，其中在產(chǎn)生所述脈沖串操作控制信號及所述字線控制信號的步驟中，所述字線控制信號為脈沖信號，所述脈沖信號周期性地產(chǎn)生以響應所述外部控制信號、所述預充電控制信號及所述等待時間控制信號直至再次去能所述地址有效信號或使能所述芯片選擇信號，產(chǎn)生所述驅(qū)動器控制信號的步驟包括無論何時周期性地產(chǎn)生所述字線控制信號，使能所述驅(qū)動器控制信號；及無論何時產(chǎn)生所述預充電控制信號，去能所述驅(qū)動器控制信號，其中，其中產(chǎn)生所述字線控制信號的時間點與其中產(chǎn)生所述預充電控制信號的時間點彼此不同。
49.如權(quán)利要求48所述的方法，其進一步包含當去能所述驅(qū)動器控制信號時去能所述存儲單元陣列的多個字線，且在使能對應于所述譯碼結(jié)果的所述存儲單元陣列的所述字線之一的步驟中，無論何時使能所述驅(qū)動器控制信號，根據(jù)所述譯碼結(jié)果而逐個使能所述字線。
50.如權(quán)利要求47所述的方法，其中產(chǎn)生所述脈沖串操作控制信號及所述字線控制信號的步驟包括產(chǎn)生所述第一控制信號及所述第二控制信號、所述地址移位檢測信號、所述內(nèi)部時鐘信號、所述內(nèi)部寫入控制信號及所述內(nèi)部地址有效信號，以響應所述外部時鐘信號、所述外部控制信號及所述外部地址信號；基于所述內(nèi)部時鐘信號、所述內(nèi)部寫入控制信號、所述內(nèi)部地址有效信號、所述等待時間控制信號及所述脈沖串列地址信號而判定所述脈沖串列地址信號是否代表一最后一列地址，且根據(jù)所述判定而產(chǎn)生第一檢測信號及第二檢測信號；產(chǎn)生所述脈沖串操作控制信號以響應所述第一控制信號及所述第二控制信號、所述內(nèi)部時鐘信號、所述內(nèi)部寫入控制信號、所述內(nèi)部地址有效信號、所述第一檢測信號、所述第二檢測信號及所述等待時間控制信號；及產(chǎn)生所述第一內(nèi)部控制信號及所述字線控制信號以響應所述地址移位檢測信號、所述第一檢測信號、所述第二控制信號及所述預充電控制信號。
51.如權(quán)利要求50所述的方法，其中產(chǎn)生所述第一控制信號及所述第二控制信號、所述地址移位檢測信號、所述內(nèi)部時鐘信號、所述內(nèi)部寫入控制信號及所述內(nèi)部地址有效信號的步驟包括將所述外部時鐘信號延遲一第一預定時間且產(chǎn)生延遲的信號；將所述延遲的信號延遲一第二預定時間且產(chǎn)生所述內(nèi)部時鐘信號；輸出所述第一控制信號及所述第二控制信號、所述內(nèi)部地址有效信號及所述內(nèi)部寫入控制信號以響應所述外部時鐘信號、所述延遲的信號、所述芯片選擇信號、所述地址有效信號及所述寫入使能信號；及輸出內(nèi)部行地址信號、內(nèi)部列地址信號及所述地址移位檢測信號以響應所述芯片選擇信號、所述地址有效信號、所述內(nèi)部時鐘信號及所述外部地址信號。
52.如權(quán)利要求51所述的方法，其中在連續(xù)產(chǎn)生所述脈沖串行地址信號及所述脈沖串行地址信號的步驟中，基于所述內(nèi)部時鐘信號及所述內(nèi)部行地址信號而產(chǎn)生所述脈沖串行地址信號，且基于所述內(nèi)部時鐘信號及所述內(nèi)部列地址信號而產(chǎn)生所述脈沖串列地址信號。
53.如權(quán)利要求50所述的方法，其中產(chǎn)生所述第一檢測信號及所述第二檢測信號的步驟包括產(chǎn)生讀取時鐘信號及寫入時鐘信號中的任一個及控制時鐘信號以響應所述內(nèi)部時鐘信號及所述內(nèi)部寫入控制信號；輸出有效移位檢測信號及內(nèi)部檢測信號以響應所述內(nèi)部地址有效信號及所述脈沖串列地址信號；輸出所述第一檢測信號及輸出信號以響應所述讀取時鐘信號及所述寫入時鐘信號中的任一個、所述控制時鐘信號、所述等待時間控制信號、所述內(nèi)部檢測信號及所述有效移位檢測信號；及輸出所述第二檢測信號以響應所述讀取時鐘信號及所述寫入時鐘信號中的任一個、所述控制時鐘信號、所述等待時間控制信號、所述有效移位檢測信號及所述輸出信號。
54.如權(quán)利要求53所述的方法，其中在輸出所述有效移位檢測信號及所述內(nèi)部檢測信號的步驟中，當所述內(nèi)部地址有效信號為邏輯低時且當所述脈沖串列地址信號皆為邏輯高時，所述內(nèi)部檢測信號變?yōu)檫壿嫺?，且在輸出所述第一檢測信號及所述輸出信號的步驟中，當所述內(nèi)部檢測信號為邏輯高時，將所述第一檢測信號輸出為高脈沖信號且在一第一預定時間流逝之后將所述輸出信號輸出為與所述讀取時鐘信號及所述寫入時鐘信號中的任一個同步的邏輯高以響應所述等待時間控制信號。
55.如權(quán)利要求54所述的方法，其中當去能所述寫入使能信號時，去能所述內(nèi)部寫入控制信號，且當使能所述寫入使能信號時，使能所述內(nèi)部寫入控制信號，且產(chǎn)生所述讀取時鐘信號及所述寫入時鐘信號中的任一個及所述控制時鐘信號的步驟包括將所述內(nèi)部時鐘信號延遲一預定時間且將所述延遲的信號作為所述控制時鐘信號而輸出；當所述內(nèi)部寫入控制信號變?yōu)楸蝗ツ軙r，產(chǎn)生與所述控制時鐘信號同步的所述寫入時鐘信號；及當所述內(nèi)部寫入控制信號變?yōu)楸皇鼓軙r，產(chǎn)生與所述控制時鐘信號同步的所述讀取時鐘信號。
56.如權(quán)利要求53所述的方法，其中輸出所述第一檢測信號及所述輸出信號的步驟包括以下步驟產(chǎn)生第一移位信號以響應所述內(nèi)部檢測信號、所述有效移位檢測信號及所述控制時鐘信號；分別接收第一至第(J-1)(J為整數(shù))移位信號且分別輸出所述第二至第J移位信號以響應所述有效移位檢測信號及所述控制時鐘信號；將所述第一至第J移位信號之一輸出至一輸出節(jié)點以響應所述等待時間控制信號；輸出所述輸出信號以響應自所述輸出節(jié)點接收的所述第一至第J移位信號之一、所述有效移位檢測信號及所述控制時鐘信號；輸出第(J+1)移位信號以響應自所述輸出節(jié)點接收的所述第一至第J移位信號之一、所述有效移位檢測信號及所述控制時鐘信號；輸出第(J+2)移位信號以響應所述第(J+1)移位信號、所述有效移位檢測信號及所述控制時鐘信號；及將該第(J+2)移位信號作為所述第一檢測信號而輸出以響應所述讀取時鐘信號，或?qū)⒆运鲚敵龉?jié)點接收的所述第一至第J移位信號之一作為所述第一檢測信號而輸出以響應所述寫入時鐘信號。
57.如權(quán)利要求53所述的方法，其中輸出所述第二檢測信號的步驟包括以下步驟產(chǎn)生第一移位信號以響應所述輸出信號、所述有效移位檢測信號及所述控制時鐘信號；分別接收所述第一至第(L-1)(L為整數(shù))移位信號，且分別輸出所述第二至第L移位信號以響應所述有效移位檢測信號及所述控制時鐘信號；將所述第二至第L移位信號之一輸出至一輸出節(jié)點以響應所述等待時間控制信號；輸出第(L+1)移位信號以響應自所述輸出節(jié)點接收的所述第二至第L移位信號之一、所述有效移位檢測信號及所述控制時鐘信號；輸出第(L+2)移位信號以響應所述第(L+1)移位信號、所述有效移位檢測信號及所述控制時鐘信號；及將自所述輸出節(jié)點接收的所述第二至第L移位信號之一作為所述第二檢測信號而輸出以響應所述讀取時鐘信號，或?qū)⑺龅?L+2)移位信號作為所述第二檢測信號而輸出以響應所述寫入時鐘信號。
58.如權(quán)利要求50所述的方法，其中產(chǎn)生所述脈沖串操作控制信號的步驟包括以下步驟產(chǎn)生選通控制信號以響應所述第二控制信號、所述內(nèi)部時鐘信號、所述內(nèi)部寫入控制信號、所述內(nèi)部地址有效信號、所述第一檢測信號、所述第二檢測信號及所述等待時間控制信號；及產(chǎn)生所述脈沖串操作控制信號以響應所述第一控制信號及所述第二控制信號及是選通控制信號。
59.如權(quán)利要求58所述的方法，其中在產(chǎn)生所述選通控制信號的步驟中，當所述第二檢測信號為高電平時使能所述選通控制信號，或當所述內(nèi)部地址有效信號為高電平時，在一設(shè)定時間流逝之后，使能所述選通控制信號，且當所述第一檢測信號為高電平時去能所述選通控制信號，在產(chǎn)生所述脈沖串操作控制信號的步驟中，當使能所述選通控制信號時，將一周期性重復的高脈沖信號產(chǎn)生為所述脈沖串操作控制信號以響應所述第一控制信號及所述第二控制信號，且在使能所述存儲單元陣列的所述位線的步驟中，無論何時將所述脈沖串操作控制信號產(chǎn)生為高脈沖信號，使能對應于所述脈沖串列地址信號的所述存儲單元陣列的所述位線。
60.如權(quán)利要求58所述的方法，其中產(chǎn)生所述選通控制信號的所述步驟包括產(chǎn)生鎖存信號以響應所述內(nèi)部時鐘信號及所述內(nèi)部地址有效信號；輸出一最后一列地址檢測信號以響應所述內(nèi)部地址有效信號、所述第一檢測信號及所述第二檢測信號及所述第二控制信號；及輸出所述選通控制信號以響應所述內(nèi)部寫入控制信號、所述鎖存信號、所述等待時間控制信號及所述最后一列檢測信號。
61.如權(quán)利要求60所述的方法，其中產(chǎn)生所述鎖存信號的所述步驟包括以下步驟輸出第一移位信號及第一鎖存信號以響應所述內(nèi)部地址有效信號的反相信號及所述內(nèi)部時鐘信號的反相信號；分別接收第一至第(M-1)(M為整數(shù))移位信號，且分別輸出第二至第M移位信號及第二及第M鎖存信號以響應所述內(nèi)部時鐘信號的所述反相信號；及輸出第(M+1)鎖存信號以響應所述第M移位信號及所述內(nèi)部時鐘信號的所述反相信號。
62.如權(quán)利要求61所述的方法，其中產(chǎn)生所述選通控制信號的所述步驟包括分別產(chǎn)生第一至第(M-2)等待信號以響應所述第一至第(M-1)鎖存信號；將所述第一至第(M-2)等待信號之一輸出至一輸出節(jié)點以響應所述等待時間控制信號；產(chǎn)生第(M-1)等待信號以響應所述第一至第M鎖存信號；產(chǎn)生第M等待信號以響應所述第一至第(M+1)鎖存信號；輸出所述第三至第M等待信號之一以響應所述等待時間控制信號；及輸出所述選通控制信號以響應自所述輸出節(jié)點接收的所述第一至第(M-2)等待信號之一、所述第三至第M等待信號之一、所述內(nèi)部寫入控制信號及所述最后一列檢測信號。
全文摘要
本發(fā)明涉及一種可操作于連續(xù)脈沖串模式中的偽SRAM(靜態(tài)隨機存取存儲器)及控制其脈沖串模式操作的方法。依據(jù)根據(jù)本發(fā)明的可操作于連續(xù)脈沖串模式中的一種偽SRAM及控制其脈沖串模式操作的方法，基于接收一次的存取命令及外部地址信號而連續(xù)產(chǎn)生逐漸上升的脈沖串行地址信號及脈沖串列地址信號。因此，可在連續(xù)的脈沖串模式下執(zhí)行數(shù)據(jù)的讀取或?qū)懭氩僮鳌?br> 文檔編號G11C7/10GK1873826SQ200610055099
公開日2006年12月6日 申請日期2006年3月2日 優(yōu)先權(quán)日2005年5月30日
發(fā)明者鄭德柱 申請人:海力士半導體有限公司