專利名稱：使用動態(tài)隨機(jī)存取存儲器和閃存的系統(tǒng)和方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及計(jì)算機(jī)存儲器系統(tǒng)，更具體地說，涉及具有動態(tài)隨機(jī)存取存儲器(DRAM)的存儲器系統(tǒng)和控制這樣一種存儲器系統(tǒng)的方法。
背景技術(shù)：
以往有一些組合半導(dǎo)體存儲器，其中在堆疊芯片(堆疊(stack))上的閃存(flash memory)(容量32兆位)和靜態(tài)隨機(jī)存取存儲器(SRAM(容量4兆位))被集成密封在FBGA(細(xì)間距球柵陣列)封裝中。閃存和SRAM用FBGA封裝的輸入/輸出電極作為共同的地址輸入端子和數(shù)據(jù)輸入/輸出端子。然而，它們中的一個(gè)的控制端子與另一個(gè)的控制端子是彼此獨(dú)立的。
也有其中閃存芯片和DRAM芯片被集成密封在導(dǎo)線架型封裝中的組合半導(dǎo)體存儲器。在該種類型的組合半導(dǎo)體存儲器中，閃存和DRAM用封裝的輸入/輸出電極作為共同的地址輸入端子、數(shù)據(jù)輸入/輸出端子和控制端子以輸入/輸出。
也有包括閃存的系統(tǒng)，其中閃存被用做主存儲器、高速緩沖存儲器、控制器和CPU。也有包括閃存、DRAM和數(shù)據(jù)傳輸控制電路(數(shù)據(jù)傳輸控制器)的半導(dǎo)體存儲器。也有其中閃存和SRAM被封裝在一個(gè)和相同的半導(dǎo)體芯片上的存儲器。也有其中閃存和SRAM被封裝的閃速I/O卡。也有包括閃存、高速緩沖存儲器、控制器和CPU的系統(tǒng)。在下面的參考文獻(xiàn)中詳細(xì)地提供了上述的一些系統(tǒng)。“Data Sheet of Combination Memory(Stacked Csp)，F(xiàn)lashMemory+RAM”，LRS1380型(聯(lián)機(jī))，2001年12月10日，夏普公司，[2002年8月21日檢索]，網(wǎng)址為http//www.sharp.co.jp/products/device/flash/cmlist.html。JP-A第299616/1993號公報(bào)、第0566306號未決歐洲專利的說明書、JP-A第146820/1995號公報(bào)、JP-A第5723/2001號公報(bào)、JP-A第357684/2001號公報(bào)、JP-A第137736/1996號公報(bào)、JP-A第510612/2001號公報(bào)。
由于蜂窩電話功能的增加(例如發(fā)送音樂、游戲等)，所以用于蜂窩電話中的應(yīng)用程序的大小、數(shù)據(jù)和工作區(qū)也已增加。預(yù)計(jì)將需要更高容量的閃存和SRAM。此外，人們已大大地提高了近來蜂窩電話的性能，并且增加了對大容量存儲器的需求。
目前用于蜂窩式電話中的閃存為使用被稱做“或非”(NOR)配置的存儲器陣列方法的“或非”型閃存。該“或非”配置為存儲器單元陣列的寄生電阻降低的陣列配置。在該“或非”配置中，通過以一個(gè)觸點(diǎn)給兩個(gè)并聯(lián)連接的存儲器單元的比率提供金屬位線觸點(diǎn)，電阻被降低。因此，其讀取時(shí)間約為80納秒(ns)，這基本上與SRAM中的讀取時(shí)間相同。然而，由于一個(gè)觸點(diǎn)必須被提供給兩個(gè)單元，所以芯片區(qū)接觸部分的比例較高并且增加了每一存儲器單元一位的區(qū)域。在不能獲得需要的高容量時(shí)這就出現(xiàn)了問題。
典型的大容量閃存也包括使用存儲器陣列的“與”配置的“與”(AND)型閃存和使用“與非”配置的“與非”(NAND)型閃存。在該閃存中，一位線觸點(diǎn)被提供給16-128單元并且可獲得高密度存儲器陣列。因此，每一存儲器單元的一位區(qū)域可被設(shè)置為小于“或非”型閃存中的一位區(qū)域，并且可實(shí)現(xiàn)對高容量的需要。另一方面，在第一數(shù)據(jù)被輸出前的讀取時(shí)間大約長為25us-50us。不幸的是，該讀取時(shí)間削弱了與SRAM的兼容性。
發(fā)明內(nèi)容
本發(fā)明的目的是提供一種包括ROM和RAM的存儲器系統(tǒng)，其中該存儲器系統(tǒng)的存儲容量高并且能夠以高速度讀取和寫入數(shù)據(jù)。
用于本發(fā)明的典型裝置如下閃存、傳輸數(shù)據(jù)緩沖器(TDBUF)、2個(gè)DRAM(其包括多個(gè)存儲體，并且根據(jù)與時(shí)鐘同步的命令實(shí)現(xiàn)讀取和寫入)被封裝于一個(gè)密封體上，并且該密封體具有與半導(dǎo)體芯片相互連接的電極和在密封體和用于密封體外部之間連接的電極。
在一個(gè)實(shí)施例中，存儲器控制器與DRAM相連并與閃存相連，以縮短響應(yīng)來自半導(dǎo)體裝置外部的請求從閃存中讀出數(shù)據(jù)的讀出時(shí)間，并且從閃存到DRAM的數(shù)據(jù)傳輸和從DRAM到閃存的數(shù)據(jù)傳輸由該存儲器控制器實(shí)現(xiàn)。在電源接通后或當(dāng)發(fā)出傳輸命令時(shí)，可進(jìn)行這樣的控制以使閃存中的至少一部分?jǐn)?shù)據(jù)通過存儲器控制器被傳輸?shù)紻RAM上。
即使當(dāng)數(shù)據(jù)傳輸在半導(dǎo)體裝置內(nèi)的閃存和DRAM之間正在進(jìn)行時(shí)，也可進(jìn)行這樣的控制以使從半導(dǎo)體裝置外部對DRAM的讀存取和寫存取被接受，從而以更高的速度讀取和寫入數(shù)據(jù)。在該背景下，也可確保在半導(dǎo)體裝置之內(nèi)的閃存和DRAM之間的數(shù)據(jù)傳輸被實(shí)現(xiàn)。
此外，在電源接通后在從閃存到DRAM的數(shù)據(jù)傳輸期間，存儲器控制器進(jìn)行DRAM的刷新控制。也可進(jìn)行這樣的控制以使在從閃存到DRAM的數(shù)據(jù)傳輸期間DRAM的自動刷新被執(zhí)行，當(dāng)數(shù)據(jù)傳輸完成時(shí)DRAM進(jìn)入自刷新狀態(tài)，之后，根據(jù)半導(dǎo)體裝置外部的自刷新取消命令，自刷新狀態(tài)被取消。
本發(fā)明包括其它系統(tǒng)、方法和裝置的實(shí)施例，其如上所述被配置并具有其它的特征和選擇。
依據(jù)下列詳細(xì)說明并結(jié)合附圖，本發(fā)明將變得易于理解。為了更容易理解該說明，用標(biāo)號來表示結(jié)構(gòu)部件。
圖1是適用于本發(fā)明的存儲器模塊的原理圖；圖2是說明圖1中的CHIP2的示例的方框圖；圖3是說明適用于本發(fā)明的存儲器模塊的地址映射的示例的說明圖；圖4是說明當(dāng)電源接通時(shí)執(zhí)行適用于本發(fā)明的存儲器模塊的操作的示例的圖；圖5是說明當(dāng)電源接通時(shí)在適用于本發(fā)明的存儲器模塊中初始化DRAM的示例的圖；圖6是說明當(dāng)電源接通時(shí)在適用于本發(fā)明的存儲器模塊中執(zhí)行DRAM初始化的示例的圖；圖7是說明當(dāng)電源接通時(shí)在適用于本發(fā)明的存儲器模塊中執(zhí)行從FLASH到DRAM的數(shù)據(jù)傳輸?shù)牟僮髁鞒痰氖緢D；圖8是說明在本發(fā)明的存儲器模塊中的DRAM的刷新操作的示圖；圖9是說明在本發(fā)明的存儲器模塊中從FLASH到DRAM的數(shù)據(jù)傳輸?shù)牟僮髁鞒痰牧鞒虉D；圖10是說明在本發(fā)明的存儲器模塊中從DRAM到FLASH的數(shù)據(jù)傳輸?shù)牟僮髁鞒痰牧鞒虉D；圖11是說明從本發(fā)明的存儲器模塊讀出數(shù)據(jù)和將數(shù)據(jù)寫入本發(fā)明的存儲器模塊的操作的示例的圖；圖12A是說明在本發(fā)明的存儲器模塊上改變時(shí)鐘周期的操作的示例的圖；圖12B是說明在本發(fā)明的存儲器模塊上改變時(shí)鐘周期的操作的示例的圖；圖13是說明當(dāng)DRAM正在根據(jù)加載命令執(zhí)行寫入操作時(shí)，當(dāng)指示DRAM執(zhí)行讀取操作時(shí)的存儲器系統(tǒng)操作的示例的時(shí)序圖；圖14是說明當(dāng)DRAM正在根據(jù)加載命令執(zhí)行讀取操作時(shí)，當(dāng)指DRAM執(zhí)行讀取操作時(shí)的存儲器系統(tǒng)操作的示例的時(shí)序圖；圖15是說明當(dāng)DRAM在根據(jù)加載命令執(zhí)行寫入操作之前，當(dāng)指示DRAM執(zhí)行讀取操作時(shí)的存儲器系統(tǒng)操作的示例的時(shí)序圖；圖16是說明當(dāng)DRAM正在根據(jù)加載命令執(zhí)行寫入操作時(shí)，當(dāng)指示DRAM執(zhí)行讀取操作時(shí)的存儲器系統(tǒng)操作的示例的時(shí)序圖；
圖17是說明在本發(fā)明的存儲器模塊中根據(jù)模式記錄設(shè)置命令改變猝發(fā)長度的操作的示例的圖；圖18是說明從本發(fā)明的存儲器模塊中讀取數(shù)據(jù)的操作的示例的圖；圖19A是說明在本發(fā)明的存儲器模塊中，中斷對DRAM供電的命令的示例的圖；圖19B是說明在本發(fā)明的存儲器模塊中，接通DRAM的電源的命令的示例的圖；圖20是說明圖1中所示的FLASH的構(gòu)造的示例的圖；圖21是說明從圖20中所示的FLASH中讀取數(shù)據(jù)的時(shí)間的示例的時(shí)序圖；圖22是說明適用于本發(fā)明的存儲器模塊的構(gòu)造的示例的圖；圖23是說明圖22中所示的FLASH的構(gòu)造的示例的圖；圖24是說明從圖23中所示的FLASH中讀取數(shù)據(jù)的時(shí)間的示例的時(shí)序圖；圖25是說明DRAM的構(gòu)造的示例的方框圖；圖26是說明DRAM的構(gòu)造的另一示例的方框圖；圖27A是說明本發(fā)明的存儲器模塊的實(shí)施例的圖；圖27B是說明圖27A所示的實(shí)施例的剖面圖；圖28A是說明本發(fā)明的存儲器模塊的實(shí)施例的改進(jìn)的圖；圖28B是說明圖28A中所示的改進(jìn)的剖面圖的圖；圖29是說明使用本發(fā)明的存儲器模塊的蜂窩電話的構(gòu)造的示例的方框圖。
具體實(shí)施例方式
本發(fā)明公開了使用動態(tài)隨機(jī)存取存儲器和閃存的系統(tǒng)和方法。為了更加理解本發(fā)明，對其進(jìn)行了大量的具體的說明。然而，對于本領(lǐng)域的技術(shù)人員來說，應(yīng)當(dāng)理解在沒有一些或所有這些具體說明的情況下本發(fā)明也可被實(shí)施。
下面，參照附圖將詳細(xì)地描述本發(fā)明的具體實(shí)施例。使用公知的諸如CMOS(互補(bǔ)型MOS晶體管)技術(shù)之類的集成電路技術(shù)但不限于此，在一個(gè)單晶硅的半導(dǎo)體襯底上或類似的東西上形成包括實(shí)施例中的每一塊的電路元件。
圖1示出了存儲器模塊的第一實(shí)施例，該存儲器模塊為涉及本發(fā)明的存儲器系統(tǒng)的應(yīng)用的一個(gè)示例。該存儲器模塊包括4個(gè)芯片。下面將詳細(xì)描述每一芯片。
首先，CHIP1(閃存，以下稱做“FLASH”)為非易失性存儲器。對于非易失性存儲器來說，可使用ROM(只讀存儲器)、EEPROM(電擦除可編程ROM)、閃存或類似存儲器。本實(shí)施例將以閃存為例。CHIP2(CTL_LOGIC)包括控制CHIP1、CHIP3和CHIP4的控制電路。CHIP3和CHIP4為動態(tài)隨機(jī)存取存儲器(DRAM)。根據(jù)內(nèi)部構(gòu)造和接口的不同，有包括EDO(擴(kuò)展數(shù)據(jù)輸出)、SDRAM(同步DRAM)和DDR(倍數(shù)據(jù)速率)的各種類型的DRAM。任何類型的DRAM對存儲器模塊來說都是適用的，但將以SDRAM為例對本實(shí)施例進(jìn)行描述。
將地址(A0-A15)、時(shí)鐘信號(CLK)和命令信號(CKE、/CS、/RAS、/CAS、/WE)輸入到存儲器模塊。通過S-VCC、S-VSS、L-VCC、L-VSS、F-VCC、F-VSS、D-VCC、D-VSS提供電源，IO0至IO31用于輸入/輸出數(shù)據(jù)。通過所謂的SDRAM接口操作該存儲器模塊。
CHIP2提供CHIP1、CHIP3和CHIP4工作需要的信號。CHIP2向CHIP1提供地址、FLASH的數(shù)據(jù)(F-IO0到F-IO7)和命令(F-CE、F-/CLE、F-/ALE、F-/WE、F-/RE、F-WP、F-R/B)。此外，CHIP2向CHIP3和CHIP4提供時(shí)鐘(D-CLK)、地址(D-A0到D-A14)、命令(D-CKE、D-/CS、D-/RAS、D-/CAS、D-/WE、D1-DQMU/DQML、D2-DQMU/DQML)以及DRAM的數(shù)據(jù)(D1-DQ0到D1-DQ15、D2-DQ0到D2-DQ15)。
這里將對每一命令信號進(jìn)行簡要說明。在輸入到CHIP2的信號中，CLK為時(shí)鐘信號；CKE為時(shí)鐘允許信號；/CS為芯片選擇信號；/RAS為行地址選通信號；/CAS為列地址選通信號；/WE為寫允許信號；DQMB0、QMB1、DQMB2和DQMB3為輸入/輸出屏蔽信號。
在輸入到CHIP3和CHIP4的信號中，D-CLK為時(shí)鐘信號；D-CKE為時(shí)鐘允許信號；D-/CS為芯片選擇信號；D-/RAS為行地址選通信號；D-/CAS為列地址選通信號；D-/WE為寫允許信號；D1-DQMU/DQML和D2-DQMU/DQML為輸入/輸出屏蔽信號。
在輸入到CHIP1的信號中，F(xiàn)-/CE為芯片允許信號；F-/CLE為命令鎖存允許信號；F-ALE為地址鎖存允許信號；F-/WE為寫允許信號；F-/RE為讀允許信號；F-WP為寫保護(hù)信號；F-R/B為就緒/忙信號；F-IO0到F-IO7為輸入/輸出信號并且被用于輸入地址和輸入/輸出數(shù)據(jù)。
在CHIP2上的控制電路(CTL_LOGIC)根據(jù)外部輸入的地址值選擇形成于CHIP2上的控制電路(CTL_LOGIC)中的控制寄存器、CHIP3和CHIP4上的DRAM或CHIP1上的FLASH。
通過設(shè)置形成于控制電路(CTL_LOGIC)中的控制寄存器的值，可以判斷來自外部的存取是否是對控制寄存器、DRAM或FLASH的存取。通過SDRAM接口方法可進(jìn)行任何存取。
FLASH被劃分成初始程序區(qū)、主數(shù)據(jù)區(qū)和替換區(qū)，但不限于此。在部分初始程序區(qū)中，指示初始程序區(qū)范圍的初始程序區(qū)說明(specification)數(shù)據(jù)被存儲。
通過地址(A0-A15)和命令信號(CKE、/CS、/RAS、/CAS、/WE)，從存儲器模塊的外部初始程序區(qū)說明數(shù)據(jù)可被重寫。
DRAM被劃分成工作區(qū)和FLASH數(shù)據(jù)復(fù)制區(qū)，但不限于此。當(dāng)執(zhí)行程序時(shí)工作區(qū)被用做工作存儲器，F(xiàn)LASH數(shù)據(jù)復(fù)制區(qū)被用做復(fù)制FLASH數(shù)據(jù)的存儲器。
通過形成于CHIP2上的控制電路中的存儲器管理電路，可確定在FLASH中的地址和在DRAM的FLASH數(shù)據(jù)復(fù)制區(qū)中的地址之間的關(guān)系。例如，SDRAM一般包括4個(gè)存儲體(存儲體0-3)，并且通過存儲器管理電路，DRAM中的FLASH數(shù)據(jù)復(fù)制區(qū)可被分配給存儲體3和存儲體2，工作區(qū)可被分配給存儲體1和存儲體0，而不限于此。
下面將描述加電的操作順序，當(dāng)接通存儲器模塊的電源時(shí)，CHIP2上的控制電路初始化DRAM，然后讀出FLASH的初始程序區(qū)說明數(shù)據(jù)。然后，在由FLASH中的初始程序區(qū)說明數(shù)據(jù)指示的范圍內(nèi)的FLASH中的數(shù)據(jù)被傳輸?shù)紻RAM中的FLASH數(shù)據(jù)復(fù)制區(qū)。
如上所述，當(dāng)接通電源時(shí)，通過將最小的所需數(shù)據(jù)從FLASH自動傳輸?shù)紻RAM，便攜式裝置啟動，就可立即存取存儲器模塊，這有助于提高該裝置的性能。
此外，由于初始程序區(qū)說明數(shù)據(jù)可被重寫以改變加電時(shí)傳輸?shù)臄?shù)據(jù)的大小，所以可靈活地滿足便攜式裝置的需要，這也有助于提高該裝置的性能。
對于在FLASH和DRAM之間的數(shù)據(jù)傳輸，在完成加電順序操作后，通過存取CHIP2上的控制電路中的控制寄存器和在其中寫入加載命令或存儲命令碼，可將FLASH中的數(shù)據(jù)復(fù)制(加載)到DRAM中的FLASH數(shù)據(jù)復(fù)制區(qū)或可將DRAM中的FLASH數(shù)據(jù)復(fù)制區(qū)中的數(shù)據(jù)重新寫回(存儲在)FLASH中。
當(dāng)存取控制寄存器的地址通過地址信號(A0至A15)被輸入，寫命令通過命令信號(CKE、/CS、/RAS、/CAS、/WE)被輸入并且加載命令碼、加載起始地址、加載結(jié)束地址通過輸入/輸出數(shù)據(jù)信號(D-IO0到D-IO15)被輸入時(shí)，加載命令碼、加載起始地址和傳輸數(shù)據(jù)的大小被寫入控制寄存器，之后，在加載起始地址與傳輸數(shù)據(jù)大小相等的數(shù)據(jù)從FLASH被讀出，并且被傳輸?shù)紻RAM中的FLASH數(shù)據(jù)復(fù)制區(qū)。因此，來自FLASH的數(shù)據(jù)被保持在DRAM中。
以與根據(jù)加載命令在FLASH和DRAM之間數(shù)據(jù)傳輸相同的方法，當(dāng)存儲命令碼、存儲開始地址和傳輸數(shù)據(jù)的大小通過命令信號(CKE、/CS、/RAS、/CAS、/WE)和地址信號(A0-A15)被寫入控制寄存器時(shí)，在存儲開始地址DRAM中的與數(shù)據(jù)傳輸大小相等的數(shù)據(jù)被寫入FLASH。
由于重復(fù)寫入，F(xiàn)LASH的可靠性被降低，并且在少數(shù)情況下，寫期間的寫入數(shù)據(jù)和相對應(yīng)的讀數(shù)據(jù)可能不同或者在重寫期間數(shù)據(jù)可能不能被寫入。
當(dāng)CHIP2上的控制電路從FLASH讀取數(shù)據(jù)時(shí)，控制電路檢測和校正任何在讀取數(shù)據(jù)中的錯(cuò)誤，然后將該校正數(shù)據(jù)傳輸?shù)紻RAM。當(dāng)CHIP2上的控制電路將數(shù)據(jù)寫入FLASH時(shí)，控制電路檢查該數(shù)據(jù)是否被正確地寫入，如果未被正確地寫入，則在當(dāng)前地址以外的地址寫入該數(shù)據(jù)。即控制電路執(zhí)行所謂的替換處理?？刂齐娐芬策M(jìn)行地址管理，其中故障地址(defect address)和所進(jìn)行的從故障地址到其它地址的替換處理被管理。
為了存取DRAM中的FLASH數(shù)據(jù)復(fù)制區(qū)，選擇FLASH數(shù)據(jù)復(fù)制區(qū)的地址通過地址信號(A0-A15)被輸入，并且讀命令或?qū)懨钔ㄟ^命令信號(CKE、/CS、/RAS、/CAS、/WE)被輸入。然后，命令和地址被解碼，并且進(jìn)行對DRAM中的FLASH數(shù)據(jù)復(fù)制區(qū)的存取以從該區(qū)讀取數(shù)據(jù)或?qū)?shù)據(jù)寫入該區(qū)。
因此，讀取和重寫保持在DRAM中的FLASH數(shù)據(jù)復(fù)制區(qū)的數(shù)據(jù)的次數(shù)等于讀取和重寫在DRAM中的其它區(qū)域的數(shù)據(jù)的次數(shù)。
為了存取DRAM中的工作區(qū)，選擇工作區(qū)的地址通過地址信號(A0-A15)被輸入，并且讀命令或?qū)懨钔ㄟ^命令信號(CKE、/CS、/RAS、/CAS、/WE)被輸入。然后，命令和地址被解碼，并且進(jìn)行對DRAM中的FLASH工作區(qū)的存取以從該區(qū)讀取數(shù)據(jù)或?qū)?shù)據(jù)寫入該區(qū)。
SDRAM一般包括4個(gè)存儲體，即存儲體0-存儲體3，并且規(guī)定了最短時(shí)間間隔Tint-min，該Tint-min為在完成對另一存儲體的存取后一個(gè)存儲體變?yōu)榭纱嫒〉臅r(shí)間周期。
假定通過存儲器管理電路，DRAM中的FLASH數(shù)據(jù)復(fù)制區(qū)被分配給存儲體3和存儲體2，并且工作區(qū)被分配給存儲體1和存儲體0。如果當(dāng)根據(jù)加載命令或存儲命令在存儲器模塊中對DRAM的存儲體3正在進(jìn)行存取時(shí)，通過地址信號(A0-A15)和命令信號(CKE、/CS、/RAS、/CAS、/WE)從存儲器模塊的外部對DRAM的存儲體0進(jìn)行存取，則在CHIP2上的控制電路使用上述的最短時(shí)間間隔Tint-min可使對DRAM的存取中斷，通過地址信號(A0-A15)和命令信號(CKE、/CS、/RAS、/CAS、/WE)進(jìn)行存取，并且在完成該存取后根據(jù)加載命令和存儲命令恢復(fù)該存取。
在讀存取的情況下，來自DRAM的讀取數(shù)據(jù)通過DRAM的數(shù)據(jù)I/O(D1-DQ0到D1-DQ15)被輸出到數(shù)據(jù)輸入/輸出行(I/O0到I/O31)。在寫存取的情況下，寫數(shù)據(jù)通過存儲器模塊的數(shù)據(jù)輸入/輸出行(I/O0到I/O31)被輸入，之后，通過DRAM的數(shù)據(jù)I/O(D1-DQ0到D1-DQ15、D2-DQ0到D2-DQ15)被輸入到DRAM。
圖2示出了控制電路CHIP2(CTL_LOGIC)的元件。下面將說明每一電路塊。
DRAM控制電路SDCON包括存儲器管理電路MU、命令發(fā)生器CGEN、地址發(fā)生器AGEN、存取仲裁器FAR、初始化電路INT、計(jì)數(shù)器電路CT和刷新控制電路REF。當(dāng)開始對DRAM供電時(shí)初始化電路INT初始化DRAM。
存儲器管理電路MU變換從外部輸入的地址，并且選擇控制寄存器、DRAM中的FLASH數(shù)據(jù)復(fù)制區(qū)、DRAM中的工作區(qū)或FLASH。存取仲裁器FAR協(xié)調(diào)FLASH和DRAM之間的存取。
計(jì)數(shù)器電路CT根據(jù)通過地址信號(A0-A15)或命令信號COM(CKE、/CS、/RAS、/CAS、/WE)所設(shè)置的猝發(fā)長度(burstlength)逐個(gè)地增加地址信號(A0-A15)。命令發(fā)生器CGEN向DRAM發(fā)出讀取或?qū)懭霐?shù)據(jù)等的命令。地址發(fā)生器AGEN向DRAM發(fā)出地址。
I/O數(shù)據(jù)控制電路IOCON控制從DRAM讀取數(shù)據(jù)和將數(shù)據(jù)寫入DRAM的時(shí)間。緩沖電路BUF根據(jù)時(shí)鐘CLK產(chǎn)生用于DRAM控制電路SDCON和IO數(shù)據(jù)控制電路IOCON的內(nèi)部控制的時(shí)鐘和用于DRAM的時(shí)鐘D-CLK。
當(dāng)電源接通時(shí)，存取請求電路REQ保持起始地址ADauto以讀取從FLASH自動傳輸?shù)紻RAM、存儲在FLASH中的、指示初始程序范圍的初始程序區(qū)說明數(shù)據(jù)。當(dāng)電源接通時(shí)，在初始地址ADauto初始程序區(qū)說明數(shù)據(jù)從FLASH被讀出，并且為了將由初始程序區(qū)說明數(shù)據(jù)指示的范圍內(nèi)的數(shù)據(jù)從FLASH傳輸?shù)紻RAM，存取請求電路REQ向閃存控制電路(flash control circuit)FCON和DRAM控制電路SDCON發(fā)出傳輸請求，此外，存取請求電路根據(jù)加載命令或存儲命令發(fā)出用于在DRAM和FLASH之間的數(shù)據(jù)傳輸?shù)膫鬏斦埱蟆?br>
FLASH被劃分為初始程序區(qū)、主數(shù)據(jù)區(qū)和替換區(qū)，不但限于此。在部分初始程序區(qū)中，表示初始程序區(qū)范圍的初始程序區(qū)說明數(shù)據(jù)被存儲。通過地址(A0-A15)和命令信號(CKE、/CS、/RAS、/CAS、/WE)，從存儲器模塊的外部可重寫初始程序區(qū)說明數(shù)據(jù)。
DRAM具有這樣一種特點(diǎn)，即如果不周期地進(jìn)行刷新，保持在存儲單元中的數(shù)據(jù)遲早將會消失。為了解決這一問題，在電源接通后初始數(shù)據(jù)從FLASH被傳輸?shù)紻RAM時(shí)，刷新控制電路REF立即就對DRAM執(zhí)行自動刷新。當(dāng)初始數(shù)據(jù)傳輸結(jié)束時(shí)，刷新控制電路REF還對DRAM執(zhí)行自刷新以保持在DRAM中的數(shù)據(jù)。在自刷新狀態(tài)中，數(shù)據(jù)可以比一般自動刷新低的功率被保持。當(dāng)自刷新取消命令通過地址信號(A0-A15)和命令信號COM(CKE、/CS、/RAS、/CAS、/WE)被輸入時(shí)，由刷新控制電路確定的自刷新狀態(tài)被取消，并且與此同時(shí)，刷新控制從由刷新控制控制電路REF所進(jìn)行的控制轉(zhuǎn)換為通過地址信號(A0-A15)和命令信號(CKE、/CS、/RAS、/CAS、/WE)所進(jìn)行的控制。
在控制寄存器REG中，諸如加載命令、存儲命令、周期時(shí)間改變命令、電源中斷命令和加電命令之類的命令代碼，傳輸開始地址、傳輸數(shù)據(jù)大小等被寫入和保持，但不限于此。
在在DRAM和FLASH之間的數(shù)據(jù)傳輸期間，傳輸數(shù)據(jù)緩沖器TDBUF暫時(shí)存儲數(shù)據(jù)。
閃存控制電路FCON包括閃存控制信號產(chǎn)生電路FGEN、時(shí)鐘產(chǎn)生電路CKGEN、錯(cuò)誤校正電路ECC和地址替換電路REP。
在電源接通后當(dāng)RESET信號被去除時(shí)，時(shí)鐘產(chǎn)生電路CKGEN產(chǎn)生用于閃存控制信號產(chǎn)生電路FGEN的時(shí)鐘。
錯(cuò)誤校正電路ECC檢查從FLASH讀取的數(shù)據(jù)是否有錯(cuò)誤并且校正錯(cuò)誤(如果有的話)。地址替換電路REP檢查是否正確地執(zhí)行了對FLASH的寫入，如果未被正確地執(zhí)行，則在新地址執(zhí)行寫入以替代先前在FLASH中提供的。閃存控制信號產(chǎn)生電路FGEN控制在FLASH的讀取數(shù)據(jù)和寫入數(shù)據(jù)。
電源控制電路PCON向DRAM供電并且控制該供電。
下面將描述本存儲器模塊的操作。
當(dāng)通過L-VCC、L-VSS、S-VCC和S-VSS接通電源時(shí)，CHIP2通過復(fù)位信號RESET被初始化。當(dāng)復(fù)位被取消時(shí)，DRAM的供電被啟動并且初始化電路INT初始化DRAM。
下面將描述其后所執(zhí)行的從FLASH到DRAM初始程序的自動傳輸。
存取請求電路REQ保持起始地址ADauto以讀取存儲在FLASH中并指示當(dāng)電源接通時(shí)從FLASH被自動傳輸?shù)紻RAM的初始程序的范圍的初始程序區(qū)說明數(shù)據(jù)。
在電源接通后，存取請求電路REQ向閃存控制信號產(chǎn)生電路FGEN發(fā)出請求以讀取在上述起始地址ADauto的數(shù)據(jù)。閃存控制信號產(chǎn)生電路FGEN根據(jù)存取請求電路REQ的指示讀取存儲在FLASH中的初始程序區(qū)說明數(shù)據(jù)。之后，CHIP2上的控制電路將由初始程序區(qū)說明數(shù)據(jù)表示的范圍內(nèi)的程序從FLASH傳輸?shù)紻RAM。
首先，閃存控制信號產(chǎn)生電路FGEN執(zhí)行從FLASH讀取數(shù)據(jù)的操作。如果在從FLASH讀取的數(shù)據(jù)中未發(fā)現(xiàn)錯(cuò)誤，則閃存控制信號產(chǎn)生電路FGEN將該數(shù)據(jù)直接傳輸?shù)絺鬏敂?shù)據(jù)緩沖器TDBUF。如果發(fā)現(xiàn)任何錯(cuò)誤，則該數(shù)據(jù)通過錯(cuò)誤校正電路ECC被校正，然后該校正數(shù)據(jù)被傳輸?shù)絺鬏敂?shù)據(jù)緩沖器TDBUF。
緊接著，存取請求電路REQ向存取仲裁器FAR發(fā)出請求以對DRAM傳輸數(shù)據(jù)，并且當(dāng)允許該傳輸請求時(shí)，來自地址和命令產(chǎn)生器ACGEN的寫命令和地址信號、來自IO數(shù)據(jù)控制電路IOCON的初始程序被寫入DRAM。
當(dāng)控制寄存器REG通過地址信號(A0-A15)和命令信號COM(CKE、/CS、/RAS、/CAS、/WE)被選中，并且加載命令被寫入控制寄存器REG時(shí)，從FLASH到DRAM的數(shù)據(jù)傳輸被啟動。首先，閃存控制信號產(chǎn)生電路FGEN執(zhí)行從FLASH讀取數(shù)據(jù)的操作。如果在從FLASH讀取的數(shù)據(jù)中未發(fā)現(xiàn)錯(cuò)誤，則數(shù)據(jù)被直接傳輸?shù)絺鬏敂?shù)據(jù)緩沖器TDBUF。如果發(fā)現(xiàn)任何錯(cuò)誤，則該數(shù)據(jù)通過錯(cuò)誤校正電路ECC被校正，然后該校正數(shù)據(jù)被傳輸?shù)絺鬏敂?shù)據(jù)緩沖器TDBUF。
緊接著，存取請求電路REQ向存取仲裁器FAR發(fā)出請求以對DRAM傳輸數(shù)據(jù)。當(dāng)允許該傳輸請求時(shí)，來自地址和命令產(chǎn)生器ACGEN的寫命令和地址信號和來自IO數(shù)據(jù)控制電路IOCON的數(shù)據(jù)被輸入到DRAM，然后所需要的數(shù)據(jù)被寫入DRAM。
在圖2中，錯(cuò)誤校正電路ECC和地址替換電路REP形成于CHIP2上的控制電路(CTL_LOGIC)中。或者，該電路可形成于CHIP1(FLASH)上以使錯(cuò)誤在FLASH一側(cè)被校正，該數(shù)據(jù)通過CHIP2上的控制電路(CTL_LOGIC)被傳輸?shù)紻RAM，從DRAM傳輸?shù)紽LASH的數(shù)據(jù)經(jīng)過替換處理并且被寫在FLASH一側(cè)。
當(dāng)控制寄存器REG通過地址信號(A0-A15)和命令信號(CKE、/CS、/RAS、/CAS、/WE)被選中并且存儲命令被寫入控制寄存器時(shí)，從DRAM到FLASH的數(shù)據(jù)傳輸被啟動。首先，存取請求電路REQ向存取仲裁器FAR發(fā)出請求以傳輸DRAM的數(shù)據(jù)，并且當(dāng)允許該傳輸請求時(shí)，讀命令和地址信號從地址命令產(chǎn)生器ACGEN被傳輸?shù)紻RAM，由此該數(shù)據(jù)被讀取。
從DRAM讀取的數(shù)據(jù)通過IO數(shù)據(jù)控制電路IOCON被傳輸?shù)絺鬏敂?shù)據(jù)緩沖器TDBUF。閃存控制信號產(chǎn)生電路FGEN讀取傳輸?shù)絺鬏敂?shù)據(jù)緩沖器TDBUF的數(shù)據(jù)并且將該數(shù)據(jù)寫入FLASH。
地址替換電路REP檢查是否成功地完成了寫入，并且如果是這樣，則結(jié)束該處理。如果未成功地完成寫入，則地址替換電路REP在新地址執(zhí)行寫入以替代先前在FLASH中提供的。如果地址替換電路REP執(zhí)行替換處理，則該地址替換電路REP保持并且管理有關(guān)故障地址的地址信息，以及哪一個(gè)地址代替了故障地址。
為了存取DRAM中的FLASH數(shù)據(jù)復(fù)制區(qū)或工作區(qū)，用于選擇該區(qū)域的地址和讀命令或?qū)懨钔ㄟ^地址信號(A0-A15)和命令信號COM(CKE、/CS、/RAS、/CAS、/WE)被分別輸入。CHIP2上的控制電路解碼該命令和地址，并且通過地址信號(D-A0到D-A14)和命令信號D-COM(D-CKE、D-/CS、D-/RAS、D-/CAS、D-/WE)向DRAM發(fā)出地址和讀命令或?qū)懨钜宰x取或?qū)懭霐?shù)據(jù)。
SDRAM一般包括4個(gè)存儲體，即存儲體0-存儲體3，并且規(guī)定了最短時(shí)間間隔Tint-min，該Tint-min為在完成對另一存儲體的存取后一個(gè)存儲體變?yōu)榭纱嫒〉臅r(shí)間周期。
假設(shè)通過存儲器管理電路在SDRAM中的FLSH數(shù)據(jù)復(fù)制區(qū)被分配給存儲體3和存儲體2，工作區(qū)被分配給存儲體1和存儲體0。如果當(dāng)根據(jù)加載命令或存儲命令在存儲器模塊中正在對DRAM的存儲體3進(jìn)行存取時(shí)，通過地址信號(A0-A15)和命令信號(CKE、/CS、/RAS、/CAS、/WE)從存儲器模塊的外部并對DRAM的存儲體0進(jìn)行存取，則CHIP2上的控制電路使用上述的最短時(shí)間間隔Tint-min使對根據(jù)加載命令或存儲命令的DRAM的存取中斷，并且之后通過地址信號(D-A0到D-A14)和命令信號D-COM(D-CKE、D-/CS、D-/RAS、D-/CAS、D-/WE)向DRAM發(fā)出地址和讀/寫命令以讀取或?qū)懭霐?shù)據(jù)從而通過地址信號(A0-A15)和命令信號(CKE、/CS、/RAS、/CAS、/WE)處理該存取。在完成該存取后，CHIP2上的控制電路根據(jù)加載命令或存儲命令重新開始該存取。
如上所述，即使當(dāng)根據(jù)加載命令或存儲命令在FLASH和DRAM之間的數(shù)據(jù)傳輸在存儲器模塊內(nèi)進(jìn)行時(shí)，DRAM也可從存儲器模塊的外部存取而無需考慮該數(shù)據(jù)傳輸。這使得能夠解決提高便攜式裝置性能的需要。
換句話說，由于在該背景下根據(jù)加載命令或存儲命令在FLASH和DRAM之間的數(shù)據(jù)傳輸可被實(shí)現(xiàn)，所以在預(yù)定時(shí)間前能夠?qū)⑺枰臄?shù)據(jù)傳輸?shù)紻RAM或FLASH而不需要考慮來自存儲器模塊外部的存取。這也使得能夠解決提高便攜式裝置性能的需要。
為了中斷DRAM的供電，電源中斷命令通過地址信號(A0-A15)和命令信號(CKE、/CS、/RAS、/CAS、/WE)被寫入控制寄存器REG。之后，電源控制電路PCON對DRAM的供電。
對DRAM的供電被中斷后，為了重新啟動DRAM的操作，加電命令通過地址信號(A0-A15)和命令信號COM(CKE、/CS、/RAS、/CAS、/WE)被寫入控制寄存器REG。
之后，電源控制電路PCON啟動對DRAM的供電，初始化電路INT初始化DRAM，存取請求電路REQ發(fā)出初始數(shù)據(jù)傳輸請求，由此從FLASH到DRAM的初始數(shù)據(jù)傳輸被實(shí)現(xiàn)。
圖3示出了存儲器管理電路MU的存儲器映像的一個(gè)示例。根據(jù)本實(shí)施例，下面將以具有非易失性存儲器的128+4Mb存儲區(qū)、DRAM的256Mb存儲區(qū)和8Kb控制寄存器REG的存儲器模塊為例來說明存儲器映像，但不限于此。
圖3示出了存儲器映像，其中通過存儲器管理電路MU，通過地址信號A0-A15所輸入的地址被轉(zhuǎn)換為控制寄存器REG(8Kb)的地址、在DRAM中的工作區(qū)WK-Area(128M位)的地址、在DRAM中的閃速數(shù)據(jù)復(fù)制區(qū)CP-Area(128M位)的地址和FLASH(128M位+4Mb)的地址。
DRAM的控制寄存器REG和存儲體0(BANK0)、存儲體1(BANK1)、存儲體2(BANK2)和存儲體3(BANK3)從存儲器映像的地址空間的底部按順序被映射，但不限于此。
DRAM的存儲體3(BANK3)和存儲體2(BANK2)被映射到閃速數(shù)據(jù)復(fù)制區(qū)CP-Area，存儲體1和存儲體0被映射到工作區(qū)WK-Area。該數(shù)據(jù)復(fù)制區(qū)CP-Area為數(shù)據(jù)從FLASH被傳輸并且和保持的區(qū)域。工作區(qū)WK-Area為用做工作存儲器的區(qū)域。
對于DRAM的存儲體3(BANK3)中的初始程序區(qū)D-IPR來說，在加電后的初始化期間，F(xiàn)LASH的初始程序區(qū)F-IPR中的程序被傳輸。
FLASH被劃分成初始程序區(qū)F-IPR、主數(shù)據(jù)區(qū)F-MD和替換區(qū)F-REP。在FLASH的初始程序區(qū)F-IPR中，當(dāng)電源接通時(shí)傳輸?shù)紻RAM的初始程序被存儲。
在主數(shù)據(jù)區(qū)F-MD中，程序和數(shù)據(jù)被存儲。由于反復(fù)重寫，F(xiàn)LASH的可靠性被降低，并且在少數(shù)情況下，在寫期間寫入數(shù)據(jù)與相對應(yīng)的讀取數(shù)據(jù)可能不同或者在重寫期間數(shù)據(jù)可能沒被寫入。替換區(qū)F-REP被設(shè)定以將在錯(cuò)誤初始程序區(qū)F-IPR或主數(shù)據(jù)區(qū)F-MD的數(shù)據(jù)置于新的區(qū)域。對替換區(qū)的大小沒有什么限制，但最好選擇這樣一種大小以確保由FLASH保證的可靠性。
FLASH的頁面大小為528字節(jié)，但不限于此。就該大小而言，512字節(jié)為數(shù)據(jù)區(qū)，剩下的16字節(jié)為冗余區(qū)。
如所需要的，通過地址信號(A0-A15)和命令信號COM(CKE、/CS、/RAS、/CAS、/WE)，根據(jù)加載命令，將主數(shù)據(jù)區(qū)F-MD中和FLASH的替換區(qū)F-REP中的數(shù)據(jù)傳輸?shù)紽LASH數(shù)據(jù)復(fù)制區(qū)CP-Area，而非存儲體3(BANK3)中的初始程序區(qū)D-IPR。
下面將說明在加電時(shí)從FLASH到DRAM的數(shù)據(jù)傳輸。
在FLASH的數(shù)據(jù)區(qū)pADauto中，當(dāng)電源接通時(shí)，從FLASH被自動傳輸?shù)紻RAM的表示初始程序范圍的初始程序區(qū)說明數(shù)據(jù)Larea被存儲。
當(dāng)電源接通后，F(xiàn)LASH中的數(shù)據(jù)pADauto首先被讀出。當(dāng)數(shù)據(jù)從FLASH被讀出時(shí)，位于FLASH中的數(shù)據(jù)區(qū)pADauto中的數(shù)據(jù)和位于冗余區(qū)rADauto中的ECC奇偶校驗(yàn)數(shù)據(jù)被讀出，并且通過錯(cuò)誤校正電路ECC，錯(cuò)誤(如果有的話)被校正。只有在數(shù)據(jù)區(qū)pADauto中校正的數(shù)據(jù)被讀出。
接下來，將由存儲在數(shù)據(jù)區(qū)pADauto中的初始程序區(qū)說明數(shù)據(jù)表示的范圍內(nèi)(初始程序區(qū)F-IPR)的程序傳輸?shù)紻RAM中的初始程序區(qū)D-IPR。
下面將說明根據(jù)加載命令從FLASH到DRAM的數(shù)據(jù)傳輸。
為了將FLASH中的數(shù)據(jù)p24575傳輸?shù)紻RAM，加載命令、傳輸起始地址和傳輸數(shù)據(jù)大小(1頁面)通過地址信號(A0-A15)和命令信號(CKE、/CS、/RAS、/CAS、/WE)被寫入控制寄存器REG，然后CHIP2上的控制電路(CTL LOGIC)讀出在FLASH中的地址24575的數(shù)據(jù)或傳輸?shù)钠鹗嫉刂罚⑶腋鶕?jù)由存儲器管理電路MU所確定的存儲器映像將與1頁面(512字節(jié))相等的數(shù)據(jù)p24575傳輸?shù)紻RAM的存儲體3(BANK3)。當(dāng)數(shù)據(jù)從FLASH被讀出時(shí)，位于FLASH的數(shù)據(jù)區(qū)p24575中的數(shù)據(jù)和位于冗余區(qū)r24575中的ECC奇偶校驗(yàn)數(shù)據(jù)被讀出，并且錯(cuò)誤(如果有的話)通過錯(cuò)誤校正電路ECC被校正。只有校正數(shù)據(jù)p24575被傳輸?shù)紻RAM。
下面將說明根據(jù)存儲命令從DRAM到FLASH的數(shù)據(jù)傳輸。
為了將數(shù)據(jù)從DRAM的存儲體2(BANK2)傳輸?shù)紽LASH，存儲命令、傳輸起始地址和傳輸數(shù)據(jù)大小(1頁面)被寫入控制寄存器REG。然后，CHIP2上的控制電路(CTL_LOGIC)讀出在DRAM的存儲體2(BANK2)中的數(shù)據(jù)，并且根據(jù)由存儲器管理電路MU所確定的存儲器映像將等于1頁面(512字節(jié))的數(shù)據(jù)傳輸?shù)皆诘刂?0240的FLASH中的數(shù)據(jù)區(qū)p10240或傳輸?shù)絺鬏斈康牡亍?br>
當(dāng)數(shù)據(jù)被寫入FLASH時(shí)，錯(cuò)誤校正電路ECC產(chǎn)生ECC奇偶校驗(yàn)數(shù)據(jù)。通過閃存控制信號產(chǎn)生電路FGEN，從DRAM讀出的數(shù)據(jù)被寫入FLASH中的p10240，并且產(chǎn)生的ECC奇偶校驗(yàn)數(shù)據(jù)被寫入冗余區(qū)r10240。地址替換電路REP檢查是否成功地完成了寫入，并且如果是這樣，結(jié)束該處理。如果未成功地完成寫入，則在FLASH的替換區(qū)F-REP中的地址被選中。然后，例如，從DRAM讀出的數(shù)據(jù)被寫入FLASH替換區(qū)F-REP中的替換數(shù)據(jù)區(qū)p0，并且產(chǎn)生的ECC奇偶校驗(yàn)數(shù)據(jù)被寫入替換冗余區(qū)r0。
下面將描述從DRAM讀取數(shù)據(jù)的操作。
當(dāng)DRAM的存儲體3(BANK3)中的地址和讀取命令通過地址信號(A0-A15)和命令信號COM(CKE、/CS、/RAS、/CAS、/WE)被輸入時(shí)，DRAM的存儲體3(BANK3)中的地址可被選中以讀取數(shù)據(jù)。即，F(xiàn)LASH中的數(shù)據(jù)可以與DRAM中的數(shù)據(jù)相同的速度被讀出。從其它的存儲體(存儲體2、存儲體1和存儲體0)數(shù)據(jù)可被類似地讀出。
下面將描述將數(shù)據(jù)寫入DRAM的操作。
當(dāng)DRAM的存儲體2(BANK2)中的地址和寫命令通過地址信號(A0-A15)和命令信號COM(CKE、/CS、/RAS、/CAS、/WE)被輸入時(shí)，DRAM的存儲體2(BANK2)中的地址可被選中以寫入數(shù)據(jù)。即FLASH中的數(shù)據(jù)可以與DRAM中的數(shù)據(jù)相同的速度被寫入?？深愃频貙?shù)據(jù)寫入其它的存儲體(存儲體2、存儲體1和存儲體0)。
圖4示出了當(dāng)電源接通時(shí)CHIP2上的控制電路的初始操作的順序。
在周期T1中接通電源(PON)并且在周期T2中執(zhí)行復(fù)位(RST)。在取消復(fù)位后的周期T3中DRAM被初始化(DINIT)，并且在周期T4中初始程序從FLASH被傳輸?shù)紻RAM(ALD)。在初始程序傳輸期間，刷新控制電路REF執(zhí)行自動刷新。在完成初始程序傳輸后，在周期T5中刷新控制電路REF使DRAM進(jìn)入自刷新狀態(tài)(SREN)以保持傳輸?shù)紻RAM的數(shù)據(jù)。在后繼周期T6，該自刷新狀態(tài)被保持(SREF)。
如果自刷新取消命令通過地址信號(A0-A15)和命令信號COM(CKE、/CS、/RAS、/CAS、/WE)在周期T7按順序被輸入(SREX)以取消自刷新狀態(tài)，則在周期T8和后繼周期，DRAM保持空閑狀態(tài)(IDLE)并且能夠接受存取。
圖5是說明在圖4中所示的周期T3中的通用SDRAM上實(shí)現(xiàn)初始化(DINT)的示例的流程圖。
在執(zhí)行復(fù)位(RST)后，在DRAM上初始化(DINIT)被實(shí)現(xiàn)。在該DRAM的初始化中，在DRAM上執(zhí)行所有的存儲體預(yù)充電(步驟1ABP)，然后執(zhí)行自動刷新(步驟2AREF)，最后執(zhí)行模式寄存器設(shè)置(步驟3MRSET)。在模式寄存器設(shè)置(步驟3MRSET)中，猝發(fā)長度(BL)被設(shè)定為1，CAS等待時(shí)間(CL)被設(shè)定為2。
當(dāng)DRAM的初始化完成時(shí)，開始從FLASH到DRAM的初始程序的傳輸(ALD)。
圖6是說明在SDRAM上周期T3中所實(shí)現(xiàn)的初始化(DINT)的示例的流程圖，其中由于將擴(kuò)展模式寄存器EMREG加到常規(guī)使用的通用SDRAM上，所以在自刷新期間的數(shù)據(jù)保持區(qū)和最大保證溫度的改變、輸出緩沖器的驅(qū)動性能的改變等是可能的。
在執(zhí)行復(fù)位(RST)后，在DRAM上初始化(DINIT)被實(shí)現(xiàn)。在該DRAM的初始化中，在DRAM上執(zhí)行所有存儲體預(yù)充電(步驟1ABP)，然后執(zhí)行自動刷新(步驟2AREF)。然后，執(zhí)行模式寄存器設(shè)置(步驟3MRSET)，最后，執(zhí)行擴(kuò)展模式寄存器設(shè)置(步驟4EMRSET)。在模式寄存器設(shè)置(步驟3MRSET)中，猝發(fā)長度(RL)被設(shè)定為1，CAS等待時(shí)間(CL)被設(shè)定為2。在擴(kuò)展模式寄存器設(shè)置(步驟4EMRSET)中，將在自刷新期間的DRAM中的數(shù)據(jù)保持區(qū)設(shè)定為所有存儲體(Ret＝所有存儲體)上；最大保證溫度被設(shè)定為85℃(Temp＝85℃)；輸出緩沖器的驅(qū)動性能被設(shè)定為正常(Drv＝正常)。當(dāng)DRAM的初始化完成時(shí)，開始從FLASH到DRAM的初始程序的傳輸(ALD)。
圖7是說明從FLASH到DRAM的初始程序的傳輸?shù)氖纠牧鞒虉D，該初始程序的傳輸產(chǎn)生在圖4中所示的加電后的周期T4中進(jìn)行(ALD)。在電源接通后，CHIP2上的控制電路從FLASH讀取初始程序區(qū)說明數(shù)據(jù)Larea(步驟1)。檢查該讀取數(shù)據(jù)是否有錯(cuò)誤(步驟2)，并且錯(cuò)誤(如果有的話)被校正(步驟3)。如果沒有錯(cuò)誤，則將數(shù)據(jù)直接傳輸?shù)酱嫒≌埱箅娐稲EQ。
從為由初始程序區(qū)說明數(shù)據(jù)Larea表示的范圍的初始程序區(qū)F-IPR，存取請求電路REQ讀取數(shù)據(jù)和ECC奇偶校驗(yàn)數(shù)據(jù)(步驟4)。當(dāng)檢查該讀取數(shù)據(jù)有錯(cuò)誤時(shí)(步驟5)，錯(cuò)誤(如果有的話)被校正(步驟6)。如果沒有錯(cuò)誤，則直接將該數(shù)據(jù)寫入傳輸數(shù)據(jù)緩沖器TDBUF(步驟7)。
當(dāng)將寫入傳輸數(shù)據(jù)緩沖器TDBUF的數(shù)據(jù)寫入DRAM時(shí)，檢查DRAM是否有任何產(chǎn)生的刷新請求。如果有刷新請求，則執(zhí)行刷新(步驟9)，并且之后將數(shù)據(jù)寫入DRAM(步驟10)。如果沒有刷新請求，則將數(shù)據(jù)立即寫入DRAM(步驟10)。檢查TDBUF中的數(shù)據(jù)是否都已被寫入DRAM(步驟11)，如果沒有，則重復(fù)從步驟7到步驟10的步驟。如果該數(shù)據(jù)都已被寫入，則檢查FLASH的初始程序區(qū)F-IPR中的數(shù)據(jù)是否都已寫入DRAM(步驟12)。如果在FLASH的初始程序區(qū)F-IPR中的數(shù)據(jù)未被寫入，則重復(fù)從步驟4到步驟11的步驟。如果在FLASH的初始程序區(qū)F-IPR中的數(shù)據(jù)未被寫入，則將表示初始程序傳輸已完成的值寫入控制寄存器REG(步驟13)。
為了保持DRAM中的數(shù)據(jù)，在初始程序傳輸期間刷新控制電路REF執(zhí)行自動刷新。在完成初始程序傳輸后，刷新控制電路REF向DRAM發(fā)出自刷新命令并且使DRAM進(jìn)入自刷新狀態(tài)(步驟14)。
圖8是說明執(zhí)行刷新的轉(zhuǎn)換操作的示例的流程圖，該轉(zhuǎn)換操作通過地址信號(A0-A15)和命令信號COM(CKE、/CS、/RAS、/CAS、/WE)由CHIP2上的控制電路中的刷新控制電路REF執(zhí)行。
首先，在初始程序傳輸期間，CHIP2上的控制電路中的刷新控制電路REF對DRAM(CHIP3和CHIP4)執(zhí)行自動刷新(步驟1)，并且在完成初始程序傳輸后，刷新控制電路REF向DRAM(CHIP3和CHIP4)發(fā)出自刷新命令使DRAM進(jìn)入自刷新狀態(tài)(步驟2)。之后，當(dāng)取消自刷新狀態(tài)的命令通過地址信號(A0-A15)和命令信號COM(CKE、/CS、/RAS、/CAS、/WE)被輸入時(shí)(步驟3)，DRAM(CHIP1和CHIP2)去除自刷新狀態(tài)(步驟4)。之后，通過地址信號(A0-A15)和命令信號COM(CKE、/CS、/RAS、/CAS、/WE)可進(jìn)行刷新控制(步驟5)。
在完成初始程序傳輸后，通過使DRAM進(jìn)入自刷新狀態(tài)(如上所述)，數(shù)據(jù)可以低功率被保持在DRAM中直到取消自刷新狀態(tài)的命令通過地址信號(A0-A15)和命令信號COM被輸入為止，并且可以迅速和準(zhǔn)確地轉(zhuǎn)換刷新控制。
圖9是說明根據(jù)加載命令所執(zhí)行的從FLASH到DRAM的數(shù)據(jù)傳輸?shù)牧鞒虉D。
當(dāng)將加載命令和地址通過地址信號(A0-A15)和命令信號COM輸入到CHIP2時(shí)(步驟1)，對應(yīng)于輸入地址的數(shù)據(jù)和ECC奇偶校驗(yàn)數(shù)據(jù)從FLASH被讀出(步驟2)。檢查該讀出的數(shù)據(jù)是否有錯(cuò)誤(步驟3)，如果有任何錯(cuò)誤，校正該錯(cuò)誤(步驟4)，并且將該校正數(shù)據(jù)寫入傳輸數(shù)據(jù)緩沖器TDBUF(步驟5)。如果沒有錯(cuò)誤，將該數(shù)據(jù)直接寫入傳輸數(shù)據(jù)緩沖器TDBUF(步驟5)。
當(dāng)將寫入傳輸數(shù)據(jù)緩沖器TDBUF的數(shù)據(jù)寫入DRAM時(shí)，檢查DRAM是否有通過地址信號(A0-A15)和命令信號COM所輸入的諸如讀命令、寫命令和刷新命令之類的任何命令(步驟6)。如果有這樣一種命令，則執(zhí)行該命令(步驟7)，然后開始將數(shù)據(jù)寫入DRAM(步驟8)。如果沒有命令，則立刻開始將數(shù)據(jù)寫入DRAM(步驟8)。
下面，檢查數(shù)據(jù)是否都已從傳輸數(shù)據(jù)緩沖器TDBUF寫入DRAM(步驟9)。如果不是所有的數(shù)據(jù)都已被寫入，即如果寫入還在進(jìn)行中，則檢查DRAM是否有通過地址信號(A0-A15)和命令信號COM(CKE、/CS、/RAS、/CAS、/WE)所輸入的諸如讀命令、寫命令和刷新命令之類的任何命令(步驟16)。如果產(chǎn)生這樣一種命令，則從傳輸數(shù)據(jù)緩沖器TDBUF寫入DRAM的操作被中斷(步驟11)并且執(zhí)行該命令(步驟12)。檢查該命令是否已完成(步驟13)，如果未完成，則重復(fù)步驟11和步驟12。如果該命令已完成，則重新開始從傳輸數(shù)據(jù)緩沖器TDBUF寫入DRAM的操作(步驟8)。當(dāng)該數(shù)據(jù)都已從傳輸數(shù)據(jù)緩沖器TDBUF寫入DRAM時(shí)，將表示數(shù)據(jù)傳輸已完成的值寫入控制寄存器REG(步驟14)。
圖10是說明根據(jù)存儲命令所執(zhí)行的從DRAM到FLASH的數(shù)據(jù)傳輸?shù)牧鞒虉D。
當(dāng)將存儲命令和地址通過地址信號(A0-A15)和命令信號COM輸入到CHIP2上的控制電路時(shí)(步驟1)，檢查諸如讀命令、寫命令和刷新命令之類的任何命令是否被執(zhí)行(步驟2)。如果沒有命令被執(zhí)行，則開始根據(jù)存儲命令從SDRAM讀取數(shù)據(jù)(步驟5)。
如果任何命令正在被執(zhí)行，則存儲命令的執(zhí)行被迫中斷(步驟3)，并且檢查當(dāng)前所執(zhí)行的該命令是否已完成(步驟4)。如果當(dāng)前所執(zhí)行的該命令還未完成，則繼續(xù)中斷存儲命令的執(zhí)行(步驟3)。如果當(dāng)前所執(zhí)行的該命令已完成，則開始根據(jù)存儲命令從SDRAM讀取數(shù)據(jù)(步驟5)。
當(dāng)根據(jù)存儲命令從DRAM讀取數(shù)據(jù)時(shí)，檢查諸如讀命令、寫命令和刷新命令之類的任何命令是否通過地址信號(A0-A15)和命令信號COM(CKE、/CS、/RAS、/CAS、/WE)被輸入(步驟6)。如果產(chǎn)生這樣一種命令，則從DRAM讀取數(shù)據(jù)的操作被中斷(步驟7)，并且執(zhí)行該命令(步驟8)。檢查該命令是否已完成(步驟9)，并且如果已完成，則將從DRAM讀取的數(shù)據(jù)寫入傳輸數(shù)據(jù)緩沖器TDBUF(步驟10)。如果該命令還未完成，則重復(fù)步驟7和步驟8。當(dāng)該命令完成時(shí)，將從DRAM讀取的數(shù)據(jù)寫入傳輸數(shù)據(jù)緩沖器TDBUF(步驟10)。
當(dāng)將來自傳輸數(shù)據(jù)緩沖器TDBUF的數(shù)據(jù)寫入FLASH時(shí)(步驟11)，將從DRAM讀取的并且傳輸?shù)絺鬏敂?shù)據(jù)緩沖器TDBUF的數(shù)據(jù)和由錯(cuò)誤校正電路ECC產(chǎn)生的ECC奇偶校驗(yàn)數(shù)據(jù)寫入FLASH。
檢查是否已成功地完成了對FLASH的寫入(步驟12)。如果未成功完成寫入，則用于替換的另一地址被選中(步驟13)并且在該地址寫入FLASH的操作被重新執(zhí)行(步驟11)。如果寫入已成功地完成，則檢查該數(shù)據(jù)是否根據(jù)存儲命令都已被傳輸(步驟11)。如果該數(shù)據(jù)未完全被傳輸，則繼續(xù)寫入FLASH的操作(步驟11)，并且如果該數(shù)據(jù)已完全被傳輸，則將表示數(shù)據(jù)傳輸已完成的值寫入控制寄存器REG(步驟15)。
SDRAM一般包括4個(gè)存儲體，即存儲體0-存儲體3，并且規(guī)定了最短時(shí)間間隔Tint-min，該Tint-min為在完成對另一存儲體的存取后一個(gè)存儲體變?yōu)榭纱嫒〉臅r(shí)間周期。
根據(jù)上述的最短時(shí)間間隔Tint-min和時(shí)鐘周期T可確定最短時(shí)間間隔Tint-cycle(周期)，在該最短時(shí)間間隔Tint-cycle，通過命令信號COM(CKE、/CS、/RAS、/CAS、/WE)或地址信號(A0-A15)所輸入的命令或地址實(shí)際上由CHIP2上的控制電路被發(fā)送到DRAM(CHIP3和CHIP4)。
為了實(shí)現(xiàn)高速操作，必須設(shè)置與最短時(shí)間間隔Tint-min和時(shí)鐘周期T相一致的最佳的最短時(shí)間間隔Tint-cycle。例如，在最短時(shí)間間隔Tint-min為20納秒和時(shí)鐘周期T為10納秒的情況下，最佳的時(shí)間間隔Tint-cycle為2個(gè)時(shí)鐘周期。此外，在最短時(shí)間間隔Tint-min為30納秒和時(shí)鐘周期T為10納秒的情況下，最佳的最短時(shí)間間隔Tint-cycle為3個(gè)時(shí)鐘周期。
例如，當(dāng)根據(jù)加載命令或存儲命令在存儲器模塊中正在對DRAM的存儲體3進(jìn)行存取時(shí)，如果通過地址信號(A0-A15)和命令信號(CKE、/CS、/RAS、/CAS、/WE)從存儲器模塊的外部對DRAM的存儲體0進(jìn)行存取，則CHIP2上的控制電路使用上述的最短時(shí)間間隔Tint-cycle可使根據(jù)加載命令或存儲命令對DRAM的存取中斷，并且之后通過地址信號(D-A0到D-A14)和命令信號D-COM(D-CKE、D-/CS、D-/RAS、D-/CAS、D-/WE)向DRAM發(fā)出地址和讀/寫命令以讀取或?qū)懭霐?shù)據(jù)，從而通過地址信號(A0-A15)和命令信號(CKE、/CS、/RAS、/CAS、/WE)處理該存取。在完成該存取后，CHIP2上的控制電路可根據(jù)加載命令或存儲命令重新開始存取。
也就是，即使當(dāng)根據(jù)加載命令或存儲命令在FLASH和DRAM之間的數(shù)據(jù)傳輸在存儲器模塊內(nèi)正在進(jìn)行時(shí)，使用最短時(shí)間間隔Tint-cycle，DRAM從存儲器模塊的外部是可存取的而不需要考慮該數(shù)據(jù)傳輸。這使得能夠解決提高便攜式裝置的性能的需要。
換句話說，由于根據(jù)加載命令或存儲命令在FLASH和DRAM之間的數(shù)據(jù)傳輸在該背景下可被實(shí)現(xiàn)，所以能夠在預(yù)定時(shí)間之前將所需要的數(shù)據(jù)傳輸?shù)紻RAM或FLASH，而不需要考慮來自存儲器模塊外部的存取。這也使得能夠解決提高便攜式裝置的性能的需要。
圖11示出了以設(shè)定為2時(shí)鐘周期的最短時(shí)間間隔Tint讀取和寫入數(shù)據(jù)的操作的示例。
DRAM處于空閑狀態(tài)(步驟1)。當(dāng)存儲體有效命令(activecommand)和行地址通過命令信號COM和地址信號(A0-A15)通過SDRAM接口被輸入時(shí)(步驟2)，CHIP2上的控制電路在2個(gè)時(shí)鐘周期后通過命令信號D-COM和地址信號(D-A0到D-A14)向DRAM(CHIP3和CHIP4)發(fā)出存儲體有效命令和行地址(步驟3)。
之后，當(dāng)讀命令(READ)或?qū)懨?WRITE)和列地址被輸入時(shí)(步驟4)，CHIP2上的控制電路在2個(gè)時(shí)鐘周期后通過命令信號D-COM和地址信號(D-A0到D-A14)向DRAM(CHIP3和CHIP4)發(fā)出讀命令或?qū)懨詈托械刂?步驟5)。
當(dāng)預(yù)充電(precharge)命令和存儲體地址最后被輸入時(shí)(步驟6)，CHIP2上的控制電路在2個(gè)時(shí)鐘周期后通過命令信號D-COM和地址信號(D-A0到D-A14)向DRAM(CHIP3和CHIP4)發(fā)出預(yù)充電命令和存儲體地址(步驟7)。
圖12A示出了改變最短時(shí)間間隔Tint-cycle的程序的示例。在該最短時(shí)間間隔Tint-cycle，通過命令信號COM(CKE、/CS、/RAS、/CAS、/WE)或地址信號(A0-A15)所輸入的命令或地址實(shí)際上被發(fā)送到DRAM(CHIP3和CHIP4)上。
下面將描述圖12A。DRAM處于空閑狀態(tài)(步驟1)。當(dāng)周期時(shí)間改變命令和地址通過命令信號COM和地址信號(A0-A15)被輸入時(shí)，根據(jù)該地址控制寄存器REG被選中，周期時(shí)間改變命令被寫入控制寄存器。之后，根據(jù)周期時(shí)間改變命令，通過命令信號COM或地址信號(A0-A15)所輸入的命令或地址實(shí)際上被發(fā)送到DRAM的時(shí)間被改變(步驟3)。
圖12B示出了以3個(gè)時(shí)鐘周期的最短的時(shí)間間隔Tint-cycle讀取和寫入數(shù)據(jù)的示例，按照該最短時(shí)間間隔Tint-cycle，通過命令信號COM或地址信號(A0-A15)所輸入的命令或地址實(shí)際上被發(fā)送到DRAM(CHIP3和CHIP4)上。在圖12B中，詞“外部”表示從存儲器模塊的外部輸入已完成，即通過CHIP2上控制電路的輸入/輸出端子。其也適用于下列時(shí)間表。
首先，通過命令信號COM輸入存儲體有效命令A(yù)和通過地址信號A0-A15輸入地址R4。緊接著，通過命令信號COM輸入寫命令W；通過地址信號A0-A15輸入地址C0；通過輸入/輸出信號IO0-IO15輸入周期時(shí)間改變命令CY和設(shè)置周期時(shí)間Cy0。通過地址信號A0-A15選中控制寄存器REG，并且將周期時(shí)間改變命令CY和設(shè)置周期時(shí)間Cy0寫入寄存器REG。
之后，根據(jù)周期時(shí)間改變命令CY，CHIP2改變通過命令信號COM或地址信號(A0-A15)所輸入的命令或地址實(shí)際上被發(fā)送到DRAM(CHIP3和CHIP4)的時(shí)間。
之后，按照設(shè)置時(shí)間命令和地址被發(fā)送到DRAM。當(dāng)與存儲體有效命令、行地址、讀命令、列地址、預(yù)充電命令和存儲體地址有關(guān)的最短時(shí)間間隔Tint通過周期時(shí)間改變命令CY變?yōu)?個(gè)時(shí)鐘周期時(shí)，通過命令信號COM和地址信號A0-A15所輸入的存儲體有效命令A(yù)和地址R3、讀命令R和地址C0、預(yù)充電命令P和地址R3在3個(gè)時(shí)鐘周期后通過命令信號D-COM和地址信號D-A0到D-A15被發(fā)送到DRAM以從DRAM的存儲體3(BANK3)讀取數(shù)據(jù)。
圖13示出了當(dāng)根據(jù)加載命令到DRAM的存儲體2的數(shù)據(jù)傳輸正在進(jìn)行時(shí)，當(dāng)通過地址信號A0-A15和命令信號COM對DRAM的存儲體1進(jìn)行數(shù)據(jù)讀存取時(shí)所執(zhí)行的操作。在該種情況下，最短時(shí)間間隔Tint-cycle被設(shè)置為2個(gè)時(shí)鐘周期。
首先，通過命令信號COM輸入存儲體有效命令A(yù)，通過地址信號A0-A15輸入地址R4。緊接著，通過命令信號COM輸入寫命令W；通過地址信號A0-A15輸入地址C4；通過輸入/輸出信號IO0-IO31輸入加載命令Ld、傳輸起始地址Sa和傳輸數(shù)據(jù)大小Da。通過地址信號A0-A15和加載命令Ld選中控制寄存器REG，并且將傳輸起始地址Sa和傳輸數(shù)據(jù)大小Da寫入該寄存器REG。
之后，根據(jù)加載命令，從FLASH讀出數(shù)據(jù)并且將其寫入DRAM的存儲體2。在根據(jù)加載命令將數(shù)據(jù)寫入DRAM的過程中，從地址產(chǎn)生器AGEN存儲體有效命令BA和地址R2分別被發(fā)送到DRAM和命令產(chǎn)生器CGEN。當(dāng)通過命令信號COM輸入存儲體有效命令A(yù)和通過地址信號A0-A15輸入地址R1以在此時(shí)從DRAM的存儲體1讀取數(shù)據(jù)時(shí)，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN以2個(gè)時(shí)鐘周期的延遲向DRAM發(fā)出存儲體有效命令A(yù)和地址R1。在該2個(gè)時(shí)鐘周期期間，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN暫時(shí)停止發(fā)出根據(jù)加載命令將數(shù)據(jù)寫入DRAM的命令。
緊接著，當(dāng)通過命令信號COM輸入讀命令R和通過地址信號A0-A15輸入地址C0時(shí)，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN以2個(gè)時(shí)鐘周期的延遲向DRAM發(fā)出讀命令R和地址C0。
在猝發(fā)長度為4的情況下，通過計(jì)數(shù)器CT地址C0被增加1，并且從地址產(chǎn)生器AGEN和命令產(chǎn)生器CGEN地址C1、C2、C3和讀命令R分別被連續(xù)發(fā)送到DRAM。因此，通過輸入/輸出信號D1-DQ0到DQ15、D2-DQ0到DQ15，對應(yīng)于地址C0、C1、C2和C3的數(shù)據(jù)被讀出。通過IO0-IO31該數(shù)據(jù)最后被讀出。
緊接著，當(dāng)通過命令信號COM輸入預(yù)充電命令P和通過地址信號A0-A15輸入地址B1時(shí)，DRAM的存儲體1進(jìn)入空閑狀態(tài)。
當(dāng)從DRAM的存儲體1讀取數(shù)據(jù)完成時(shí)，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN向DRAM發(fā)出寫命令BW和地址C0、C1、C2和C3以根據(jù)加載命令將數(shù)據(jù)寫入DRAM和將從IO數(shù)據(jù)控制電路IOCON輸出的數(shù)據(jù)(I0、I1、I2、I3)寫入DRAM。
當(dāng)該寫入完成時(shí)，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN向DRAM發(fā)出預(yù)充電命令P和地址B2，并且使DRAM的存儲體2進(jìn)入空閑狀態(tài)。
在根據(jù)加載命令到DRAM的數(shù)據(jù)傳輸正在進(jìn)行期間，數(shù)據(jù)傳輸信號TE保持高，當(dāng)數(shù)據(jù)傳輸不被執(zhí)行時(shí)，數(shù)據(jù)傳輸信號TE保持低。
如上所述，即使當(dāng)根據(jù)加載命令寫入DRAM的操作正在進(jìn)行時(shí)，通過地址信號A0-A15和命令信號COM，在任何時(shí)候都可接受讀存取，并且可以與在DRAM中相同的時(shí)間輸出數(shù)據(jù)。當(dāng)根據(jù)加載命令到DRAM的存儲體2的數(shù)據(jù)傳輸正在進(jìn)行時(shí)，如果通過地址信號A0-A15和命令信號COM對DRAM的存儲體1進(jìn)行寫存取，可執(zhí)行相同的操作。即使當(dāng)根據(jù)加載命令寫入DRAM正在進(jìn)行時(shí)，也可接受通過地址信號A0-A15和命令信號COM的寫存取，并且以與DRAM中相同的時(shí)間將數(shù)據(jù)寫入DRAM。
圖14示出了當(dāng)根據(jù)存儲命令從DRAM的存儲體2(BANK2)的數(shù)據(jù)傳輸正在進(jìn)行時(shí)，當(dāng)通過地址信號A0-A15和命令信號COM獲得對DRAM的存儲體1的數(shù)據(jù)進(jìn)行讀存取時(shí)所執(zhí)行的操作。在該種情況下，最短時(shí)間間隔Tint-cycle被設(shè)置為2個(gè)時(shí)鐘周期。
首先，通過命令信號COM輸入存儲體有效命令A(yù)和通過地址信號A0-A15輸入地址R4。
緊接著，通過命令信號COM輸入寫命令W；通過地址信號A0-A15輸入地址C4；通過輸入/輸出信號IO0-IO31輸入存儲命令St、傳輸起始地址Sa、傳輸數(shù)據(jù)大小Da。通過地址信號A0-A15選中控制寄存器REG，并且將存儲命令St、傳輸起始地址Sa和傳輸數(shù)據(jù)大小Da寫入寄存器REG。
之后，根據(jù)存儲命令，從DRAM的存儲體2讀出數(shù)據(jù)并且將其寫入FLASH。在根據(jù)存儲命令從DRAM讀取數(shù)據(jù)時(shí)，存儲體有效命令BA和地址R2首先從命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN分別發(fā)送至DRAM。當(dāng)通過命令信號COM輸入存儲體有效命令A(yù)和通過地址信號A0-A15輸入地址R1以從DRAM的存儲體1讀取數(shù)據(jù)時(shí)，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN以2個(gè)時(shí)鐘周期的延遲向DRAM發(fā)出存儲體有效命令A(yù)和地址R1。在該2個(gè)時(shí)鐘周期期間，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN暫時(shí)停止發(fā)出根據(jù)存儲命令從DRAM讀取數(shù)據(jù)的命令。
緊接著，當(dāng)通過命令信號COM輸入讀命令R和通過地址信號A0-A15輸入地址C0時(shí)，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN以2個(gè)時(shí)鐘周期的延遲向DRAM發(fā)出讀命令R和地址C0。
在猝發(fā)長度為4的情況下，通過計(jì)數(shù)器CT地址C0被增加1，并且從地址產(chǎn)生器AGEN和命令產(chǎn)生器CGEN地址C1、C2、C3和讀命令R分別被連續(xù)發(fā)送到DRAM。因此，通過輸入/輸出信號D1-DQ0到DQ15、D2-DQ0到DQ15，對應(yīng)于地址C0、C1、C2和C3的數(shù)據(jù)(O0、O1、O2、O3)被讀出。通過IO0-IO31該數(shù)據(jù)最終被讀出。
緊接著，當(dāng)通過命令信號COM輸入預(yù)充電命令P和通過地址信號A0-A15輸入地址B1時(shí)，DRAM的存儲體1進(jìn)入空閑狀態(tài)。
當(dāng)從DRAM的存儲體1讀取數(shù)據(jù)完成時(shí)，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN向DRAM發(fā)出讀命令BR和地址C0、C1、C2、C3以根據(jù)存儲命令從DRAM讀取數(shù)據(jù)。因此，通過輸入/輸出信號D1-DQ0到DQ15、D2-DQ0到DQ15對應(yīng)于地址C0、C1、C2和C3的數(shù)據(jù)(S0、S1、S2、S3)被讀出。當(dāng)該讀取數(shù)據(jù)完成時(shí)，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN向DRAM發(fā)出預(yù)充電命令P和地址B2并且使DRAM的存儲體2進(jìn)入空閑狀態(tài)。在根據(jù)存儲命令從DRAM的數(shù)據(jù)傳輸正在進(jìn)行期間，數(shù)據(jù)傳輸信號TE保持高，當(dāng)數(shù)據(jù)傳輸不被執(zhí)行時(shí)，數(shù)據(jù)傳輸信號TE保持低。
如上所述，即使當(dāng)根據(jù)存儲命令從DRAM的存儲體2讀取數(shù)據(jù)正在進(jìn)行時(shí)，通過地址信號A0-A15和命令信號COM，在任何時(shí)候都可接受讀存取，并且可以與在DRAM中相同的時(shí)間輸出數(shù)據(jù)。
當(dāng)根據(jù)存儲命令從DRAM的存儲體2讀取數(shù)據(jù)的操作正在進(jìn)行中時(shí)，如果通過地址信號A0-A15和命令信號COM進(jìn)行DRAM的存儲體1的數(shù)據(jù)寫存取，則執(zhí)行相同的操作。即使當(dāng)根據(jù)存儲命令從DRAM讀取數(shù)據(jù)的操作正在進(jìn)行時(shí)，也可接受通過地址信號A0-A15和命令信號COM的寫存取，并且可以與DRAM中相同的時(shí)間將數(shù)據(jù)寫入DRAM。
圖15示出了在根據(jù)加載命令到DRAM的存儲體2的數(shù)據(jù)傳輸發(fā)生之前，當(dāng)通過地址信號A0-A15和命令信號COM對DRAM的存儲體1的數(shù)據(jù)進(jìn)行讀存取時(shí)所執(zhí)行的操作。在該種情況下，最短的時(shí)間間隔Tint-cycle被設(shè)置為2個(gè)時(shí)鐘周期。
首先，通過命令信號COM輸入存儲有效命令A(yù)和通過地址信號A0-A15輸入地址R4。
緊接著，通過命令信號COM輸入寫命令W；通過地址信號A0-A15輸入地址C4；通過輸入/輸出信號IO0-IO31輸入加載命令Ld、傳輸起始地址Sa、傳輸數(shù)據(jù)大小Da。通過地址信號A0-A15選中控制寄存器REG，并且將加載命令Ld、傳輸起始地址Sa和傳輸數(shù)據(jù)大小Da寫入寄存器REG。
之后，根據(jù)加載命令，從FLASH讀出數(shù)據(jù)并且將其寫入DRAM的存儲體2。在根據(jù)加載命令寫入DRAM的存儲體2的操作實(shí)際上被執(zhí)行之前，如果通過命令信號COM對DRAM的存儲體1進(jìn)行讀數(shù)據(jù)的存取，則在完成讀取DRAM的存儲體1的數(shù)據(jù)之后，根據(jù)加載命令寫入DRAM的存儲體2的操作被執(zhí)行。
當(dāng)通過命令信號COM輸入存儲體有效命令A(yù)和通過地址信號A0-A15輸入地址R1以讀取DRAM的數(shù)據(jù)時(shí)，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN以2個(gè)時(shí)鐘周期的延遲向DRAM發(fā)出存儲體有效命令A(yù)和地址R1。
緊接著，當(dāng)通過命令信號COM輸入讀命令R和通過地址信號A0-A15輸入地址C0時(shí)，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN以2個(gè)時(shí)鐘周期的延遲向DRAM發(fā)出讀命令R和地址C0。
在猝發(fā)長度為4的情況下，通過計(jì)數(shù)器CT地址C0被增加1，并且從地址產(chǎn)生器AGEN和命令產(chǎn)生器CGEN地址C1、C2、C3和讀命令R分別被發(fā)送到DRAM。因此，通過輸入/輸出信號D1-DQ0到DQ15、D2-DQ0到DQ15，對應(yīng)于地址C0、C1、C2和C3的數(shù)據(jù)被讀出。通過IO0-IO31該數(shù)據(jù)最終被讀出。
緊接著，當(dāng)通過命令信號COM輸入預(yù)充電命令P和通過地址信號A0-A15輸入地址B1時(shí)，DRAM的存儲體1進(jìn)入空閑狀態(tài)。
當(dāng)從DRAM的存儲體1讀取數(shù)據(jù)的操作完成時(shí)，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN向DRAM發(fā)出存儲體有效命令BA和地址R2以根據(jù)加載命令將數(shù)據(jù)寫入DRAM。
緊接著，寫命令BW和地址C0、C1、C2和C3被發(fā)送到DRAM，并且將從IO數(shù)據(jù)控制電路IOCON輸出的數(shù)據(jù)(I0、I1、I2、I3)寫入DRAM的存儲體2。
當(dāng)該寫入完成時(shí)，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN向DRAM發(fā)出預(yù)充電命令P和地址B2，并且DRAM的存儲體2進(jìn)入空閑狀態(tài)。
圖16示出了當(dāng)根據(jù)加載命令到DRAM的存儲體2的數(shù)據(jù)傳輸正在進(jìn)行時(shí)，當(dāng)通過地址信號A0-A15和命令信號COM對DRAM的存儲體1進(jìn)行讀存取時(shí)所執(zhí)行的操作。在該種情況下，最短時(shí)間間隔Tint-cycle被設(shè)置為3個(gè)時(shí)鐘周期。
首先，通過命令信號COM輸入存儲體有效命令A(yù)和通過地址信號A0-A15輸入地址R4。
緊接著，通過命令信號COM輸入寫命令W；通過地址信號A0-A15輸入地址C4；通過輸入/輸出信號IO0-IO31輸入加載命令Ld、傳輸起始地址Sa、傳輸數(shù)據(jù)大小Da。通過地址信號A0-A15選中控制寄存器REG，并且將加載命令Ld、傳輸起始地址Sa和傳輸數(shù)據(jù)大小Da寫入寄存器REG。
之后，根據(jù)加載命令，從FLASH讀出數(shù)據(jù)，并且寫入DRAM的存儲體2。在根據(jù)加載命令將數(shù)據(jù)寫入DRAM的存儲體2的過程中，存儲體有效命令BA和地址R2從命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN首先分別被發(fā)送到DRAM。當(dāng)通過命令信號COM輸入存儲體有效命令A(yù)和通過地址信號A0-A15輸入地址R1以從DRAM的存儲體1讀取數(shù)據(jù)時(shí)，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN以3個(gè)時(shí)鐘周期的延遲向DRAM發(fā)出存儲體有效命令A(yù)和地址R1。在3個(gè)時(shí)鐘周期的該周期中，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN暫時(shí)停止發(fā)出根據(jù)加載命令將數(shù)據(jù)寫入DRAM的命令。
緊接著，當(dāng)通過命令信號COM輸入讀命令R和通過地址信號A0-A15輸入地址C0時(shí)，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN以3個(gè)時(shí)鐘周期的延遲向DRAM發(fā)出讀命令R和地址C0。
在猝發(fā)長度為4的情況下，通過計(jì)數(shù)器CT地址C0被增加1，并且從地址產(chǎn)生器AGEN和命令產(chǎn)生器CGEN地址C1、C2、C3和讀命令R分別被連續(xù)發(fā)送到DRAM。因此，通過輸入/輸出信號D1-DQ0到DQ15、D2-DQ0到DQ15對應(yīng)于地址C0、C1、C2和C3的數(shù)據(jù)被讀出。通過IO0-IO31該數(shù)據(jù)最終被讀出。
緊接著，當(dāng)通過命令信號COM輸入預(yù)充電命令P和通過地址信號A0-A15輸入地址B1時(shí)，DRAM的存儲體1進(jìn)入空閑狀態(tài)。
當(dāng)從DRAM的存儲體1讀取數(shù)據(jù)完成時(shí)，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN向DRAM發(fā)出寫命令BW和地址C0、C1、C2和C3以根據(jù)加載命令將數(shù)據(jù)寫入DRAM和將從IO數(shù)據(jù)控制電路IOCON輸出的數(shù)據(jù)(I0、I1、I2、I3)寫入DRAM。
當(dāng)該寫入完成時(shí)，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN向DRAM發(fā)出預(yù)充電命令P和地址B2，并且使DRAM的存儲體2進(jìn)入空閑狀態(tài)。在根據(jù)加載命令到DRAM的數(shù)據(jù)傳輸正在進(jìn)行期間，數(shù)據(jù)傳輸信號TE保持高，當(dāng)數(shù)據(jù)傳輸不被執(zhí)行時(shí)，數(shù)據(jù)傳輸信號TE保持低。
如上所述，即使當(dāng)根據(jù)加載命令寫入DRAM的操作正在進(jìn)行時(shí)，通過地址信號A0-A15和命令信號COM，在任何時(shí)候都可接受讀存取，并且可以與在DRAM中相同的時(shí)間輸出數(shù)據(jù)。當(dāng)根據(jù)加載命令到DRAM的存儲體2的數(shù)據(jù)傳輸正在進(jìn)行時(shí)，如果通過地址信號A0-A15和命令信號COM對DRAM的存儲體1進(jìn)行寫存取，可執(zhí)行相同的操作。即使當(dāng)根據(jù)加載命令寫入DRAM正在進(jìn)行時(shí)，也可接受通過地址信號A0-A15和命令信號COM的寫存取，并且以與DRAM中相同的時(shí)間將數(shù)據(jù)寫入DRAM。
圖1 7示出了通過命令信號COM和地址信號A0-A15根據(jù)模式寄存器設(shè)置命令MRS改變存儲器模塊的猝發(fā)長度的操作。
存儲器模塊處于空閑狀態(tài)(步驟1)。當(dāng)通過命令信號COM輸入模式寄存器設(shè)置命令(MRSET)和通過地址信號A0-A15輸入猝發(fā)長度BL的值時(shí)(步驟2)，在計(jì)數(shù)器電路CT上猝發(fā)長度的值BL被設(shè)置。對于猝發(fā)長度BL來說，從1-256的值均可被設(shè)置。
圖18是說明通過模式寄存器設(shè)置命令MRS將存儲器模塊的猝發(fā)長度BL設(shè)置為8的情況下，從存儲器模塊的外部執(zhí)行讀取操作的時(shí)間表。
當(dāng)通過命令信號COM輸入存儲體有效命令A(yù)和通過地址信號A0-A15輸入地址R0以讀取DRAM的Bnak0的數(shù)據(jù)時(shí)，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN以2個(gè)時(shí)鐘周期的延遲向DRAM發(fā)出存儲體有效命令A(yù)和地址R1。
緊接著，當(dāng)通過命令信號COM輸入讀命令R和通過地址信號A0-A15輸入地址C0時(shí)，命令產(chǎn)生器CGEN和地址產(chǎn)生器AGEN以2個(gè)時(shí)鐘周期的延遲向DRAM發(fā)出讀命令R和地址C0。
由于猝發(fā)長度被設(shè)置為8，所以通過計(jì)數(shù)器CT地址C0增加1，并且從地址產(chǎn)生器AGEN和命令產(chǎn)生器CGEN，地址C1、C2、C3、C4、C5、C6、C7和讀命令R分別被連續(xù)發(fā)送到DRAM。因此，通過輸入/輸出信號D1-DQ0到DQ15、D2-DQ0到DQ15，對應(yīng)于地址C0-C7的數(shù)據(jù)被讀出，并且通過輸入/輸出信號IO0-IO31被輸出。最后，通過命令信號COM預(yù)充電命令P被輸入和通過地址信號A0-A15地址B0被輸入，并且DRAM的存儲體0進(jìn)入空閑狀態(tài)。
由于按照從1-256的任何猝發(fā)長度，存儲器模塊都是可操作的(如上所述)，所以對于使用本存儲器模塊的系統(tǒng)來說，適合于該指標(biāo)的猝發(fā)長度是可選擇的。
圖19A是說明從存儲器模塊的外部輸入SDRAM的供電中斷命令的方法的時(shí)間表。
首先，通過命令信號COM輸入存儲體有效命令A(yù)和通過地址信號A0-A15輸入地址R4。緊接著，通過命令信號COM輸入寫命令W；通過地址信號A0-A15輸入地址C5；通過輸入/輸出信號IO31-IO0輸入供電中斷命令Of。通過地址信號A0-A15選中控制寄存器REG并且將供電中斷命令Of寫入寄存器REG。之后，根據(jù)供電中斷命令，電源控制電路PCON中斷對SDRAM的供電D-VCC和D-VSSQ。
圖19B是說明從存儲器模塊的外部輸入加電命令以接通SDRAM的電源的方法的時(shí)間表。
通過命令信號COM輸入存儲體有效命令A(yù)和通過地址信號A0-A15輸入地址R4。緊接著，通過命令信號COM輸入寫命令W；通過地址信號A0-A15輸入地址C5；和通過輸入/輸出信號IO0-IO31輸入加電命令On之后，通過地址信號A0-A15選中控制寄存器并且將加電命令On寫入寄存器REG。之后，根據(jù)加電命令，電源控制電路PCON啟動對SDRAM的供電D-VCC和D-VSSQ。之后，執(zhí)行圖4中所示的初始化。
由于利用保持的SDRAM接口的兼容性電源可被控制(如上所述)，所以當(dāng)數(shù)據(jù)不必保持在DRAM中時(shí)可中斷DRAM的電源，并且因此可降低存儲器模塊的電源消耗。此外，通過DRAM的加電命令可將電源提供到DRAM，并且因此可很快地再次使用DRAM。
圖20是說明使用在包括存儲器模塊的圖1中所示的CHIP1(FLASH)中的NAND型閃存的示例的方框圖。
CHIP1包括運(yùn)算邏輯控制器L-CONT、控制電路CTL、輸入/輸出控制電路I/O-CONT、狀態(tài)寄存器STREG、地址寄存器ADREG、控制寄存器COMREG、就緒/忙電路R/B、高壓產(chǎn)生電路V-GEN、行地址緩沖器ROW-BUF、行地址譯碼器ROW-DEC、列緩沖器COL-BUF、列譯碼器COL-DEC、數(shù)據(jù)寄存器DATA-REG、檢測放大器S-AMP和存儲器陣列MA。
CHIP1的操作與常規(guī)地廣泛使用的NAND型閃存的操作方式相同。
圖21示出了從構(gòu)成CHIP1的NAND型閃存中讀取數(shù)據(jù)的操作。當(dāng)芯片允許信號F-/CE變低，命令鎖存允許信號F-CLE變高，和寫允許信號F-/WE上升時(shí)，用于讀命令的命令碼Rcode通過輸入/輸出信號F-IO0到F-IO7被輸入，之后，當(dāng)?shù)刂锋i存允許信號F-ALE變高和第二、第三、第四寫允許信號F-/WE上升時(shí)，頁面地址通過輸入/輸出信號F-IO0到F-IO7被輸入。
將對應(yīng)于輸入頁面地址的528字節(jié)數(shù)據(jù)從存儲器陣列MA傳輸?shù)綌?shù)據(jù)寄存器DATA-REG。當(dāng)將數(shù)據(jù)從存儲器陣列MA傳輸?shù)綌?shù)據(jù)寄存器DATA-REG時(shí)，閃存處于操作中并且就緒/忙電路R/B使就緒/忙信號F-R/B變低。當(dāng)數(shù)據(jù)傳輸完成時(shí)，與讀允許信號F-/RE的下降沿同步，在數(shù)據(jù)寄存器DATA-REG中的數(shù)據(jù)按8位順序讀出并且通過輸入/輸出信號F-IO0到F-IO7被輸出。
圖22是說明具有使用在存儲器模塊的CHIP1(FLASH)中的AND型閃存的存儲器模塊的構(gòu)造的示例的示圖。與圖1相比較可以看出，圖22中的在CHIP1(FLASH)和CHIP2(CTL_LOGIC)之間的一些信號與圖1中的信號是不同的。更具體地說，在圖22中，在圖1中所出現(xiàn)的命令鎖存允許信號F-CLE、地址鎖存允許信號F-ALE、讀允許信號F-/RE和寫保護(hù)信號F-WO被省略，而輸出允許信號F-OE、串行時(shí)鐘信號F-SC、復(fù)位信號F-/RES和命令數(shù)據(jù)允許信號F-CDE被設(shè)置。
圖23是說明用于存儲器模塊中的AND型閃存的構(gòu)造的示例的方框圖。
AND型閃存的CHIP1(FLASH)由包括控制信號緩沖器C-BUF、命令控制器C-CTL、多路復(fù)用器MUX、數(shù)據(jù)輸入緩沖器DI-BUF、輸入數(shù)據(jù)控制器DC、扇區(qū)地址緩沖器SA-BUF、X譯碼器X-DEC、存儲器陣列MA(FLASH)、Y地址計(jì)數(shù)器Y-CTF、Y譯碼器Y-DEC、檢測放大電路S-AMP、數(shù)據(jù)寄存器DATA-REG和數(shù)據(jù)輸出緩沖器DO-BUF的各塊組成。CHIP1的操作與常規(guī)地廣泛使用的AND型閃存的操作方式系統(tǒng)。使用該CHIP1(FLASH)可構(gòu)成本實(shí)施例中的存儲器模塊。
圖24示出了從構(gòu)成CHIP1的AND型FLASH存儲器中讀取數(shù)據(jù)的操作。
當(dāng)芯片允許信號F-/CE變低，命令數(shù)據(jù)允許信號F-CDE變低和寫允許信號F-/WE上升時(shí)，用于讀命令的命令碼Rcode通過輸入/輸出信號F-IO0到F-IO7被輸入。當(dāng)?shù)诙偷谌龑懺试S信號F-/WE上升時(shí)，扇區(qū)地址通過輸入/輸出信號F-IO0到F-IO7被輸入。
將對應(yīng)于輸入扇區(qū)地址的2千字節(jié)的數(shù)據(jù)從存儲器陣列MA傳輸?shù)綌?shù)據(jù)寄存器DATA-REG。當(dāng)將數(shù)據(jù)從存儲器陣列MA傳輸?shù)綌?shù)據(jù)寄存器DATA-REG時(shí)，F(xiàn)LASH處于操作中并且F-RDY/BUSY變低。當(dāng)數(shù)據(jù)傳輸完成時(shí)，與串行時(shí)鐘信號F-SC的上升沿同步，在數(shù)據(jù)寄存器DATA-REG中的數(shù)據(jù)按8位順序讀出，并且通過輸入/輸出信號F-IO0到F-IO7被讀出。
圖25是說明本實(shí)施例中的DRAM的構(gòu)造的示例的方框圖。DRAM包括X地址緩沖器X-ADB、刷新計(jì)數(shù)器REF-CT、X譯碼器X-DEC、存儲器陣列MA、Y地址緩沖器Y-ADB、Y地址計(jì)數(shù)器Y-CT、Y譯碼器Y-DEC、檢測放大電路S-AMP、輸入數(shù)據(jù)緩沖器電路IN-BUF、輸出數(shù)據(jù)緩沖器電路OUT-BUF、控制電路CTL_LOGIC、模式寄存器MREG和定時(shí)產(chǎn)生電路TG。
DRAM為常規(guī)使用的通用SDRAM。更具體地說，DRAM包括4個(gè)存儲體，即BANK-A0、BANK-A1、BANK-B0和BANK-B1，每一存儲體可彼此獨(dú)立地運(yùn)行，在這些存儲體中，地址輸入端子和數(shù)據(jù)輸入/輸出端子以分時(shí)方式被共享并以逐個(gè)存儲體的方式被使用。使用這些DRAM可構(gòu)成本實(shí)施例中的存儲器模塊。
圖26是說明本實(shí)施例中的DRAM的構(gòu)造的另一示例的方框圖。DRAM包括X地址緩沖器X-ADB、刷新計(jì)數(shù)器REF-CT、X譯碼器X-DEC、存儲器陣列MA、Y地址緩沖器Y-ADB、Y地址計(jì)數(shù)器Y-CT、Y譯碼器Y-DEC、檢測放大電路S-AMP、輸入數(shù)據(jù)緩沖器電路IN-BUF、輸出數(shù)據(jù)緩沖器電路OUT-BUF、控制電路CTL_LOGIC、模式寄存器MREG、擴(kuò)展模式寄存器EMREG和定時(shí)產(chǎn)生電路TG。
通過將擴(kuò)展模式寄存器EMREG加到常規(guī)使用的通用SDRAM上可獲得DRAM，使得在自刷新期間和保證溫度范圍內(nèi)的數(shù)據(jù)保持區(qū)的改變和輸出緩沖器的驅(qū)動性能的改變是可能的。因此，可產(chǎn)生服務(wù)環(huán)境的最佳設(shè)置，并且使用這些DRAM可構(gòu)成本實(shí)施例中的存儲器模塊。
如上所述，在本發(fā)明的存儲器模塊中，確保了DRAM中根據(jù)SDRAM接口方法將FLASH中的部分?jǐn)?shù)據(jù)或所有數(shù)據(jù)復(fù)制到的區(qū)域，并且數(shù)據(jù)從FLASH到DRAM被提前傳輸。結(jié)果，F(xiàn)LASH中的數(shù)據(jù)可以與讀出DRAM中的數(shù)據(jù)相同的速度被讀出。為了將數(shù)據(jù)寫入FLASH，可一次將數(shù)據(jù)寫入DRAM和按照需要將數(shù)據(jù)寫回到FLASH。結(jié)果，數(shù)據(jù)寫入速度也與DRAM中的數(shù)據(jù)寫入速度相同。
在存儲器模塊內(nèi)從FLASH讀取數(shù)據(jù)的過程中，執(zhí)行錯(cuò)誤檢測和錯(cuò)誤校正。在寫入數(shù)據(jù)的過程中，對于任何未正確執(zhí)行寫入的故障地址，執(zhí)行替換處理。結(jié)果，提高了處理速度并且保持了高可靠性。
由于大容量的DRAM被使用，所以除了可復(fù)制FLASH中的數(shù)據(jù)的區(qū)域外，確保了大容量的工作區(qū)，并且這使得能夠解決提高蜂窩式電話性能的需要。
即使當(dāng)根據(jù)加載命令或存儲命令在FLASH和DRAM之間的數(shù)據(jù)傳輸在存儲器模塊內(nèi)正在進(jìn)行時(shí)，從存儲器模塊的外部DRAM也是可存取的而不需要考慮該數(shù)據(jù)傳輸，這使得能夠解決提高便攜式裝置的性能的需要。
由于在該背景下根據(jù)加載命令或存儲命令的在FLASH和DRAM之間的數(shù)據(jù)傳輸可被實(shí)現(xiàn)(如上所述)，所以在預(yù)定時(shí)間前能夠?qū)⑺枰臄?shù)據(jù)從FLASH傳輸?shù)紻RAM和將所需要的數(shù)據(jù)從DRAM傳輸?shù)紽LASH。這使得能夠解決提高便攜式裝置的性能的需要。
由于對于存儲器模塊的猝發(fā)長度可設(shè)置從1-256的任何值，所以使用本存儲器模塊的便攜式裝置可靈活地選擇適合于該指標(biāo)的猝發(fā)長度。
由于當(dāng)電源接通時(shí)所需要的程序從FLASH到DRAM被自動傳輸，所以便攜式裝置一被啟動存儲器模塊就變?yōu)榭纱嫒〉?。這也使得能夠解決提高便攜式裝置的性能的需要。
此外，由于初始程序區(qū)說明數(shù)據(jù)可被重寫以改變在加電時(shí)數(shù)據(jù)傳輸?shù)拇笮。钥伸`活地滿足便攜式裝置的需要以提高其的性能。
在完成加電后從FLASH到DRAM的初始程序的傳輸后，DRAM進(jìn)入刷新狀態(tài)。結(jié)果，數(shù)據(jù)可以低功率被保持在DRAM中直到通過地址信號(A0-A15)和命令信號COM取消自刷新狀態(tài)的命令被輸入為止。此外，可快速和準(zhǔn)確地轉(zhuǎn)換刷新控制。
由于可利用保持的SDRAM接口的兼容性控制電源，所以當(dāng)數(shù)據(jù)不需要保持在DRAM中時(shí)可中斷對DRAM的供電，并且因此可降低存儲器模塊的功率消耗。此外，通過DRAM的加電命令可將電源提供到DRAM，由此可很快地重新使用DRAM。
實(shí)施例2圖27A和27B示出了適用于本發(fā)明的存儲器系統(tǒng)的存儲器模塊的第二實(shí)施例。圖27A是存儲器模塊的頂視圖，圖27B是沿著頂視圖的線A-A’所形成的剖面圖。
在本實(shí)施例的存儲器模塊中，CHIP1(FLASH)、CHIP2(CTL_LOGIC)、CHIP3(DRAM1)和CHIP4(DRAM2)被安裝在通過球柵陣列(BGA)被安裝在裝置上的PCB板(例如由環(huán)氧玻璃襯底構(gòu)成的印刷電路板)上。其中信號和電源焊接點(diǎn)(pad)按行排列在所謂的芯片中心的通用DRAM的裸芯片被用于CHIP3和CHIP4，但不限于此。其中信號和電源焊接點(diǎn)按行排列在所謂的芯片一端的通用FLASH的裸芯片被用于CHIP1，但不限于此。
在CHIP1上的焊接點(diǎn)和PCB板上的焊接點(diǎn)通過焊接線(bonding wire)(PATH2)彼此相連，CHIP2上的焊接點(diǎn)和PCB上的焊接點(diǎn)通過焊接線(PATH3)彼此相連。CHIP3和CHIP4通過焊接線(PATH1)與CHIP2相連。
CHIP1和CHIP2通過焊接線(PATH4)彼此相連。裝有芯片的PCB板的上端為樹脂模制的以保護(hù)芯片和連接線。金屬、陶瓷或樹脂層(COVER)可另外置于其上。
在本實(shí)施例中，裸芯片被直接安裝在印刷電路板PCB上，因此可獲得具有較小安裝區(qū)的存儲器模塊。此外，由于該芯片可被置于另一個(gè)芯片的附近，所以可降低芯片之間的接線長度。通過使用用于芯片之間的接線和用于每一芯片和板之間的接線的接線焊接方法，該存儲器模塊可以少量的處理被生產(chǎn)。
此外，通過使用焊接線直接連接芯片，可降低板上的焊接點(diǎn)的數(shù)量和焊接線的數(shù)量，并且可以少量的處理生產(chǎn)存儲器模塊。由于可使用大量生產(chǎn)的通用DRAM的裸芯片，所以便宜的存儲器模塊可穩(wěn)定地被提供。如果使用樹脂層，則可提高存儲器模塊的魯棒性。如果使用陶瓷或金屬層，則可獲得具有良好的散熱和屏蔽效果以及強(qiáng)度特性的存儲器模塊。
圖28A和28B示出了圖27A和27B中所示的存儲器模塊的構(gòu)造的改進(jìn)。圖28A是該改進(jìn)的頂視圖，圖28B是沿著頂視圖的線A-A’所產(chǎn)生的剖面圖。
在該改進(jìn)中，CHIP1(CLT_LOGIC)被置于CHIP3和CHIP4上。焊接線被用于在CHIP2和CHIP3之間和在CHIP2、CHIP4之間的接線(PATH5)。CHIP1上的焊接點(diǎn)和PCB板上的焊接點(diǎn)通過焊接線(PATH2)彼此相連，CHIP2上的焊接點(diǎn)和PCB板上的焊接點(diǎn)通過焊接線(PATH3)彼此相連。CHIP1和CHIP4通過焊接線(PATH4)彼此相連。
該安裝方法能夠減少印刷電路板PCB的區(qū)域。此外，在堆疊芯片之間的接線PATH5能夠縮短接線的長度，并且這也提高了接線的可靠性和降低了傳到外部的噪音。
實(shí)施例3圖29示出了使用適用于本發(fā)明的存儲器系統(tǒng)的存儲器模塊的蜂窩式電話的實(shí)施例。蜂窩式電話包括天線ANT、無線電塊RF、基帶塊BB、語音編碼譯碼器塊SP、揚(yáng)聲器SK、麥克風(fēng)MK、處理器CPU、液晶顯示器LCD、鍵盤KEY和實(shí)施例1或?qū)嵤├?中所描述的存儲器模塊MEM。
下面將描述在電話呼叫期間所執(zhí)行的操作。
通過天線ANT所接收的語音通過無線電塊RF被放大并且被輸入到基帶塊BB，在該基帶塊BB中，語音的模擬信號被轉(zhuǎn)換為數(shù)字信號，錯(cuò)誤校正譯碼被執(zhí)行，并且該信號被輸出到語音編碼譯碼器塊SP。語音編存譯碼器塊將該數(shù)字信號轉(zhuǎn)換為模擬信號并且將該信號輸出到揚(yáng)聲器SK。因此通過揚(yáng)聲器可聽到在另一端的對方的聲音。
當(dāng)用戶執(zhí)行一系列操作時(shí)所執(zhí)行的操作包括從蜂窩式電話存取網(wǎng)站，下載音樂數(shù)據(jù)、再現(xiàn)和聽音樂、最后存儲該下載音樂數(shù)據(jù)。
操作系統(tǒng)和應(yīng)用程序(例如電子郵件軟件、萬維網(wǎng)瀏覽器、音樂再現(xiàn)軟件、游戲軟件)被存儲在存儲器模塊MEM中。
當(dāng)啟動萬維網(wǎng)瀏覽器的指示通過鍵盤被給出時(shí)，存儲在存儲器模塊MEM的FLASH中的萬維網(wǎng)瀏覽器的程序被傳輸?shù)较嗤鎯ζ髂K中的DRAM，當(dāng)對DRAM的傳輸完成時(shí)，通過處理器CPU，DRAM中的萬維網(wǎng)瀏覽器的程序被執(zhí)行，并且該萬維網(wǎng)瀏覽器被顯示在液晶顯示器LCD上。當(dāng)用戶存取所需要的網(wǎng)站并且通過鍵盤KEY給出指示以下載最喜歡的音樂數(shù)據(jù)時(shí)，該音樂數(shù)據(jù)通過天線ANT被接收，由無線電塊RF放大，并且被輸入到基帶塊BB。在該基帶塊BB中，作為模擬信號的該音樂數(shù)據(jù)被轉(zhuǎn)換為數(shù)字信號，并且錯(cuò)誤校正和譯碼被執(zhí)行。最后，該數(shù)字化音樂數(shù)據(jù)被存儲在存儲器模塊MEM的DRAM中，然后被傳輸?shù)紽LASH。
當(dāng)啟動音樂再現(xiàn)程序的指示通過鍵盤KEY被給出時(shí)，存儲在存儲器模塊MEM的FLASH中的音樂再現(xiàn)程序被傳輸?shù)较嗤鎯ζ髂K的DRAM中。當(dāng)對DRAM的傳輸完成時(shí)，處理器CPU執(zhí)行DRAM中的音樂再現(xiàn)程序，并且該音樂再現(xiàn)程序被顯示在液晶顯示器LCD上。
當(dāng)用戶通過鍵盤KEY給出所需要的指示以收聽DRAM下載的音樂數(shù)據(jù)時(shí)，處理器CPU執(zhí)行音樂再現(xiàn)程序并且處理存儲在DRAM中的音樂數(shù)據(jù)。結(jié)果，通過揚(yáng)聲器SK可收聽音樂。
由于本發(fā)明的存儲器模塊使用大容量的DRAM，所以萬維網(wǎng)瀏覽器和音樂再現(xiàn)程序被保持在DRAM中，并且，由CPU可同時(shí)執(zhí)行這兩個(gè)程序。此外，能夠同時(shí)啟動電子郵件程序以發(fā)送和接收郵件。
即使退出萬維網(wǎng)瀏覽器，因?yàn)樵摓g覽器被保持在存儲器模塊的DRAM中，所以可立刻重新啟動該瀏覽器。
當(dāng)中斷供電的指示通過鍵盤被輸入時(shí)，存儲器模塊僅使SDRAM操作以保持最小的所需要數(shù)據(jù)，因此功率消耗被降低。
如上所述，適應(yīng)本發(fā)明存儲器系統(tǒng)的存儲器模塊的使用使得能夠存儲大量的郵件、音樂再現(xiàn)和應(yīng)用程序、音樂數(shù)據(jù)、靜態(tài)圖像數(shù)據(jù)、動態(tài)圖像數(shù)據(jù)等，并且能夠同時(shí)執(zhí)行多個(gè)程序。
其它實(shí)施例本發(fā)明包括但不限于下面的其它實(shí)施例。
一種包括形成于第一半導(dǎo)體芯片上的動態(tài)隨機(jī)存取存儲器的半導(dǎo)體存儲裝置被設(shè)置，其中動態(tài)隨機(jī)存取存儲器包括多個(gè)存儲體；其中動態(tài)隨機(jī)存取存儲器被配置以接收時(shí)鐘信號和地址信號；其中時(shí)鐘信號和地址信號從第一半導(dǎo)體芯片的外部產(chǎn)生；其中時(shí)鐘信號具有1個(gè)時(shí)鐘周期；其中在多個(gè)存儲體的另一存儲體被存取后存取多個(gè)存儲體中的其中一個(gè)存儲體的最短時(shí)間間隔為時(shí)鐘周期的2倍或更多倍。
或者，半導(dǎo)體存儲裝置還包括被配置用以改變最短時(shí)間間隔的控制電路，其中該變化被配置為由控制電路外部的端子控制。
或者，控制電路形成于第二半導(dǎo)體芯片上，其中第二半導(dǎo)體芯片包括同步動態(tài)隨機(jī)存取存儲器的接口。
或者，動態(tài)隨機(jī)存取存儲器被進(jìn)一步配置以使用非易失性存儲器執(zhí)行數(shù)據(jù)傳輸，其中動態(tài)隨機(jī)存取存儲器被進(jìn)一步配置以在數(shù)據(jù)傳輸期間從動態(tài)隨機(jī)存取存儲器的外部可對其進(jìn)行存取，而不考慮該數(shù)據(jù)傳輸。
或者，由于使用最短的時(shí)間間隔，從動態(tài)隨機(jī)存取存儲器的外部可存取該動態(tài)隨機(jī)存取存儲器。
或者，該半導(dǎo)體裝置被配置以被用于便攜式通信裝置。
或者，根據(jù)加載命令和存儲命令中的至少一個(gè)命令進(jìn)行數(shù)據(jù)傳輸。
或者，在將發(fā)生的固定數(shù)據(jù)傳輸?shù)慕o定時(shí)間之前進(jìn)行數(shù)據(jù)傳輸，而不使用該最短時(shí)間間隔。
本發(fā)明的效果如上所述，本發(fā)明所產(chǎn)生的效果包括以下內(nèi)容，但不限于此第一，在適用于本發(fā)明的存儲器系統(tǒng)的存儲器模塊中，確保了FLASH部分?jǐn)?shù)據(jù)或所有數(shù)據(jù)可被復(fù)制到的區(qū)域，并且提前將數(shù)據(jù)從FLASH傳輸?shù)紻RAM，由此以與讀取或?qū)懭隓RAM中的數(shù)據(jù)相同的速度，F(xiàn)LASH中的數(shù)據(jù)可被讀取或?qū)懭搿?br>
第二，在存儲器模塊內(nèi)從FLASH中讀取數(shù)據(jù)的過程中，錯(cuò)誤檢測和校正被執(zhí)行。在寫入的過程中，對于未正確執(zhí)行寫入的故障地址，替換處理被執(zhí)行。這提高了處理速度和處理的可靠性。
第三，由于該存儲器模塊使用大容量的DRAM，所以除了確保FLASH數(shù)據(jù)可被復(fù)制到的區(qū)域以外，還可確保大容量的工作區(qū)，這使得能夠解決提高蜂窩式電話的性能的需要。
第四，即使當(dāng)根據(jù)加載命令或存儲命令在FLASH和DRAM之間的數(shù)據(jù)傳輸在存儲器模塊內(nèi)正在進(jìn)行時(shí)，從存儲器模塊的外部DRAM也是可存取，而不需要考慮該數(shù)據(jù)傳輸。這使得能夠解決提高便攜式裝置的性能的需要。
第五，由于對于存儲器模塊的猝發(fā)長度可設(shè)置從1-256的任何值，所以對于使用本存儲器模塊的便攜式裝置可靈活地選擇適合于該指標(biāo)的猝發(fā)長度。
第六，由于當(dāng)電源接通時(shí)所需要的程序從FLASH到DRAM被自動傳輸，所以便攜式裝置一被啟動，存儲器模塊就變?yōu)榭纱嫒〉摹＿@也使得能夠解決提高便攜式裝置的性能的需要。
此外，由于初始程序區(qū)說明數(shù)據(jù)可被重寫以改變在加電的傳輸數(shù)據(jù)的大小，所以可靈活地滿足便攜式裝置的需要，這有助于提高便攜式裝置的性能。
第七，在完成在加電后從FLASH到DRAM的初始程序的傳輸后，DRAM進(jìn)入自刷新狀態(tài)。結(jié)果，數(shù)據(jù)可以低功率被保持在DRAM直到取消自刷新狀態(tài)的命令通過地址信號(A0-A15)和命令信號COM被輸入為止。此外，刷新控制可被迅速地和準(zhǔn)確地轉(zhuǎn)換。
第八，由于可利用保持的SDRAM接口的兼容性控制電源，所以當(dāng)數(shù)據(jù)不需要保持在DRAM中時(shí)可中斷DRAM的供電，因此存儲器模塊的功率消耗可被降低。此外，通過DRAM的加電命令可將電源提供到DRAM，因此DRAM可很快地被重新使用。
第九，多個(gè)半導(dǎo)體芯片被封裝在一個(gè)封裝體中，并且具有較小安裝區(qū)的存儲器模塊被獲得。
在上述的說明中，參照其的具體實(shí)施例已詳細(xì)地描述了本發(fā)明。然而，很顯然，在不脫離本發(fā)明的精神和范圍的情況下可對其進(jìn)行各種修改和變化。因此，應(yīng)當(dāng)理解上述的說明和附圖僅是示例而非具有限制意義。
權(quán)利要求
1.一種存儲器系統(tǒng)，包括非易失性存儲器；同步動態(tài)隨機(jī)存取存儲器；包括控制電路的多個(gè)電路，該控制電路與非易失性存儲器和同步動態(tài)隨機(jī)存取存儲器耦合，并且控制對非易失性存儲器和同步動態(tài)隨機(jī)存取存儲器的存?。缓投鄠€(gè)與所述多個(gè)電路耦合的輸入/輸出端子，其中在從非易失性存儲器到同步動態(tài)隨機(jī)存取存儲器的數(shù)據(jù)傳輸中校正了錯(cuò)誤的數(shù)據(jù)被傳輸。
2.權(quán)利要求1的存儲器系統(tǒng)，其中通過輸入/輸出端子從外部所輸入的存儲體有效命令以2個(gè)時(shí)鐘周期的等待時(shí)間或更長的等待時(shí)間被輸出到同步動態(tài)隨機(jī)存取存儲器。
3.權(quán)利要求2的存儲器系統(tǒng)，其中在該等待時(shí)間用于在非易失性存儲器和同步動態(tài)隨機(jī)存取存儲器之間的數(shù)據(jù)傳輸?shù)耐絼討B(tài)隨機(jī)存取存儲器讀命令和寫命令的發(fā)出被暫時(shí)停止，并且通過輸入/輸出端子從外部所輸入的存儲體有效命令變?yōu)樵试S。
4.權(quán)利要求2的存儲器系統(tǒng)，其中該等待時(shí)間是可編程的。
5.權(quán)利要求4的存儲器系統(tǒng)，其中該等待時(shí)間的編程可通過輸入/輸出端子從外部被執(zhí)行。
6.權(quán)利要求1的存儲器系統(tǒng)，其中以為同步動態(tài)隨機(jī)存取存儲器設(shè)定的猝發(fā)長度的整倍數(shù)的猝發(fā)長度，讀操作和寫操作被執(zhí)行。
7.一種存儲器系統(tǒng)，包括非易失性存儲器；同步動態(tài)隨機(jī)存取存儲器；包括控制電路的多個(gè)電路，該控制電路與非易失性存儲器和同步動態(tài)隨機(jī)存取存儲器耦合，并且控制對非易失性存儲器和同步動態(tài)隨機(jī)存取存儲器的存?。缓投鄠€(gè)與所述多個(gè)電路耦合的輸入/輸出端子，其中指示在非易失性存儲器和同步動態(tài)隨機(jī)存取存儲器之間的數(shù)據(jù)傳輸?shù)拿睿甘緮嚅_同步動態(tài)隨機(jī)存取存儲器的工作電源的命令和指示接通工作電源的命令通過同步動態(tài)隨機(jī)存取存儲器接口分別被發(fā)出。
8.一種存儲器系統(tǒng)，包括非易失性存儲器；同步動態(tài)隨機(jī)存取存儲器；包括控制電路的多個(gè)電路，該控制電路與非易失性存儲器和同步動態(tài)隨機(jī)存取存儲器耦合，并且控制對非易失性存儲器和同步動態(tài)隨機(jī)存取存儲器的存取；和多個(gè)與所述多個(gè)電路耦合的輸入/輸出端子，其中指示當(dāng)工作電源接通時(shí)，從非易失性存儲器到同步動態(tài)隨機(jī)存取存儲器的初始傳輸?shù)臄?shù)據(jù)范圍的傳輸范圍數(shù)據(jù)被保持在非易失性存儲器中。
9.權(quán)利要求8的存儲器系統(tǒng)，其中保持在非易失性存儲器中的傳輸范圍數(shù)據(jù)從非易失性存儲器中被讀出，并且當(dāng)工作電源接通時(shí)，在由讀出的傳輸范圍數(shù)據(jù)指示的該范圍內(nèi)的非易失性存儲器中的數(shù)據(jù)被初始傳輸?shù)酵絼討B(tài)隨機(jī)存取存儲器并且被保持在那里。
10.權(quán)利要求8的存儲器系統(tǒng)，其中傳輸范圍數(shù)據(jù)在非易失性存儲器中是可編程的。
11.權(quán)利要求1的存儲器系統(tǒng)，其中非易失性存儲器為與非型閃存。
12.權(quán)利要求1的存儲器系統(tǒng)，其中非易失性存儲器形成于第一半導(dǎo)體芯片上，其中電路形成于第二半導(dǎo)體芯片上，其中同步動態(tài)隨機(jī)存取存儲器的一部分形成于第三半導(dǎo)體芯片上，其中同步動態(tài)隨機(jī)存取存儲器的另一部分形成于第四半導(dǎo)體芯片上，其中存儲器系統(tǒng)為多芯片存儲器模塊，其中第一、第二、第三和第四半導(dǎo)體芯片被安裝并且被密封在電路板上。
13.權(quán)利要求1的存儲器系統(tǒng)，其中用于設(shè)置在同步動態(tài)隨機(jī)存取存儲器中的模式寄存器和擴(kuò)展模式寄存器中的數(shù)據(jù)被保持。
14.權(quán)利要求13的存儲器系統(tǒng)，其中當(dāng)電源接通時(shí)，模式寄存器設(shè)置操作和擴(kuò)展模式寄存器設(shè)置操作被初始執(zhí)行以設(shè)置在同步動態(tài)隨機(jī)存取存儲器中的模式寄存器和擴(kuò)展模式寄存器中的數(shù)據(jù)。
15.權(quán)利要求9的存儲器系統(tǒng)，其中當(dāng)電源接通時(shí)初始執(zhí)行的從非易失性存儲器到同步動態(tài)隨機(jī)存取存儲器的數(shù)據(jù)傳輸正在進(jìn)行時(shí)，在同步動態(tài)隨機(jī)存取存儲器上自動刷新操作被執(zhí)行。
16.權(quán)利要求9的存儲器系統(tǒng)，其中在當(dāng)電源接通時(shí)初始執(zhí)行的從非易失性存儲器到同步動態(tài)隨機(jī)存取存儲器的數(shù)據(jù)傳輸一完成之后，同步動態(tài)隨機(jī)存取存儲器立即就保持自刷新狀態(tài)。
17.權(quán)利要求16的存儲器系統(tǒng)，其中在完成數(shù)據(jù)傳輸后，同步動態(tài)隨機(jī)存取存儲器取消自刷新狀態(tài)，并且數(shù)據(jù)從同步動態(tài)隨機(jī)存取存儲器被讀出。
18.權(quán)利要求1的存儲器系統(tǒng)，其中非易失性存儲器為與型閃存。
19.權(quán)利要求1的存儲器系統(tǒng)，其中非易失性存儲器具有錯(cuò)誤校正電路。
20.權(quán)利要求19的存儲器系統(tǒng)，其中非易失性存儲器具有地址替換電路。
全文摘要
提供了一種使用動態(tài)隨機(jī)存取存儲器和閃存的系統(tǒng)和方法。在一個(gè)示例中，該系統(tǒng)包括非易失性存儲器；同步動態(tài)隨機(jī)存取存儲器；包括控制電路的多個(gè)電路，該控制電路與非易失性存儲器和同步動態(tài)隨機(jī)存取存儲器耦合，并且控制對非易失性存儲器和同步動態(tài)隨機(jī)存取存儲器的存取；和多個(gè)與所述電路耦合的輸入/輸出端子，其中在從非易失性存儲器到同步動態(tài)隨機(jī)存取存儲器的數(shù)據(jù)傳輸中校正了錯(cuò)誤的數(shù)據(jù)被傳輸。
文檔編號G11C11/401GK1482619SQ0314942
公開日2004年3月17日 申請日期2003年6月18日 優(yōu)先權(quán)日2002年9月11日
發(fā)明者三浦誓士, 鮎川一重, 巖村哲哉, 哉, 重 申請人:株式會社日立制作所, 日立超大規(guī)模集成電路系統(tǒng)株式會社