專利名稱：半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器件，具體的涉及電流讀出型半導(dǎo)體存儲器件，其中存儲在存儲單元中的數(shù)據(jù)通過使用流過參考單元的參考電流讀出。
背景技術(shù)：
在動態(tài)半導(dǎo)體存儲器件(DRAM)上遇到的挑戰(zhàn)是在小于0.1μm的設(shè)計規(guī)則F中將單元尺寸減小到小于6F2。作為能夠?qū)崿F(xiàn)該挑戰(zhàn)的DRAM，提出了在存儲單元中包括FBC(浮體(floatingbody)晶體管單元)的DRAM(參看，例如，日本專利申請No.2001-245584、日本專利申請No.2001-328204和日本專利申請No.2001-220461)。這些文獻的全部內(nèi)容在這里引入作為參考。
日本專利申請No.2001-245584對應(yīng)于美國專利申請公開No.2002/0051378，日本專利申請No.2001-328204對應(yīng)于美國專利申請公開No.2002/0114191，日本專利申請No.2001-220461對應(yīng)于美國專利申請公開No.09/964851。這些文獻的全部內(nèi)容在這里引入作為參考。
FBC包括具有形成在SOI(絕緣體上外延硅)等上的浮體(floating body)的MISFET(金屬絕緣半導(dǎo)體場效應(yīng)晶體管)，并且通過沖擊電離將多數(shù)載流子注入到MISFET的浮體并通過正向偏置源極區(qū)或漏極區(qū)和浮體之間的PN結(jié)抽取多數(shù)載流子來改變浮體的電位，從而通過體效應(yīng)(body effect)改變MISFET的閾值電壓Vth，從而存儲數(shù)據(jù)。
圖13是具有由FBC存儲單元MC構(gòu)成的8K比特存儲單元陣列MCA的半導(dǎo)體存儲器件的局部配置圖。如圖13所示，具有由FBC構(gòu)成的存儲單元陣列MCA的半導(dǎo)體存儲器件采用雙端型讀出放大器系統(tǒng)，其中讀出放大器電路10布置在存儲單元陣列MCA的兩側(cè)。在該存儲單元陣列MCA中，位線選擇電路12從八個位線BL中選擇一個位線BL，并將其連接到讀出放大器電路10，并且為兩個讀出放大器電路10提供一個參考電壓產(chǎn)生電路14。
FBC是能夠非破壞性讀出的存儲單元MC，單元電流從MISFET的漏極流到源極，并檢測流過的單元電流Icell。此外，在一個存儲單元陣列MCA中額外提供保持數(shù)據(jù)“0”的參考單元RC0和保持數(shù)據(jù)“1”的參考單元RC1。為一個參考電壓產(chǎn)生電路14提供一對參考單元RC0和RC1。然后，通過將流過參考單元RC0的電流I0與流過參考單元RC1的電流I1的和I0+I1作為參考電流與兩倍的單元電流2×Icell相比較，檢測存儲單元MC的門限是處于高狀態(tài)還是低狀態(tài)，從而讀出存儲在存儲單元MC中的數(shù)據(jù)。這種FBC存儲單元MC的電流讀出方法在日本專利申請No.2002-76374中進行了介紹。日本專利申請No.2002-76374對應(yīng)于美國專利申請No.10/102,981，其全部內(nèi)容在這里引入作為參考。
參考單元RC0和參考單元RC1分別連接到在存儲單元陣列MCA中央分開的兩個參考位線RBL0和RBL1。此外，參考字線RWL0連接到每個參考單元RC0的柵極，參考字線RWL1連接到每個參考單元RC1的柵極。
沒有普通存儲(normal memory)單元MC布置在參考位線RBL0和RBL1與普通字線(normal word line)WL的交叉點處，沒有存儲單元MC布置在參考字線RWL0和RWL1與普通位線(normal bit line)BL的交叉點處。此外，在每個位線BL和參考位線RBL0和RBL1中提供一個柵極連接到每個補償線(equalizingline)EQL的FBC，并且位線BL和參考位線RBL0和RBL1的電位設(shè)為0V(GND)。
在圖13中所示的半導(dǎo)體存儲器件中，由于存儲單元形成位置引起的單元特性的變化和由溫度引起的單元特性的變化可以作為共模噪聲而被補償。如圖13所示，在存儲單元MC位于8K位存儲單元陣列MCA中的情況下，由形成位置引起的單元特性的變化可以忽略，由溫度變化引起的單元特性的變化也可以忽略。這是因為要讀出數(shù)據(jù)的存儲單元MC和作為參考的兩個參考單元RC0和RC1由相同結(jié)構(gòu)的FBC形成，因此，如果在一個存儲單元陣列MCA中，存儲單元MC的決定單元特性的器件參數(shù)例如閾值Vth、遷移率、柵極氧化膜厚度、溝道長度和溝道寬度等發(fā)生變化，則認為這些變化也同樣發(fā)生在存儲單元MC和參考單元RC0和RC1上。
在這種情況下，從讀出放大器電路10的特性的角度，除非這些變化超過某種程度，認為單元電流Icell和參考電流I0+I1之間的關(guān)系是幾乎不變的。換句話說，單元特性的變化可以作為所謂的共模噪聲而被補償。
在這種情況下，重要的是下述假定是否成立由于工藝和溫度引起的器件參數(shù)的前述變化對于要讀出數(shù)據(jù)的存儲單元MC和作為參考的兩個參考單元RC0和RC1具有相同的趨勢。但是，可以認為，如果這三個FBC的位置在物理上彼此非常接近，并且這些FBC的周圍環(huán)境在一定程度上也是相同的，則這些假設(shè)在某種程度上是有效的。
但是，在比如上述的電流讀出方法中，如果位線BL的長度增加或更多的讀出放大器電路10共享參考電壓產(chǎn)生電路14，則要讀出數(shù)據(jù)的存儲單元MC和參考單元RC0和RC1之間的相對距離變大，因此，存在共模噪聲的補償精度降低的可能性。

發(fā)明內(nèi)容
為了實現(xiàn)上述和其它目的，根據(jù)本發(fā)明的一個方面，一種半導(dǎo)體存儲器件包括沿第一方向提供的彼此平行的多個字線；沿與第一方向交叉的第二方向提供的彼此平行的多個位線；在字線和位線的交叉點提供的多個存儲單元，每個存儲單元包括一個MISFET，MISFET包括連接到位線中的一個的漏極區(qū)，連接到源線中的一個的源極區(qū)，連接到字線中的一個的柵極，以及源極區(qū)和漏極區(qū)之間的一個浮體，該浮體處于電浮動狀態(tài)(electricalfloating state)，其中每個存儲單元以閾值電壓差的形式存儲數(shù)據(jù)；沿第二方向提供多個參考位線；在字線和參考位線的交叉點提供多個參考單元，當(dāng)從存儲單元讀出數(shù)據(jù)時，由與要讀出數(shù)據(jù)的存儲單元相同的字線激活2N個參考單元，以產(chǎn)生參考電流，其中N為自然數(shù)；以及根據(jù)所述參考電流和流過要讀出數(shù)據(jù)的存儲單元的單元電流從存儲單元中讀出數(shù)據(jù)的數(shù)據(jù)讀出電路。
根據(jù)本發(fā)明的另一個方面，一種半導(dǎo)體存儲器件包括沿第一方向提供的彼此平行的多個字線；沿與第一方向交叉的第二方向提供的彼此平行的多個位線；在字線和位線的交叉點提供的多個存儲單元；沿第二方向提供多個參考位線；在字線和參考位線的交叉點提供多個參考單元，當(dāng)從存儲單元讀出數(shù)據(jù)時，由與要讀出數(shù)據(jù)的存儲單元相同的字線激活2N個參考單元，以產(chǎn)生參考電流，其中N為自然數(shù)；以及根據(jù)所述參考電流和流過要讀出數(shù)據(jù)的存儲單元的單元電流從存儲單元中讀出數(shù)據(jù)的數(shù)據(jù)讀出電路。


圖1是根據(jù)第一實施例的半導(dǎo)體器件中的存儲單元陣列及其外圍的局部布置圖；
圖2是說明根據(jù)第一實施例的存儲單元和參考單元的結(jié)構(gòu)的示意剖面圖；圖3是說明根據(jù)第一實施例的存儲單元和參考單元中柵極、源極和漏極的連接關(guān)系的電路圖；圖4是利用柵極電壓和浮體電位之間的關(guān)系說明存儲單元的閾值變化的曲線圖；圖5示出了根據(jù)第一實施例的讀出放大器電路結(jié)構(gòu)的電路圖；圖6示出了根據(jù)第一實施例的位線選擇電路結(jié)構(gòu)的電路圖；圖7示出了根據(jù)第一實施例的參考電壓產(chǎn)生電路結(jié)構(gòu)的電路圖；圖8示出了根據(jù)第一實施例的讀出放大器電路的第一讀出放大器和參考電壓產(chǎn)生電路的第二讀出放大器的等效電路圖；圖9是根據(jù)第二實施例的半導(dǎo)體器件中的存儲單元陣列及其外圍的布置圖；圖10是根據(jù)第三實施例的半導(dǎo)體器件中的存儲單元陣列及其外圍的布置圖；圖11示出了根據(jù)第三實施例的位線選擇電路結(jié)構(gòu)的電路圖；圖12示出了根據(jù)第三實施例的讀出放大器電路的第一讀出放大器和參考電壓產(chǎn)生電路的第二讀出放大器的等效電路圖；以及圖13是在相關(guān)的半導(dǎo)體存儲器件中的存儲單元陣列及其外圍的布置圖。
具體實施例方式在第一實施例中，為一個參考電壓產(chǎn)生電路提供兩個參考位線，并在各字線和各參考線的交叉點上設(shè)置參考單元。參考電壓產(chǎn)生電路通過使用在與要讀出數(shù)據(jù)的存儲單元相同的字線中提供的兩個參考單元產(chǎn)生參考電流，由此，要讀出數(shù)據(jù)的存儲單元與參考單元之間的距離限制在預(yù)定的范圍內(nèi)。下面將作更詳細的介紹。
圖1是根據(jù)第一實施例的半導(dǎo)體器件的局部布置圖，圖2是說明根據(jù)本實施例構(gòu)成存儲單元陣列的存儲單元MC的結(jié)構(gòu)的示意剖面圖，圖3示出了在每個存儲單元MC中的連接關(guān)系的電路圖。
如圖2所示，根據(jù)本實施例的存儲單元MC包括具有浮動溝道體(floating channel body)的MISFET。更具體的，在例如由硅形成的半導(dǎo)體襯底20上形成絕緣膜22。在本實施例中，例如，該絕緣膜22由二氧化硅膜形成。
在該絕緣膜22上形成p型半導(dǎo)體層24。即，在本實施例中的存儲單元MC形成在SOI(絕緣體上硅)襯底上。在半導(dǎo)體層24中形成n型源極區(qū)26和n型漏極區(qū)28。所形成的這些源極區(qū)26和漏極區(qū)28足夠深，到達絕緣膜22。在源極區(qū)26和漏極區(qū)28之間的半導(dǎo)體層24形成浮體30。在浮體30的溝道寬度方向形成將浮體30與其它存儲單元絕緣的絕緣區(qū)(未示出)。該浮體30通過源極區(qū)26、漏極區(qū)28、絕緣膜22以及絕緣區(qū)與其它存儲單元MC電絕緣，成為浮動狀態(tài)(floating state)。在浮體30上形成柵極34，它們之間具有絕緣膜32。
如圖3所示，每個存儲單元MC設(shè)置在一個字線WL和一個位線BL的一個交叉點處，其源極區(qū)26通過公共源線連接到地，其漏極區(qū)28連接到該位線BL，其柵極34連接到該字線WL。更具體的，在位線BL方向排列的各存儲單元MC的漏極區(qū)28共同連接到一個位線BL，在字線WL方向排列的各存儲單元MC的柵極34共同連接到一個字線WL。
圖2和圖3所示的存儲單元MC動態(tài)存儲浮體30設(shè)為第一電位的第一數(shù)據(jù)狀態(tài)和浮體30設(shè)為第二電位的第二數(shù)據(jù)狀態(tài)。更具體的，通過施加高電平電壓到字線WL和選中的位線BL，以允許選中的存儲單元MC進行五極管操作(pentode operation)，從而在漏極結(jié)附近引起碰撞電離而產(chǎn)生多數(shù)載流子(在n溝道的情況中為空穴)并保留在浮體30中來寫入第一數(shù)據(jù)狀態(tài)。即，例如，數(shù)據(jù)“1”。通過施加高電平電壓到字線WL以通過容性耦合提高浮體30的電位，將位線BL設(shè)為低電平電平，并使正向偏置電流流過選中的存儲單元MC的浮體30和漏極區(qū)28之間的結(jié)，將多數(shù)載流子從浮體30發(fā)射到漏極區(qū)28來寫入第二數(shù)據(jù)狀態(tài)。即，例如，數(shù)據(jù)“0”。
不管存儲單元MC保持的是數(shù)據(jù)“1”還是數(shù)據(jù)“0”，都通過MISFET柵極的閾值的差別顯示出來。即，MISFET的閾值電壓根據(jù)在浮體30中積累的多數(shù)載流子的數(shù)量而變化。在圖4中用曲線圖示出了浮體電位VB和保持數(shù)據(jù)“1”的存儲單元MC的柵極電壓VG之間的關(guān)系以及浮體電位VB和保持數(shù)據(jù)“0”的存儲單元MC的柵極電壓VG之間的關(guān)系。
如圖4所示，由于浮體電位VB體偏置(body bias)的結(jié)果，保持數(shù)據(jù)“1”的存儲單元MC的閾值電壓Vth1低于保持數(shù)據(jù)“0”的存儲單元MC的閾值電壓Vth0。可以通過檢測由于閾值電壓的差引起的單元電流的差來確定從存儲單元MC讀出的數(shù)據(jù)。
如圖1所示，在本實施例中，8K位存儲單元陣列MCA包括存儲單元MC。更具體的，沿列方向彼此平行地提供256個字線WL，并沿與列方向交叉的行方向提供彼此平行的32個位線BL。特別地，在本實施例中，字線WL和位線BL直角交叉。
此外，在本實施例中，沿位線方向提供平行的四個參考位線RBL0和RBL1。特別地，在本實施例中，在存儲單元陣列MCA的中央部分提供參考位線RBL0和RBL1。因此，在圖1中的參考位線RBL0和RBL1的上側(cè)提供16個位線BL，在圖1中的參考位線RBL0和RBL1的下側(cè)同樣提供16個位線BL。換句話說，相對于參考位線RBL0和RBL1，在字線方向的一側(cè)提供的位線BL的數(shù)量與在字線方向的另一側(cè)提供的位線BL的數(shù)量相等。此外，在本實施例中，不同于在圖13中所示的現(xiàn)有存儲單元陣列MCA，參考位線RBL0和RBL1沒有在中央分為兩部分，普通位線BL也是這樣，它們每個都由穿過整個存儲單元陣列MCA的一根線形成。
在兩個參考位線RBL0與相應(yīng)字線WL的交叉點處，這兩個參考位線RBL0具有保持“0”數(shù)據(jù)的參考單元RC0。即，256個參考單元RC0連接到一個參考位線RBL0。此外，在兩個參考位線RBL1與相應(yīng)字線WL的交叉點處，這兩個參考位線RBL1具有保持“1”數(shù)據(jù)的參考單元RC1。即，256個參考單元RC1連接到一個參考位線RBL1。這些參考單元RC0和RC1的結(jié)構(gòu)與存儲單元MC的相同。此外，柵極、源極和漏極的連接關(guān)系與圖3所示的存儲單元MC的相同。
此外，在位線方向的存儲單元陣列MCA的兩端，分別沿字線WL提供一個補償線EQL。在補償線EQL和位線BL的交叉點以及補償線EQL和參考位線RBL0和RBL1的交叉點提供與存儲單元MC具有相同的結(jié)構(gòu)和相同連接關(guān)系的MISFET，并且它們的柵極連接到補償線EQL。在從存儲單元MC讀出數(shù)據(jù)之前，通過補償線EQL將位線BL設(shè)為地(0V)。
在這樣配置的存儲單元陣列MCA的位線方向的兩側(cè)設(shè)置讀出放大器電路40。即，根據(jù)本實施例的存儲單元陣列MCA采用雙端型讀出放大器系統(tǒng)。因此，也在存儲單元陣列MCA的位線方向的兩側(cè)設(shè)置位線選擇電路42。
位線BL交替連接到兩側(cè)的位線選擇電路42，參考位線RBL0和RBL1也交替連接到位線選擇電路。通過該位線選擇電路42，選擇在圖1中的參考位線RBL0和RBL1的上側(cè)的八個位線BL中的一個并連接到圖1的上側(cè)的讀出放大器電路40，選擇在圖1中的參考位線RBL0和RBL1的下側(cè)的八個位線BL中的一個并連接到圖1的下側(cè)的讀出放大器電路40。
為一側(cè)的兩個讀出放大器電路40提供一個參考電壓產(chǎn)生電路44。當(dāng)從存儲單元MC中讀數(shù)據(jù)時，一個參考位線RBL0和一個參考位線RBL1都連接到該參考電壓產(chǎn)生電路44。根據(jù)本實施例的數(shù)據(jù)讀出電路包括這些參考電壓產(chǎn)生電路44和讀出放大器電路40。
在這樣配置的半導(dǎo)體存儲器件中，對于一個存儲單元MC進行數(shù)據(jù)讀出的順序大致如下。首先，選擇一個字線WL并設(shè)為預(yù)定的高電平電壓VDD。與此同時，通過位線選擇電路42選擇一個位線BL，并連接到讀出放大器電路40。此外，一個參考位線RBL0和一個參考位線RBL1通過位線選擇電路42連接到參考電壓產(chǎn)生電路44。
然后，一個單元電流Icell通過選中的位線BL被發(fā)送到要從中讀出數(shù)據(jù)的存儲單元MC。讀出放大器電路40獲取流過該存儲單元MC的Icell。流過該存儲單元MC的單元電流Icell的數(shù)量根據(jù)存儲單元MC保持的數(shù)據(jù)是“0”還是“1”而不同。
同樣，該單元電流還從參考電壓產(chǎn)生電路44發(fā)送到參考位線RBL0和參考位線RBL1。關(guān)于參考單元RC0和RC1，因為連接與要讀出數(shù)據(jù)的存儲單元MC相同的字線的參考單元RC0和參考單元RC1被激活，電流I0流過參考單元RC0，電流I1流過參考單元RC1。然后，參考電壓產(chǎn)生電路44獲得作為所述電流的和的參考電流I0+I1。
參考電壓產(chǎn)生電路44根據(jù)該參考電流I0+I1產(chǎn)生參考電壓VREF，并將其提供給讀出放大器電路40。該讀出放大器電路40根據(jù)單元電流Icell和參考電壓VREF產(chǎn)生數(shù)據(jù)電壓VSN，并比較該讀出電壓VSN和參考電壓VREF，從而讀出保持在存儲單元MC中的數(shù)據(jù)。
接下來，詳細說明讀出放大器電路40、位線選擇電路42和參考電壓產(chǎn)生電路44的電路結(jié)構(gòu)。圖5示出了根據(jù)本實施例的讀出放大器電路40的電路結(jié)構(gòu)圖，圖6示出了根據(jù)本實施例的位線選擇電路42的電路結(jié)構(gòu)圖，圖7示出了根據(jù)本實施例的參考電壓產(chǎn)生電路44的電路結(jié)構(gòu)圖。
如圖6所示，八個位線BL0到BL7和兩個參考位線RBL0和RBL1連接到位線選擇電路42。順便提及，如果圖6與圖1相對應(yīng)，則另外八個位線BL8到BL15連接到圖6中的兩個參考位線RBL0和RBL1的下側(cè)，并與圖6的上側(cè)具有相同的結(jié)構(gòu)，但是在圖6中省略了這些。
這八個位線BL0到BL7分別連接到選擇晶體管STR0到STR7的輸入端側(cè)，這些選擇晶體管STR0到STR7的輸出端側(cè)一起連接到一個選擇位線SBL。位線選擇信號線BS0到BS7分別連接到選擇晶體管STR0到STR7的控制端。當(dāng)選中一個位線時，這些位線選擇信號線BS0到BS7中的任何一個被激活，并變高，以允許一個位線BL連接到該選擇位線SBL。
參考位線RBL0和RBL1分別連接到選擇晶體管STR8和STR9的輸入端側(cè)，這些選擇晶體管STR8和STR9的輸出端側(cè)一起連接到一個選擇參考位線SRBL。參考位線選擇信號線RBS0到RBS1分別連接到選擇晶體管STR8到STR9的控制端。當(dāng)從存儲單元MC中讀出數(shù)據(jù)時，參考位線選擇信號線RBS0到RBS1都被激活，并變高，從而選擇晶體管STR8和STR9均導(dǎo)通。因此，參考位線RBL0和參考位線RBL1短路。但是，當(dāng)數(shù)據(jù)寫入到參考單元RC0和RC1時，例如，當(dāng)刷新參考單元RC0和RC1時，參考位線選擇信號線RBS0或RBS1中的一個被激活，并變高。即，當(dāng)數(shù)據(jù)“0”寫入到參考單元RC0時，選擇晶體管STR8導(dǎo)通，當(dāng)數(shù)據(jù)“1”寫入到參考單元RC1時，選擇晶體管STR9導(dǎo)通。
如圖5所示，讀出放大器電路40包括第一讀出放大器SA1。配置該第一讀出放大器SA1，包括p型MISFET TR10到TR12和n型MISFET TR13。MISFET TR10的輸入端連接到高電平電壓端VINT，輸出端連接到MISFET TR11和MISFET TR12的輸入端。MISFET TR11和TR12的控制端互相連接以構(gòu)成電流反射鏡電路。在該電流反射鏡電路中，MISFET TR11和MISFET TR12的反射系數(shù)為1∶2。即，要流過MISFET TR12的電流是流過MISFET TR11的電流的兩倍。此外，MISFET TR11的控制端和輸出端通過提供在位線電位限制電路BPL中的n型MISFET連接到選擇位線SBL。
MISFET TR12的輸出端連接到MISFET TR13的輸入端，MISFET TR13的輸出端連接到地。在MISFET TR12和MISFETTR13之間的節(jié)點是讀出節(jié)點(sense node)SN。
在讀出程序中，從存儲單元MC中讀出數(shù)據(jù)時，信號SAON變低，MISFET TR10導(dǎo)通。結(jié)果，電流從高電平電壓端VINT通過MISFET TR11和MISFET TR20流到選擇位線SBL。該電流為單元電流Icell。根據(jù)由選中的存儲單元MC保持的數(shù)據(jù)的不同，流到選擇位線SBL的單元電流Icell的大小也不同。這里，當(dāng)選中的存儲單元MC保持的是數(shù)據(jù)“0”時，流過的單元電流用I0表示，當(dāng)選中的存儲單元MC保持的是數(shù)據(jù)“1”時，流過的單元電流用I1表示。
位線電位限制電路BPL是用來限制位線BL的電位上升的電路。即，具有上述MISFET TR20和運算放大器OP1的位線電位限制電路BPL構(gòu)成負反饋控制電路。一個電壓VBLR輸入到運算放大器OP1的非倒相輸入端。在本實施例中，該電壓VBLR為200mV。運算放大器OP1的倒相輸入端連接到選擇位線SBL。運算放大器OP1的輸出端連接到MISFET TR20的控制端。因此，當(dāng)選擇位線SBL的電位超過電壓VBLR時，即，當(dāng)位線BL的電位超過電壓VBLR時，運算放大器OP1的輸出變低，n型MISFET TR20關(guān)斷。由此，可以避免位線BL的電壓等于或大于電壓VBLR。
如上所述避免位線BL電位上升的原因如下。在寫入數(shù)據(jù)時，高電平電壓(例如，電源電壓VDD)加到字線WL，并且高電平電壓(例如，電源電壓VDD)還加到位線BL，由此，存儲單元MC進行五極管操作。假設(shè)在讀取數(shù)據(jù)時電源電壓VDD也施加到字線WL，有可能位線BL的電位上升到電源電壓VDD，除非足夠的單元電流流過存儲單元MC。如果位線BL的電位上升到電源電壓VDD，則在讀出操作中會產(chǎn)生與寫入方式中相同的條件。因此，在本實施例中，電壓VBLR設(shè)為低于電源電壓VDD的值。例如，電源電壓VDD設(shè)為1V到1.5V，電壓VBLR＝200mV。這種設(shè)置消除了在讀取數(shù)據(jù)時存儲單元MC進行五極管操作的可能性，從而使不滿足五極管操作條件成為可能。
如圖7所示，在參考電壓產(chǎn)生電路44中提供用于限制選擇參考位線SRBL的電位上升的選擇參考位線電位限制電路RBPL。提供選擇參考位線電位限制電路RBPL的原因與上述相同。該選擇參考位線電位限制電路RBPL包括運算放大器OP2和n型MISFET TR40，它們之間的連接關(guān)系與前述的位線電位限制電路BPL的相同。
此外，參考電壓產(chǎn)生電路44包括第二讀出放大器SA2。配置該第一讀出放大器SA2，包括p型MISFET TR30到TR32和n型MISFET TR33，它們之間的連接關(guān)系與前述的讀出放大器SA1的相同。但是，由MISFET TR31和MISFET TR32構(gòu)成的電流反射鏡電路的反射系數(shù)為1∶1。即，要流過MISFET TR32的電流等于流過MISFET TR31的電流。MISFET TR32和MISFET TR33之間的部分構(gòu)成了參考節(jié)點RSN，并且MISFET TR33的控制端連接到參考節(jié)點RSN。
此外，從圖7和圖5可以看出，參考節(jié)點RSN連接到第一讀出放大器SA1的MISFET TR13的控制端。因此，一個電流反射鏡電路包括MISFET TR33和MISFET TR13。該電流反射鏡電路的反射系數(shù)為1∶1。
如圖7所示，在讀出程序中，信號SAON變低，MISFET TR30導(dǎo)通。因此，電流從高電平電壓端VINT通過MISFET TR31和MISFET TR40流到選擇參考位線SRBL。該電流為參考電流。該參考電流為流過保持數(shù)據(jù)“0”的參考單元RC0的電流I0和流過保持數(shù)據(jù)“1”的參考單元RC1的電流I1的和。
圖8示出了數(shù)據(jù)讀出程序中第一讀出放大器SA1和第二讀出放大器SA2的等效電路圖。在MISFET旁邊的圓括號中的數(shù)字值表示電流反射鏡電路的反射系數(shù)。
如在圖8和圖5中所看到的，流過從中讀出數(shù)據(jù)的存儲單元MC的單元電流Icell(I0或I1)被由MISFET TR11和MISFETTR12構(gòu)成的電流反射鏡電路加倍，電流2×Icell試圖流過MISFETTR12。
另一方面，參考電流I0+I1被由MISFET TR31和MISFETTR32構(gòu)成的電流反射鏡電路乘一。這時，參考節(jié)點RSN處的電壓為參考電壓VREF。此外，參考電流I0+I1被由MISFET TR33和MISFET TR13構(gòu)成的電流反射鏡電路乘一。由于試圖流過MISFETTR13的參考電流I0+I1和試圖流過MISFET TR12的加倍的單元電流2×Icell的沖突，讀出節(jié)點SN的電壓(數(shù)據(jù)電壓)被固定。
更具體的， 當(dāng)2×Icell小于參考電流I0+I1時，試圖打開MISFET TR13并通過電流I0+I1的力大于試圖打開MISFET TR12并通過電流2×Icell的力。因此，讀出節(jié)點SN的數(shù)據(jù)電壓小于參考電壓VREF，為VREF-α。
另一方面，當(dāng)2×Icell大于參考電流I0+I1時，試圖打開MISFET TR12并通過電流2×Icell的力大于試圖打開MISFET TR13并通過電流I0+I1的力。因此，讀出節(jié)點SN的數(shù)據(jù)電壓大于參考電壓VREF，為VREF+α。
由以上可以看出，讀出節(jié)點SN的電壓和參考節(jié)點RSN的電壓差的極性根據(jù)數(shù)據(jù)而不同。該電壓差由圖5中所示的第三讀出放大器SA3檢測。在本實施例中，第三讀出放大器SA3包括一個運算放大器并根據(jù)讀出節(jié)點SN的電位高于或低于參考節(jié)點RSN的電位輸出低電平或高電平讀輸出OUT。該讀輸出OUT由鎖存電路LT鎖存。
由鎖存電路LT鎖存的讀輸出OUT根據(jù)其高或低使n型MISFET TR50或n型MISFET TR51導(dǎo)通。一個讀列選擇信號RCSL輸入到n型MISFET TR52和n型MISFET TR53的控制端，并且在具有選中的存儲單元MC的讀出放大器電路40中為高，由此MISFET TR52和TR53導(dǎo)通。此外，在讀出程序中，數(shù)據(jù)讀出線Q和QB預(yù)充電到高電平。因此，根據(jù)讀輸出OUT為高或低，數(shù)據(jù)讀出線Q或數(shù)據(jù)讀出線BQ變低。由此，能夠?qū)⒆x出的數(shù)據(jù)輸出到外部。
在刷新程序中，寫回(write-back)信號WB變高，n型MISFET TR60導(dǎo)通。因此，由鎖存電路LT鎖存的讀輸出OUT輸出到選擇參考位線SBL，數(shù)據(jù)重新寫入到選中的存儲單元MC中。
當(dāng)數(shù)據(jù)寫入到存儲單元MC中時，寫列選擇信號WCSL變高，n型MISFET TR70導(dǎo)通。然后，數(shù)據(jù)寫入線D根據(jù)要寫入的數(shù)據(jù)設(shè)為高或低，并輸出到選擇位線SBL。例如，在本實施例中，當(dāng)寫入數(shù)據(jù)“1”時，數(shù)據(jù)寫入線D變高，作為多數(shù)載流子的空穴積累在由被驅(qū)動為高的字線WL選中的存儲單元MC的浮體中。另一方面，當(dāng)寫入數(shù)據(jù)“0”時，數(shù)據(jù)寫入線D變低，積累的空穴從由被驅(qū)動為高的字線WL選中的存儲單元MC的浮體中抽出。由此，數(shù)據(jù)可以寫入到選中的存儲單元MC中。
如上所述，根據(jù)本實施例的半導(dǎo)體存儲器件，如圖1所示，要從中讀出數(shù)據(jù)的存儲單元MC和在讀出程序中所用的參考單元RC0和RC1之間的距離可以限制在預(yù)定的范圍內(nèi)。即，在圖1的例子中，要從中讀出數(shù)據(jù)的存儲單元MC和要用的參考單元RC0和RC1之間的距離可以限制在最大對應(yīng)于18個存儲單元MC的距離。因此，可以使由于制造工藝引起的單元特性的變化以及由于工作溫度條件引起的單元特性的變化具有相同的趨勢。這使得可以把這些變化作為共模噪聲來精確補償。
此外，當(dāng)注意力集中在一個存儲單元陣列MCA時，在圖13中的存儲單元陣列MCA中，在讀出程序中除了激活一個普通字線WL以外還需要激活四個參考字線RWL0和RWL1，但是在圖1中的存儲單元陣列MCA中，只需要激活一個普通字線。因此，在讀出程序中可以實現(xiàn)功耗的降低。
雖然在上述第一實施例中兩個讀出放大器電路40共享一個參考電壓產(chǎn)生電路44，但是不一定必須要求共享。在第二實施例中，一個參考電壓產(chǎn)生電路44由一個讀出放大器電路40使用。
圖9是根據(jù)第二實施例的半導(dǎo)體器件中的局部布置圖。如圖9所示，在第二實施例中，為一個讀出放大器電路40提供一個參考電壓產(chǎn)生電路44。在圖9所示的例子中，構(gòu)成4K位存儲單元陣列MCA。其它部分與上述第一實施例中的相同。
從上面可以看到，一個參考電壓產(chǎn)生電路44可以由X(X為自然數(shù))個讀出放大器電路40使用。
在前述實施例中，為一個字線WL提供四個參考單元RC0和RC1。即，一個參考電壓產(chǎn)生電路44設(shè)計為通過使用一個保持數(shù)據(jù)“0”的參考單元RC0和一個保持數(shù)據(jù)“1”的參考單元RC1得到參考電流I0+I1。但是，為一個參考電壓產(chǎn)生電路44提供的參考單元的數(shù)量不限于兩個，可以是2N(N為自然數(shù))。在這種情況下，一個參考電壓產(chǎn)生電路44所需的參考位線RBL0和RBL1的總數(shù)為2N。
因此，第三實施例設(shè)計為一個參考電壓產(chǎn)生電路44提供四個參考單元RC0和RC1，兩個參考單元RC0保持數(shù)據(jù)“0”，兩個參考單元RC1保持數(shù)據(jù)“1”。
圖10是這種半導(dǎo)體器件的局部布置圖。如圖10所示，本實施例的存儲單元陣列MCA具有八個在中心部分沿位線BL的參考位線RBL0和RBL1。在本實施例中，四個參考位線RBL0布置在字線方向的上側(cè)，四個參考位線RBL1布置在字線方向的下側(cè)。此外，參考位線RBL0和RBL1交替連接到圖10左側(cè)的位線選擇電路42以及右側(cè)的位線選擇電路42。
在字線WL和參考位線RBL0的交叉點處分別提供保持數(shù)據(jù)“0”的參考單元RC0。在字線WL和參考位線RBL1的交叉點處分別提供保持數(shù)據(jù)“1”的參考單元RC1。
與上述第一實施例的圖3類似，在本實施例中，每個參考單元RC0和RC1以及存儲單元MC中的柵極也連接到字線WL，源極通過公共源線連接到地，漏極連接到位線BL。
圖11示出了根據(jù)本實施例的位線選擇電路結(jié)構(gòu)的電路圖。如圖11所示，兩個參考位線RBL0和兩個參考位線RBL1連接到位線選擇電路42。在這四個參考位線RBL0和RBL1中提供選擇晶體管STR8到STR11。參考位線選擇信號線RBS0到RBS3分別連接到這些選擇晶體管STR8到STR11的控制端。
當(dāng)從存儲單元MC中讀出數(shù)據(jù)時，所有參考位線選擇信號線RBS0到RBS3都被激活，并變高，從而所有選擇晶體管STR8到STR11導(dǎo)通。因此，兩個參考位線RBL0和兩個參考位線RBL1短路，并連接到選擇參考位線SRBL。但是，當(dāng)數(shù)據(jù)寫入到參考單元RC0和RC1時，例如，當(dāng)刷新參考單元RC0和RC1時，參考位線選擇信號線RBS0到RBS3中的任意兩個被激活，并變高，從而選擇晶體管STR8到STR11中的任意兩個導(dǎo)通，并且這兩個以外的其它選擇晶體管關(guān)斷。
除了這些方面以外，根據(jù)本實施例的半導(dǎo)體存儲器件與上述第一實施例中的半導(dǎo)體存儲器件具有相同的結(jié)構(gòu)。
圖12示出了本實施例中的第一讀出放大器SA1和第二讀出放大器SA2的等效電路圖，對應(yīng)于前述圖8。在圖12中，不同于圖8，從輸入端到輸出端流過MISFET TR31的參考電流為2×(I0+I1)。這是因為由字線WL選中的兩個參考單元RC0和兩個參考單元RC1連接到MISFET TR31的輸出端。
與上面相對應(yīng)，由MISFET TR11和MISFET TR12構(gòu)成的電流反射鏡電路的反射系數(shù)變?yōu)?∶4。結(jié)果，4×I0或4×I1的電流試圖從MISFET TR12的輸入端流到輸出端。根據(jù)試圖流過MISFETTR12的電流為4×I0或4×I1，讀出節(jié)點SN的電壓變?yōu)閂REF-α或VREF+α。
通過以上介紹發(fā)現(xiàn)，當(dāng)參考單元的數(shù)量為2N時，參考電流被由MISFET TR31和MISFET TR32構(gòu)成的電流反射鏡電路乘以P，讀出單元電流被由MISFET TR11和MISFET TR12構(gòu)成的電流反射鏡電路乘以Q，要求這種設(shè)置滿足P/Q＝1/(2N)的關(guān)系，其中P和Q分別為任意給定的正數(shù)。
因此，例如，在第一實施例中圖8的例子中，也可以通過由MISFET TR31和MISFET TR32構(gòu)成的電流反射鏡電路將參考電流I0+I1乘以1/2，通過由MISFET TR11和MISFET TR12構(gòu)成的電流反射鏡電路將讀出單元電流乘以一，并比較它們。
應(yīng)當(dāng)注意，本發(fā)明并不限于上述實施例，可以對其進行各種修改。例如，本發(fā)明并不限于用FBC作為存儲單元形成的半導(dǎo)體存儲器件，而可以應(yīng)用于任何電流讀出型半導(dǎo)體存儲器件，其中存儲在存儲單元中的數(shù)據(jù)根據(jù)流過參考單元的參考電流和流過要從中讀出數(shù)據(jù)的存儲單元的單元電流來讀出。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，包括沿第一方向提供的彼此平行的多個字線；沿與第一方向交叉的第二方向提供的彼此平行的多個位線；在字線和位線的交叉點提供的多個存儲單元，每個存儲單元包括一個MISFET，該MISFET包括連接到位線中的一個的漏極區(qū)，連接到源線中的一個的源極區(qū)，連接到字線中的一個的柵極，以及源極區(qū)和漏極區(qū)之間的一個浮體，該浮體處于電浮動狀態(tài)，其中每個存儲單元以閾值電壓差的形式存儲數(shù)據(jù)；沿第二方向提供多個參考位線；在字線和參考位線的交叉點提供多個參考單元，當(dāng)從存儲單元讀出數(shù)據(jù)時，由與要從中讀出數(shù)據(jù)的存儲單元相同的字線激活2N個參考單元，以產(chǎn)生參考電流，其中N為自然數(shù)；以及根據(jù)參考電流和流過要從中讀出數(shù)據(jù)的存儲單元的單元電流從存儲單元中讀出數(shù)據(jù)的數(shù)據(jù)讀出電路。
2.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，其中所述參考單元的結(jié)構(gòu)與所述存儲單元的結(jié)構(gòu)相同。
3.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，其中，相對于參考位線，在第一方向的上側(cè)提供的位線的數(shù)量與在第一方向的另一側(cè)提供的位線的數(shù)量相同。
4.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，其中，在由一個字線激活的2N個參考單元中，N個參考單元用來存儲數(shù)據(jù)“0”，剩下的N個參考單元用來存儲數(shù)據(jù)“1”。
5.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，還包括根據(jù)被激活的2N個參考單元產(chǎn)生的參考電流產(chǎn)生參考電壓的參考電壓產(chǎn)生電路；以及根據(jù)參考電壓和單元電流產(chǎn)生數(shù)據(jù)電壓，以便通過比較數(shù)據(jù)電壓和參考電壓而從存儲單元中讀出數(shù)據(jù)的讀出放大器電路。
6.根據(jù)權(quán)利要求5的半導(dǎo)體存儲器件，其中為一個參考電壓產(chǎn)生電路提供2N個參考位線。
7.根據(jù)權(quán)利要求5的半導(dǎo)體存儲器件，其中為一個參考電壓產(chǎn)生電路提供一個讀出放大器電路。
8.根據(jù)權(quán)利要求5的半導(dǎo)體存儲器件，其中為一個參考電壓產(chǎn)生電路提供多個讀出放大器電路。
9.根據(jù)權(quán)利要求6的半導(dǎo)體存儲器件，其中為一個參考電壓產(chǎn)生電路提供一個讀出放大器電路。
10.根據(jù)權(quán)利要求6的半導(dǎo)體存儲器件，其中為一個參考電壓產(chǎn)生電路提供多個讀出放大器電路。
11.根據(jù)權(quán)利要求5的半導(dǎo)體存儲器件，其中參考單元的結(jié)構(gòu)與存儲單元的結(jié)構(gòu)相同。
12.根據(jù)權(quán)利要求11的半導(dǎo)體存儲器件，其中，在由一個字線激活的2N個參考單元中，N個參考單元用來存儲數(shù)據(jù)“0”，剩下的N個參考單元用來存儲數(shù)據(jù)“1”。
13.根據(jù)權(quán)利要求12的半導(dǎo)體存儲器件，其中所述數(shù)據(jù)檢測電路將所述參考電流乘以P，將所述單元電流乘以Q，并比較乘以P的參考電流和乘以Q的單元電流，以便從存儲單元中讀出數(shù)據(jù)，其中P和Q為任意給定的正數(shù)。
14.根據(jù)權(quán)利要求13的半導(dǎo)體存儲器件，其中P/Q為1/2N。
15.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，其中MISFET的閾值電壓根據(jù)在浮體中積累的多數(shù)載流子的數(shù)量改變。
16.一種半導(dǎo)體存儲器件，包括沿第一方向提供的彼此平行的多個字線；沿與第一方向交叉的第二方向提供的彼此平行的多個位線；在字線和位線的交叉點提供的多個存儲單元；沿第二方向提供的多個參考位線；在字線和參考位線的交叉點提供多個參考單元，當(dāng)從存儲單元讀出數(shù)據(jù)時，由與要從中讀出數(shù)據(jù)的存儲單元相同的字線激活2N個參考單元，以產(chǎn)生參考電流，其中N為自然數(shù)；以及根據(jù)參考電流和流過要從中讀出數(shù)據(jù)的存儲單元的單元電流從存儲單元中讀出數(shù)據(jù)的數(shù)據(jù)讀出電路。
全文摘要
一種半導(dǎo)體存儲器件，包括沿第一方向提供的字線，沿與第一方向交叉的第二方向提供的位線和在字線和位線的交叉點提供的存儲單元，每個存儲單元包括一個MISFET，其中每個存儲單元以閾值電壓差的形式存儲數(shù)據(jù)，沿第二方向提供參考位線，在字線和參考位線的交叉點提供參考單元，由與要從中讀出數(shù)據(jù)的存儲單元相同的字線激活2N(其中N為自然數(shù))個參考單元，以產(chǎn)生參考電流，數(shù)據(jù)讀出電路根據(jù)參考電流和流過要從中讀出數(shù)據(jù)的存儲單元的單元電流從存儲單元中讀出數(shù)據(jù)。
文檔編號G11C16/06GK1469482SQ03149420
公開日2004年1月21日 申請日期2003年6月18日 優(yōu)先權(quán)日2002年6月18日
發(fā)明者大澤隆 申請人:株式會社東芝